CN103594492A - Ldmos晶体管及其形成方法 - Google Patents
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Abstract
一种LDMOS晶体管及其形成方法，其中所述LDMOS晶体管包括：半导体衬底，所述半导体衬底内具有漂移区、与漂移区相邻的阱区；位于所述阱区内的源区；位于所述漂移区内的漏区；位于所述漂移区内的隔离结构，所述隔离结构位于所述漏区和所述源区之间，所述隔离结构的下表面沿所述LDMOS的沟道方向的宽度大于上表面沿所述LDMOS的沟道方向的宽度；位于所述半导体衬底上的栅极结构，所述栅极结构覆盖部分所述阱区和部分所述隔离结构。本发明的LDMOS晶体管击穿电压高。
Description
技术领域
本发明涉及半导体技术领域，特别涉及LDMOS晶体管及其形成方法。
背景技术
横向双扩散金属氧化物半导体晶体管（lateral double diffusion MOS,LDMOS），由于具备高击穿电压，与互补金属氧化物半导体（CMOS）工艺兼容的特性，被广泛应用于功率器件中。与传统MOS晶体管相比，传统MOS器件中的源极区域和漏极区域相对于栅极对称；而LDMOS器件中的漏极区域比源极更远离栅极，在漏极区域与栅极之间有一个较长的轻掺杂区域，被称为漂移区。LDMOS在源漏接高压时，通过漂移区来承受较高的电压降，获得高击穿电压的目的。
现有技术公开了一种LDMOS结构，请参考图1，图1为N型LDMOS晶体管结构的剖面示意图，包括：P型衬底101；位于P型衬底101内的P-型阱区111；位于P型衬底101内的N-型漂移区121，所述N-型漂移区121与P-型阱区111相邻；位于P-型阱区111内的N+型源极区域112；位于N-型漂移区121内的N+型漏极区域122；位于N-型漂移区121内的浅沟槽隔离结构123，所述浅沟槽隔离结构123位于N+型源极区域112和N+型漏极区域122之间、且与所述N+型漏极区域122相邻；位于P型衬底101表面的栅介质层131，所述栅介质层131覆盖部分P-型阱区111和部分浅沟槽隔离结构123；位于栅介质层131上的栅电极层132；位于栅电极层132两侧的侧墙133。
当LDMOS晶体管开启时，在N+型源极区域112和N+型漏极区域122施加电压，电流可由N+型源极区域112经过P-型阱区111、N-型漂移区121，并聚集于N+型漏极区域122。由于浅沟槽隔离结构123的存在，N-型漂移区121中的电场分布改变，让浅沟槽隔离结构区域123承受了较大的电场，进而可以获得较高的LDMOS击穿电压。
在公开号为CN 101266930的中国专利申请中还可以发现更多与上述技术方案相关的信息。
但是，现有技术形成的LDMOS的击穿电压有待进一步提高。
发明内容
本发明解决的问题是提供一种LDMOS晶体管及其形成方法，以提高LDMOS晶体管的击穿电压和降低成本。
为解决上述问题，本发明提供了一种LDMOS晶体管，包括：半导体衬底，所述半导体衬底内具有漂移区、与所述漂移区相邻的阱区；位于所述阱区内的源区；位于所述漂移区内的漏区；位于所述漂移区内的隔离结构，所述隔离结构位于所述漏区和所述源区之间，所述隔离结构的下表面沿所述LDMOS的沟道方向的宽度大于上表面沿所述LDMOS的沟道方向的宽度；位于所述半导体衬底上的栅极结构，所述栅极结构覆盖部分所述阱区和部分所述隔离结构。
可选的，所述漂移区的掺杂类型与所述半导体衬底的掺杂类型相反。
可选的，所述阱区的掺杂类型与所述半导体衬底的掺杂类型相同。
可选的，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
可选的，所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
可选的，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内，且所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
可选的，所述栅极结构包括栅介质层、位于栅介质层上的栅电极和位于栅电极两侧的侧墙。
本发明还提供一种LDMOS晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成介质层；刻蚀所述介质层，形成隔离结构以及相邻隔离结构之间的开口，所述开口暴露出所述半导体衬底，所述隔离结构的下表面沿所述待形成LDMOS的沟道方向的宽度大于上表面沿所述待形成LDMOS的沟道方向的宽度；在所述开口内填充满外延层，所述外延层厚度与所述隔离结构厚度相同，所述外延层材料与所述半导体衬底材料相同；在所述外延层内形成漂移区和与漂移区相邻的阱区，所述漂移区覆盖所述隔离结构，所述漂移区覆盖部分所述半导体衬底，所述阱区覆盖部分所述半导体衬底；在所述外延层表面形成栅极结构；在所述栅极结构两侧的外延层内形成源区和漏区。
可选的，所述第一半导体衬底材料为Si、锗硅或者绝缘体上硅。
可选的，所述介质层材料为SiO2或者Si3N4。
可选的，所述隔离结构通过干法刻蚀工艺形成。
可选的，所述隔离结构通过干法刻蚀工艺形成，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
可选的，所述隔离结构通过干法刻蚀工艺形成，所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
可选的，所述隔离结构通过干法刻蚀工艺形成，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内，且所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
可选的，所述外延层通过化学气相淀积的工艺形成。
可选的，在所述化学气相淀积工艺后，还包括化学机械抛光的步骤。
可选的，所述栅极结构包括栅介质层、位于栅介质层上的栅电极和位于栅电极两侧的侧墙，所述栅极结构覆盖部分所述阱区和部分所述隔离结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明中LDMOS晶体管的源区和漏区之间设有隔离结构，且隔离结构的下表面沿LDMOS的沟道方向的宽度大于上表面沿LDMOS的沟道方向的宽度，增加了隔离结构在LDMOS工作时电流路径上的宽度，使隔离结构承受了更大的电压，有效提高了LDMOS的击穿电压；本发明中LDMOS在提高击穿电压的同时，其制造工艺采用常规CMOS制造工艺实现，与现有的晶体管的制造工艺兼容；本发明中LDMOS与现有技术形成的LDMOS相比，在击穿电压相同时，晶体管占用芯片面积更小，利于节省成本。
进一步，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内；或者所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内；再或者所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内，且所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。由于所述隔离结构通过干法刻蚀工艺形成，而干法刻蚀工艺在纵向刻蚀的过程中不可避免的会出现横向刻蚀，使所述隔离结构的侧边与所述隔离结构的下表面的夹角在50°~80°范围内容易形成，保证了隔离结构下表面沿待形成LDMOS的沟道方向的宽度大于上表面沿待形成LDMOS的沟道方向的宽度。
附图说明
图1是现有技术中一种采用浅沟槽隔离结构的LDMOS晶体管的结构示意图。
图2是本发明实施例LDMOS晶体管的形成方法的流程图。
图3至图9是本发明实施例LDMOS晶体管的形成过程剖面结构示意图。
图10是本发明实施例LDMOS晶体管的剖面结构示意图。
图11是现有技术形成的N型LDMOS晶体管的I-V特性曲线和本发明实施例形成的N型LDMOS晶体管的I-V特性曲线对比示意图。
具体实施方式
由背景技术可知，现有技术形成的LDMOS的击穿电压有待进一步提高。对此，本发明的发明人对现有技术形成LDMOS晶体管的过程进行了研究，发现：
请继续参考图1，在现有技术方案中，通常采用干法刻蚀工艺刻蚀P型衬底101形成开口，然后对所述开口进行介质材料填充，形成浅沟槽隔离结构123。虽然干法刻蚀具有较好的各向异性的特性，但在进行纵向刻蚀的过程中不可避免的会存在横向刻蚀，且刻蚀过程中所形成开口的顶部比底部的横向刻蚀时间更长，导致最终形成的所述开口具有上表面面积大于下表面面积的倒梯形结构。因此，后续使用介质材料填充上述开口形成的隔离结构123的上表面面积大于下表面面积。为了进一步提高LDMOS晶体管的击穿电压，本领域技术人员能想到的做法之一是增加隔离结构123的体积，以增加隔离结构123沿LDMOS沟道方向的宽度，使隔离结构123能分担LDMOS工作时电流路径上更多的电压。但在LDMOS晶体管的制备过程中，增加隔离结构123的体积，会不可避免的增加晶体管单元的面积，提高成本。
为解决上述问题，本发明的发明人提供一种LDMOS晶体管的形成方法，请参考图2，包括：步骤S101，提供半导体衬底，在所述半导体衬底表面形成介质层；步骤S102，刻蚀所述介质层，形成隔离结构以及相邻隔离结构之间的开口，所述开口暴露出所述半导体衬底，所述隔离结构的下表面沿所述待形成LDMOS的沟道方向的宽度大于上表面沿所述待形成LDMOS的沟道方向的宽度；步骤S103，在所述开口内填充满外延层，所述外延层厚度与所述隔离结构厚度相同，所述外延层材料与所述半导体衬底材料相同；步骤S104，在所述外延层内形成漂移区和与漂移区相邻的阱区，所述漂移区覆盖所述隔离结构，所述漂移区覆盖部分所述半导体衬底，所述阱区覆盖部分所述半导体衬底；步骤S105，在所述外延层表面形成栅极结构；步骤S106，在所述栅极结构两侧的外延层内形成源区和漏区。
下面结合具体实施例对本发明的LDMOS晶体管的形成方法做详细描述，图3至图9为本发明实施例的LDMOS晶体管的形成过程的剖面结构示意图。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。下面的描述中阐述了很多具体细节以便充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
请参考图3，提供半导体衬底401，在所述半导体衬底401表面形成介质层402。
具体地，所述半导体衬底401可以为体硅衬底、锗硅衬底或绝缘体上硅衬底。当所述半导体衬底401用于后继形成N型LDMOS晶体管时，所述半导体衬底401为P型掺杂；当所述半导体衬底401用于后继形成P型LDMOS晶体管时，所述半导体衬底401为N型掺杂。
具体地，所述介质层402可以为SiO2或Si3N4，形成介质层402的工艺可以是化学气相淀积或物理溅射。
请参考图4，刻蚀所述介质层402，形成隔离结构403以及相邻隔离结构403之间的开口413（未完整示出），所述开口413暴露出所述半导体衬底401，所述隔离结构403的下表面沿所述待形成LDMOS的沟道方向的宽度大于上表面沿所述待形成LDMOS的沟道方向的宽度。
形成所述隔离结构403以及隔离结构403之间的开口413的具体工艺为：在所述介质层402上形成第一图形化光刻胶层（未示出），以所述第一图形化光刻胶层为掩膜，干法刻蚀介质层402直至露出半导体衬底401。所述干法刻蚀工艺为反应离子刻蚀，刻蚀气体为CF4和O2的混合气体，CF4占混合气体的比例在20%~80%的范围内，刻蚀气压在30mTorr~150mTorr的范围内，刻蚀功率在50W~500W的范围内。去除第一图形化光刻胶层后，形成隔离结构403以及相邻隔离结构403之间的开口413。
所述隔离结构403的下表面沿所述待形成LDMOS的沟道方向的宽度大于上表面沿所述待形成LDMOS的沟道方向的宽度。所述隔离结构与现有技术形成的浅沟槽隔离结构相比，增加了隔离结构在待形成LDMOS工作时电流路径上的宽度，使隔离结构承受了更大的电压，可有效提高LDMOS的击穿电压。
具体地，所述隔离结构403的与所述待形成LDMOS源区相对的侧边与所述隔离结构403的下表面的夹角α在50°~80°的范围内。所述隔离结构403通过反应离子刻蚀工艺形成步骤简单，可有效提高LDMOS的击穿电压。
具体地，所述隔离结构403的与所述待形成LDMOS漏区相对的侧边与所述隔离结构403的下表面的夹角β在50°~80°的范围内。所述隔离结构403通过反应离子刻蚀工艺形成步骤简单，可有效提高LDMOS的击穿电压。
具体地，所述隔离结构403的与所述待形成LDMOS源区相对的侧边与所述隔离结构403的下表面的夹角α在50°~80°的范围内，且所述隔离结构403的与所述待形成LDMOS漏区相对的侧边与所述隔离结构403的下表面的夹角β在50°~80°的范围内。所述隔离结构403通过反应离子刻蚀工艺形成步骤简单，可有效提高LDMOS的击穿电压。
作为一个具体实施例，使用反应离子刻蚀工艺刻蚀介质层402，刻蚀气体为CF4和O2的混合气体，CF4与O2的体积比例为3:2，刻蚀气压为50mTorr，刻蚀功率为200W。所形成隔离结构403的与所述待形成LDMOS源区相对的侧边与隔离结构403下表面的夹角α为80°，且形成隔离结构403的与所述待形成LDMOS漏区相对的侧边与隔离结构403下表面的夹角β为80°。
需要说明的是，由于反应离子刻蚀工艺在纵向刻蚀的同时具有横向刻蚀的特性，所以在刻蚀介质层402后形成的隔离结构403侧边与隔离结构403的下表面的夹角为锐角。可以通过调整刻蚀工艺参数，例如选择不同刻蚀气体（SF6，CF4或者CHF3），或者不同混合刻蚀气体的体积比例（CF4和O2的不同体积比例，CHF3和O2的不同体积比例），获得可调的隔离结构403侧边与隔离结构403下表面的夹角值。
请参考图5，在所述开口413内填充满外延层404，所述外延层404厚度与所述隔离结构403厚度相同，所述外延层404材料与所述半导体衬底401材料相同。
所述填充外延层工艺可以是化学气相淀积或分子束外延。采用分子束外延工艺可以精确控制外延层的厚度，而采用化学气相淀积工艺可以提高填充的速率。在本实施例中，所述填充外延层404工艺为化学气相淀积，外延层404材料为Si。
需要说明的是，无论使用化学气相淀积还是分子束外延工艺，在所述开口413内填充外延层材料后，都会在隔离结构403上形成多余的外延层材料。为了使外延层材料的厚度与隔离结构403厚度相同，还需要化学机械抛光步骤，去除隔离结构403上多余外延层，使外延层材料的表面和隔离结构403的表面齐平。
请参考图6，在所述外延层404内形成漂移区405，所述漂移区405覆盖所述隔离结构403，所述漂移区405覆盖部分所述半导体衬底401。
在所述外延层404内形成漂移区405的具体工艺为：在所述外延层404表面上形成第二图形化光刻胶层（未示出），所述第二图形化光刻胶层具有暴露出隔离结构403和部分外延层404的开口，以所述第二图形化光刻胶层为掩膜，沿开口向暴露出的结构内进行第一次离子注入，形成漂移区405。形成漂移区405后，去除第二图形化光刻胶层。所述漂移区405的导电类型与待形成LDMOS晶体管的沟道导电类型相同，当待形成LDMOS为N型时，所述所述第一次离子注入的类型为N型，当待形成LDMOS为P型时，所述所述第一次离子注入的类型为P型，所述漂移区405覆盖隔离结构403，所述漂移区405覆盖部分所述半导体衬底401。
需要指出的是，在LDMOS中为了使漂移区形成高阻区，能够承受更高的电压，漂移区一般采用较低浓度离子掺杂，掺杂离子浓度范围为1E18/cm3至1E20/cm3。
请参考图7，在所述外延层404内形成阱区406，所述阱区406与所述漂移区405相邻，所述阱区406覆盖部分所述半导体衬底401。
在所述外延层404内形成阱区406的具体工艺为：在外延层404表面形成第三图形化光刻胶层（未示出），所述第三图形化光刻胶层覆盖漂移区405，所述第三图形化光刻胶层具有暴露出部分外延层404的开口，以所述第三图形化光刻胶层为掩膜，沿开口向暴露出的部分外延层404内进行第二次离子注入，形成阱区406。形成阱区406后，去除第三图形化光刻胶层。所述阱区406的导电类型与待形成LDMOS晶体管的沟道导电类型相反，当待形成LDMOS为N型时，所述第二次离子注入的类型为P型，当待形成LDMOS为P型时，所述第二次离子注入的类型为N型，所述阱区406与所述漂移区405相邻，所述阱区406覆盖部分所述半导体衬底401。
需要说明的是，在实际制作过程中形成漂移区405和形成阱区406的两个步骤可以互换。
请参考图8，在所述外延层404表面形成栅极结构，所述栅极结构包括位于外延层404表面的栅介质层407、位于栅介质层407上的栅电极408和位于栅电极408两侧的侧墙409。所述栅极结构覆盖部分所述阱区406和部分所述隔离结构403。
栅极介质层407、位于栅极介质层407上的栅电极408和位于栅电极408两侧的侧墙409的形成工艺为本领域技术人员所熟知，在此不再赘述。
在本实施例中，组成栅极结构的栅介质层407为氧化硅，位于栅介质层407上的栅电极408为多晶硅，栅极两侧的侧墙409为氧化硅。
请参考图9，在所述栅极结构两侧的外延层404内形成源区410和漏区411，所述源区410位于阱区406内，所述漏区411位于漂移区405内，且使隔离结构403位于源区410和漏区411之间。
在所述栅极结构两侧的外延层404内形成源区410和漏区411的具体工艺为：在所述外延层404表面上形成第四图形化光刻胶层（未示出），所述第四图形化光刻胶层具有暴露出部分阱区406和部分漂移区405的开口，以所述第四图形化光刻胶层为掩膜，沿开口向暴露出结构内进行第三次离子注入，在阱区406内形成源区410，在漂移区405内形成漏区411。在形成源区410和漏区411后，去除第四图形化光刻胶层。所述源区410的导电类型与待形成的LDMOS晶体管的沟道导电类型相同，所述漏区411的导电类型与待形成的LDMOS晶体管的沟道导电类型相同，当待形成LDMOS为N型时，所述所述第三次离子注入的类型为N型，当待形成LDMOS为P型时，所述所述第三次离子注入的类型为P型，且使隔离结构403位于所述源区410和所述漏区411之间。
本发明还提供一种LDMOS晶体管，请参考图10，包括：
半导体衬底301，所述半导体衬底301内具有漂移区305、与漂移区相邻的阱区306；
位于所述阱区306内的源区310；
位于所述漂移区305内的漏区311；
位于所述漂移区305内的隔离结构303，所述隔离结构303位于所述漏区311和所述源区310之间，所述隔离结构303的下表面沿所述LDMOS的沟道方向的宽度大于上表面沿所述LDMOS的沟道方向的宽度；
位于所述半导体衬底301上的栅极结构，所述栅极结构覆盖部分所述阱区306和部分所述隔离结构303。
具体地，所述半导体衬底301可以为体硅衬底、锗硅衬底或绝缘体上硅衬底。若所述LDMOS晶体管为N型时，所述半导体衬底301的掺杂类型为P型；若所述LDMOS晶体管为P型时，所述半导体衬底301的掺杂类型为N型。
具体地，所述漂移区305的掺杂类型与所述半导体衬底301的掺杂类型相反。所述阱区306的掺杂类型与所述半导体衬底301的掺杂类型相同。若所述半导体衬底301为N型时，所述漂移区305的掺杂类型为P型，所述阱区306的掺杂类型为N型；若所述半导体衬底301为P型时，所述漂移区305的掺杂类型为N型，所述阱区306的掺杂类型为P型。
所述栅极结构包括位于半导体衬底301表面的栅介质层307、位于栅介质层307上的栅电极308和位于栅电极两侧的侧墙309，所述栅极结构覆盖部分所述阱区306和部分所述隔离结构303。所述栅介质层307可以为SiO2、HfO2或者其他高K材料，所述栅电极308可以为多晶硅或金属材料，所述侧墙309可以为SiO2或者Si3N4。
本发明的一实施例中，所述栅介质307的材料为SiO2，所述栅电极308的材料为多晶硅，所述侧墙309的材料为SiO2。
所述隔离结构303的与所述源区310相对的侧边与所述隔离结构303的下表面的夹角在50°~80°的范围内；或者所述隔离结构303的与所述漏区311相对的侧边与所述隔离结构303的下表面的夹角在50°~80°的范围内；再或者所述隔离结构303的与所述源区310相对的侧边与所述隔离结构303的下表面的夹角在50°~80°的范围内，且所述隔离结构303的与所述漏区311相对的侧边与所述隔离结构303的下表面的夹角在50°~80°的范围内。
本发明的一实施例中，所述隔离结构303的与所述源区310相对的侧边与所述隔离结构303的下表面的夹角为80°，且所述隔离结构303的与所述漏区311相对的侧边与所述隔离结构303的下表面的夹角为80°。
本发明的发明人对多种LDMOS晶体管结构进行了仿真模拟，以验证本发明的效果。请参考图11，图中横坐标为漏极电压（Vd），纵坐标为漏极电流（Id）。图中的Ⅰ曲线是现有技术形成的的N型LDMOS晶体管的I-V特性曲线，其所采用浅沟槽隔离结构的与源区相对的侧边与所述浅沟槽隔离结构的下表面的夹角为95°，且所述浅沟槽隔离结构的与漏区相对的侧边与所述浅沟槽隔离结构的下表面的夹角为95°；图中的Ⅱ曲线是本发明实施例形成的N型LDMOS晶体管的I-V特性曲线，其所采用隔离结构的与源区相对的侧边与所述隔离结构的下表面的夹角为80°，且所述隔离结构的与漏区相对的侧边与所述隔离结构的下表面的夹角为80°。I-V特性曲线是使用美国新思（Synopsys）公司的TCAD软件进行模拟获得的。对比曲线Ⅰ和曲线Ⅱ，可以看出采用现有技术形成的N型LDMOS的击穿电压为31V，而采用本发明实施例的方法形成的N型LDMOS的击穿电压为35V。采用本发明实施例的方法获得LDMOS晶体管的击穿电压比采用现有技术获得的LDMOS晶体管的击穿电压高出了13%。
需要说明的是，上述实施例是以N型LDMOS晶体管为例，可以更改晶体管的掺杂类型以得到具有同样结构的P型LDMOS晶体管，得到同样的技术效果。
综上所述，与现有技术相比，本发明具有以下优点：
本发明中LDMOS晶体管的源区和漏区之间设有隔离结构，且隔离结构的下表面沿所述LDMOS的沟道方向的宽度大于上表面沿所述LDMOS的沟道方向的宽度，有效提高了击穿电压；本发明中LDMOS在提高击穿电压的同时，其制造工艺与现有的晶体管的制造工艺兼容；本发明中LDMOS与现有技术形成的LDMOS相比，在击穿电压相同时，晶体管占用芯片面积更小，利于节省成本。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (17)
1.一种LDMOS晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底内具有漂移区、与漂移区相邻的阱区；
位于所述阱区内的源区；
位于所述漂移区内的漏区；
位于所述漂移区内的隔离结构，所述隔离结构位于所述漏区和所述源区之间，所述隔离结构的下表面沿所述LDMOS的沟道方向的宽度大于上表面沿所述LDMOS的沟道方向的宽度；
位于所述半导体衬底上的栅极结构，所述栅极结构覆盖部分所述阱区和部分所述隔离结构。
2.根据权利要求1所述的LDMOS晶体管，其特征在于，所述漂移区的掺杂类型与所述半导体衬底的掺杂类型相反。
3.根据权利要求1所述的LDMOS晶体管，其特征在于，所述阱区的掺杂类型与所述半导体衬底的掺杂类型相同。
4.根据权利要求1所述的LDMOS晶体管，其特征在于，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
5.根据权利要求1所述的LDMOS晶体管，其特征在于，所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
6.根据权利要求4所述的LDMOS晶体管，其特征在于，所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
7.根据权利要求1所述的LDMOS晶体管，其特征在于，所述栅极结构包括栅介质层、位于栅介质层上的栅电极和位于栅电极两侧的侧墙。
8.一种LDMOS晶体管的形成方法，包括：
提供半导体衬底；
在所述半导体衬底表面形成介质层；
刻蚀所述介质层，形成隔离结构以及相邻隔离结构之间的开口，所述开口暴露出所述半导体衬底，所述隔离结构的下表面沿所述待形成LDMOS的沟道方向的宽度大于上表面沿所述待形成LDMOS的沟道方向的宽度；
在所述开口内填充满外延层，所述外延层厚度与所述隔离结构厚度相同，所述外延层材料与所述半导体衬底材料相同；
在所述外延层内形成漂移区和与漂移区相邻的阱区，所述漂移区覆盖所述隔离结构，所述漂移区覆盖部分所述半导体衬底，所述阱区覆盖部分所述半导体衬底；
在所述外延层表面形成栅极结构；
在所述栅极结构两侧的外延层内形成源区和漏区。
9.根据权利要求8所述的形成方法，其特征在于，所述半导体衬底材料为Si、锗硅或者绝缘体上硅。
10.根据权利要求8所述的形成方法，其特征在于，所述介质层材料为SiO2或者Si3N4。
11.根据权利要求8所述的形成方法，其特征在于，所述隔离结构通过干法刻蚀工艺形成。
12.根据权利要求11所述的形成方法，其特征在于，所述隔离结构的与所述源区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
13.根据权利要求11所述的形成方法，其特征在于，所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
14.根据权利要求12所述的形成方法，其特征在于，所述隔离结构的与所述漏区相对的侧边与所述隔离结构的下表面的夹角在50°~80°的范围内。
15.根据权利要求8所述的形成方法，其特征在于，所述外延层通过化学气相淀积的工艺形成。
16.根据权利要求15所述的形成方法，其特征在于，在所述化学气相淀积工艺后，还包括化学机械抛光的步骤。
17.根据权利要求8所述的形成方法，其特征在于，所述栅极结构包括栅介质层、位于栅介质层上的栅电极和位于栅电极两侧的侧墙，所述栅极结构覆盖部分所述阱区和部分所述隔离结构。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111816705A (zh) * | 2019-04-12 | 2020-10-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN115513285A (zh) * | 2022-11-22 | 2022-12-23 | 广州粤芯半导体技术有限公司 | 半导体器件及其制造方法 |
| CN116190241A (zh) * | 2023-04-24 | 2023-05-30 | 江西萨瑞半导体技术有限公司 | 一种ldmos场效应管及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164997A (ja) * | 2004-12-02 | 2006-06-22 | Toyota Motor Corp | 半導体装置の製造方法 |
| CN101599507A (zh) * | 2009-06-10 | 2009-12-09 | 苏州博创集成电路设计有限公司 | N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 |
| CN102044563A (zh) * | 2009-10-16 | 2011-05-04 | 上海华虹Nec电子有限公司 | Ldmos器件及其制造方法 |
| CN102157374A (zh) * | 2011-01-28 | 2011-08-17 | 上海宏力半导体制造有限公司 | 梯形场氧化层的制作方法 |
| CN102593119A (zh) * | 2011-01-12 | 2012-07-18 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN102623353A (zh) * | 2012-04-17 | 2012-08-01 | 上海华力微电子有限公司 | N-ldmos的制造方法 |
-
2012
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164997A (ja) * | 2004-12-02 | 2006-06-22 | Toyota Motor Corp | 半導体装置の製造方法 |
| CN101599507A (zh) * | 2009-06-10 | 2009-12-09 | 苏州博创集成电路设计有限公司 | N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管 |
| CN102044563A (zh) * | 2009-10-16 | 2011-05-04 | 上海华虹Nec电子有限公司 | Ldmos器件及其制造方法 |
| CN102593119A (zh) * | 2011-01-12 | 2012-07-18 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN102157374A (zh) * | 2011-01-28 | 2011-08-17 | 上海宏力半导体制造有限公司 | 梯形场氧化层的制作方法 |
| CN102623353A (zh) * | 2012-04-17 | 2012-08-01 | 上海华力微电子有限公司 | N-ldmos的制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111816705A (zh) * | 2019-04-12 | 2020-10-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN115513285A (zh) * | 2022-11-22 | 2022-12-23 | 广州粤芯半导体技术有限公司 | 半导体器件及其制造方法 |
| CN116190241A (zh) * | 2023-04-24 | 2023-05-30 | 江西萨瑞半导体技术有限公司 | 一种ldmos场效应管及其制备方法 |
| CN116190241B (zh) * | 2023-04-24 | 2023-07-25 | 江西萨瑞半导体技术有限公司 | 一种ldmos场效应管及其制备方法 |
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