CN103311123A

CN103311123A - 半导体器件制造方法

Info

Publication number: CN103311123A
Application number: CN2012100674382A
Authority: CN
Inventors: 殷华湘; 任哲; 徐秋霞; 陈大鹏
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-03-14
Filing date: 2012-03-14
Publication date: 2013-09-18
Anticipated expiration: 2032-03-14
Also published as: CN103311123B

Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成第二组硬掩膜层；在第二组硬掩膜层上形成第一组硬掩膜层；光刻/刻蚀第一组硬掩膜层，形成第一组线条；以第一组线条为掩膜，光刻/刻蚀第二组硬掩膜层，形成第二组线条，其中第二组线条宽度小于第一组线条宽度；以第二组线条为掩膜，刻蚀衬底，形成鳍片。依照本发明的半导体器件制造方法，采用多重结构掩膜，以两次侧墙掩蔽来刻蚀图形化，从而获得了小于光刻极限尺寸的纳米线条。工艺简单，精度高，并且兼容性高。

Description

半导体器件制造方法

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种采用两次侧墙掩蔽图形来制备纳米线条的方法。

背景技术

随着时间的发展，公众对于以CMOS为代表的半导体器件的性能要求越来越高，促使主流CMOS工艺中器件结构发生了日新月异的变化。例如，130nm以上工艺时就已经采用了金属硅化物来降低源漏接触电阻，90nm至45nm工艺时则引入超浅结(USJ)和应力层以提高沟道区载流子迁移率，45nm至28nm工艺时进一步引入了高介电常数(高k)做栅极绝缘层并且采用先栅工艺或者后栅工艺来制作金属栅极，在22nm至15nm时则采用了例如FinFET的多栅极结构来增强栅极对于沟道的控制，在15nm以下的未来技术则包括应用III-V族化合物以提高驱动能力、沟道FET以降低栅控电压、纳米线(NW)结构以实现器件超小型化等等。

例如，常规的MOSFET以体硅为衬底，耗尽区较厚，容易形成寄生晶体管影响器件特性。为此，发展出了SOI MOSFET，不存在闩锁效应、具有更高工作速度、具有低功耗、抗辐照以及可以实现三维立体集成等优点。进一步地，提出了双栅SOI MOSFET，通过在埋氧层(BOX)中增设底部栅极，减小了短沟道效应、漏感应势垒降低效应从而增强了等比例缩小的能力，具有较低的结电容，能够实现沟道轻掺杂，可以通过金属栅电极的功函数来调整阈值电压，与SOI MOSFET相比提高了近一倍的驱动电流，此外对于等效氧化层厚度(EOT)的工艺要求也较低。因此，发展多栅器件以提高器件性能，是大势所趋。

现有的多栅器件一般分为：a)双栅器件，例如GAA、SON等上下双层栅极器件，MIGFET等左右双层栅极器件，以及FinFET等；b)三栅器件，例如三栅MOSFET、π型栅器件、Ω型栅器件等；c)包围栅器件，例如四重环栅器件、圆环栅器件、以及多桥/堆叠的纳米线FET。这些不同的器件结构往往需要不同的衬底材料，例如体硅、SOI等，因此造成了工艺复杂、不兼容。

此外，为了控制短沟道效应，通常需要栅极的厚度小于栅长度，例如FinFET中翅片栅极通常为长条薄片状。随着尺寸不断减小，等比例缩减的要求越来越高，对于以FinFET为代表的小尺寸器件栅极的光刻与刻蚀图形化技术要求也越来越高。虽然利用侧墙掩蔽刻蚀技术可以将特征尺寸做到光刻极限尺寸以下，但是对于15nm以下的超小超薄器件，现有技术仍面临重大挑战。

发明内容

由上所述，本发明的目的在于提供一种高效精确、工艺简单、且兼容性高的纳米线条制作方法。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成第二组硬掩膜层；在第二组硬掩膜层上形成第一组硬掩膜层；光刻/刻蚀第一组硬掩膜层，形成第一组线条；以第一组线条为掩膜，光刻/刻蚀第二组硬掩膜层，形成第二组线条，其中第二组线条宽度小于第一组线条宽度；以第二组线条为掩膜，刻蚀衬底，形成鳍片。

其中，第一组硬掩膜层包括第一硬掩膜层和第二硬掩膜层，第二组硬掩膜层包括第三硬掩膜层和第四硬掩膜层。

其中，形成第一组线条的步骤具体包括：光刻/刻蚀第四硬掩膜层，在第三硬掩膜层上形成第四硬掩膜图形；在第四硬掩膜图形两侧形成第一侧墙；去除第四硬掩膜图形；以第一侧墙为掩膜，刻蚀第三硬掩膜层并去除第一侧墙，在第二硬掩膜层上留下独立的第三硬掩膜图形，构成第一组线条，其中，第一组线条的宽度等于第一侧墙的宽度，且小于第四硬掩膜图形的宽度。

其中，形成第二组线条的步骤具体包括：在第一组线条两侧形成第二侧墙；去除第一组线条；以第二侧墙为掩膜，刻蚀第二硬掩膜层并去除第二侧墙，在第一硬掩膜层上留下独立的第二硬掩膜图形，构成第二组线条，其中，第二组线条的宽度等于第二侧墙的宽度，且小于第一组线条的宽度。

其中，衬底、第一硬掩膜层、第二硬掩膜层、第三硬掩膜层、第四硬掩膜层、第一侧墙以及第二侧墙的材质选择依照以下原则：任何相邻的两层材质不同。

其中，衬底、第一硬掩膜层、第二硬掩膜层、第三硬掩膜层、第四硬掩膜层、第一侧墙以及第二侧墙的材质选自以下范围：硅基材料、氧化硅、氮化硅、氮氧化硅。

其中，硅基材料包括单晶硅、非晶硅、微晶硅、低温多晶硅、高温多晶硅。

其中，第一组硬掩膜层和/或第二组硬掩膜层的形成方法包括LPCVD、PECVD、HDPCVD、ALD、低温化学物热分解沉积、溅射、蒸发。

依照本发明的半导体器件制造方法，采用多重结构掩膜，以两次侧墙掩蔽来刻蚀图形化，从而获得了小于光刻极限尺寸的纳米线条。工艺简单，精度高，并且兼容性高。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图18为依照本发明的制造方法各步骤的剖面示意图；以及

图19为依照本发明的制造方法流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了高效精确、工艺简单、且兼容性高的纳米线条制作方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下将参照图1至图18的剖面示意图来详细说明依照本发明的制造方法各步骤。

首先，参照图1，在衬底上形成多个硬掩膜层。提供衬底1，材质例如为单晶体硅、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳米管等等。优选地，衬底1为体硅或SOI，以提高与其他CMOS工艺的兼容性。接着，采用LPCVD、PECVD、HDPCVD、ALD、低温化学物热分解沉积、溅射、蒸发等常规方法，在衬底1上沉积第一硬掩膜层2，其材质例如为氮化硅(SiN_x，x可为1～2，不限于整数)或氮氧化硅(SiO_xN_y，x、y可依照需要合理调整)。在第一硬掩膜层2上沉积第二硬掩膜层3，其材质例如为非晶硅、微晶硅、高温多晶硅、或低温多晶硅(p-Si)等刻蚀特性不同于第一硬掩膜层2的材质，其厚度例如10～100nm。例如采用LPCVD在580℃以下沉积形成非晶硅，之后可选地采用激光照射使得非晶硅局部结晶而形成低温多晶硅或微晶硅，或者LPCVD在580℃以上沉积形成高温多晶硅。在第二硬掩膜层3上沉积第三硬掩膜层4，其材质例如为氧化硅等刻蚀特性不同于第一硬掩膜层2和第二硬掩膜层3的材质，沉积方法例如LPCVD、PECVD、HDPCVD、低温化学物热分解沉积、溅射、蒸发等等。此外，第三硬掩膜层4中也可以原位掺杂B、P、C、N、O、As等杂质形成掺杂玻璃，以改变刻蚀特性。在第三硬掩膜层4上沉积第四硬掩膜层5，其材质可以与第二硬掩膜层3相同，例如均为p-Si。优选地其厚度要大于等于第二硬掩膜层3以便提高表层刻蚀时的均匀性以及获得更佳的保形性，例如当第二硬掩膜层3厚度为10～50nm时，第四硬掩膜层5厚度为50～100nm。以上四层硬掩膜层2、3、4、5由下至上构成四层层叠结构，其中上层的层5和层4用于第一次侧墙形成过程因此可以称做第一组硬掩膜层，下层的层3和层2用于第二次侧墙形成过程因此可以称做第二组硬掩膜层。可选地，层5/4/3/2不限于上述具体的材质限定，只要相邻的各层材质不同因为具有较大的刻蚀选择比，能够形成精细的刻蚀图形即可。例如，层5/4/3/2可以是p-Si/SiN_x/p-Si/SiO₂，或者SiN_x/p-Si/SiN_x/SiO₂，或者p-Si/SiO₂/p-Si/SiO₂，又或者p-Si/SiN_x/p-Si/SiN_x等等，并且其中p-Si可以替换为非晶硅、微晶硅或高温多晶硅。随后在第一组硬掩膜层5/4上方旋涂光刻胶PR，并且优选地，光刻胶PR的顶部可以旋涂顶部抗反射涂层(TAR，属于抗反射涂层ARC的一种)，和/或在第一组硬掩膜层5/4上方先沉积例如TiN的底部抗反射涂层(BARC，未示出)然后再旋涂光刻胶PR。

其次，参照图2，依照MOSFET等器件结构需要而设置第一掩模板，对光刻胶PR及其ARC进行曝光、显影、坚膜等一系列光刻步骤，形成了多个光刻胶图形PRP，每个PRP均具有第一宽度。值得注意的是，附图中为了绘制清晰，仅绘出了一个、两个或者四个等少数图形，但是本发明技术方案实质上可以应用于更多个图形结构，只要MOSFET器件结构需要。

再次，参照图3，以光刻胶图形PRP为掩膜，刻蚀第四硬掩膜层5，直至暴露第三硬掩膜层4，形成多个第四硬掩模图形5P。当第四硬掩膜层5材质为非晶硅、微晶硅、低温多晶硅等硅基材质时，可以选用KOH、TMAH等碱性湿法腐蚀液去除；当第四硬掩膜层5材质为氧化硅时，可以采用HF、BOE等酸性湿法腐蚀液去除；当第四硬掩膜层5材质为氮化硅或氮氧化硅时，采用热磷酸、浓硫酸、双氧水等强氧化剂来湿法腐蚀去除。或者采用干法刻蚀去除以上各种材质的第四硬掩膜层5，例如采用含氟气体(碳氟基气体、SF₆、NF₃等)的等离子蚀刻。关于类似的各层材料的腐蚀、刻蚀，以下不再赘述，而是依照材质特性和刻蚀精度要求，参照上述描述而合理选择工艺参数，例如湿法腐蚀的温度、配比、时间，干法刻蚀的刻蚀气体、流量流速、功率、载气、添加剂、时间、温度等等。因此，下文中凡是涉及去除某一硬掩膜层的工艺，其具体方法皆可参照以上描述。

接着，参照图4，去除剩余的光刻胶图形PRP，在第三硬掩膜层4上留下独立的多个第四硬掩膜图形5P。去除方法例如采用采用丙酮和芳香族的有机溶剂，或者硫酸/双氧水的无机溶剂，或者等离子体刻蚀去除等等。第四硬掩膜图形5P的宽度与光刻胶图形PRP相同，均具有第一宽度。

然后，参照图5，在整个器件上，也即在第四硬掩膜图形5P以及第三硬掩膜层4上，通过LPCVD、PECVD、HDPCVD、ALD、低温化学物热分解沉积、溅射、蒸发等常规工艺沉积形成第一侧墙材料层6。第一侧墙材料层6的材质与第四硬掩膜层5以及第三硬掩膜层4均不同，以获得良好的刻蚀选择性，例如6/5/4分别为SiN_x/p-Si/SiO₂，或者p-Si/SiN_x/SiO₂、SiN_x/SiO₂/p-Si、p-Si/SiO₂/SiN_x等等，并且其中p-Si可以替换为非晶硅、微晶硅或高温多晶硅。

此后，参照图6，光刻/刻蚀第一侧墙材料层6，在第四硬掩膜图形5P两侧形成多个第一侧墙6S。其中，第一侧墙6S的间距为第四硬掩膜图形5P的第一宽度，第一侧墙6S自身的宽度为第二宽度，并且第二宽度小于第一宽度。

接着，参照图7，去除第四硬掩膜图形5P，在第三硬掩膜层4上留下独立的多个第一侧墙6S。

然后，参照图8，以第一侧墙6S为掩膜，光刻/刻蚀第三硬掩膜层4，直至暴露第二硬掩膜层3，形成了多个第三硬掩膜图形4P。其中，第三硬掩膜图形4P自身的宽度为第一侧墙6S的第二宽度，间距为第四硬掩膜图形5P的第一宽度。

随后，参照图9，去除第一侧墙6S，在第二硬掩膜层3上留下了多个独立的第三硬掩膜图形4P。以上通过对第一组硬掩膜层光刻/刻蚀，得到的第一组线条——第三硬掩膜图形4P的宽度已可以小于原始PR光刻/刻蚀的精度，由此而初步提高了线条精度。

接着，参照图10，在整个器件上，也即在第二硬掩膜层3以及第三硬掩膜图形4P上，通过LPCVD、PECVD、HDPCVD、ALD、低温化学物热分解沉积。溅射、蒸发等常规工艺沉积形成第二侧墙材料层7。第二侧墙材料层7的材质与第三硬掩膜层4以及第二硬掩膜层2的材质均不同，以获得良好的刻蚀选择性。例如，7/4/2分别为SiN_x/SiO₂/p-Si，或者SiN_x/p-Si/SiO₂、p-Si/SiN_x/SiO₂、p-Si/SiO₂/SiN_x等等，并且其中p-Si可以替换为非晶硅、微晶硅或高温多晶硅。

此后，参照图11，光刻/刻蚀第二侧墙材料层7，在第三硬掩膜图形4P两侧形成多个第二侧墙7S。其中，第一侧墙7S的间距为第三硬掩膜图形4P的第二宽度，第二侧墙7S自身的宽度为第三宽度，并且第三宽度小于第二宽度。

然后，参照图12，去除第三硬掩膜图形4P，在第二硬掩膜层3上留下独立的多个第二侧墙7S。

然后，参照图13，以第二侧墙7S为掩膜，光刻/刻蚀第二硬掩膜层3，直至暴露第一硬掩膜层2，形成了多个第二硬掩膜图形3P。其中，第二硬掩膜图形3P自身的宽度为第二侧墙7S的第三宽度，间距为第三硬掩膜图形4P的第二宽度。

随后，参照图14，去除第二侧墙7S，在第一硬掩膜层2上留下了多个独立的第二硬掩膜图形3P。

此后，参照图15，以第二硬掩膜图形3P为掩膜，刻蚀第一硬掩膜层2，直至暴露衬底1，形成多个第一硬掩膜图形2P。其中，第一硬掩膜图形2P自身宽度等于第二硬掩膜图形3P的第三宽度，间距等于第三硬掩膜图形4P的第二宽度。

接着，参照图16，去除第二硬掩膜图形3P，在衬底1上留下多个独立的第一硬掩膜图形2P。以上通过对第二组硬掩膜层光刻/刻蚀，得到的第二组线条——第一硬掩膜图形2P的宽度已进一步小于原始PR光刻/刻蚀的精度，由此而再次提高了线条精度。

然后，参照图17，以第一硬掩膜图形2P为掩膜，刻蚀衬底1形成多个衬底图形1P，构成器件的鳍片。

最后，参照图18，去除第一硬掩膜图形2P，留下多个独立的衬底图形1P。衬底图形1P的线条自身宽度为第一硬掩膜图形2P、第二硬掩膜图形3P的第三宽度，间距为第三硬掩膜图形4P的第二宽度。由图18可以看到，鳍片也即衬底图形1P的厚度远远小于其长度，因此构成垂直于衬底水平面的多个竖直的长条薄片。这些鳍片在后续的MOSFET制造工艺中将作为栅极绝缘层、栅极导电层等栅极堆叠结构形成的基础，以便良好的控制栅极的精细结构。例如，通过本发明的上述两步侧墙工艺，可以控制使得鳍片厚度也即衬底图形1P的宽度小于15nm，特别是小于10nm，从而形成纳米线结构。

综上所述，参照图19，本发明的方法的流程图至少包括以下步骤：

在衬底上形成第二组硬掩膜层；

在第二组硬掩膜层上形成第一组硬掩膜层；

刻蚀第一组硬掩膜层，形成第一组线条；

以第一组线条为掩膜，刻蚀第二组硬掩膜层，形成第二组线条；

以第二组线条为掩膜，刻蚀衬底，形成鳍片。

特别地，尽管本发明仅显示了两步侧墙工艺，实际上可以实施更多次侧墙形成以及去除工艺，以便利用沉积工艺中对于厚度的精确选择来弥补光刻/刻蚀工艺中宽度的精度下降，由此可以得到更加精细的纳米线结构。

此外，值得注意的是，虽然本发明实施例部分列举了有限的几种硬掩膜材料层，但是实际制造中也可以选用不同的其他材料，只要任何相邻的两层材质不同以保证较高的刻蚀选择比。本发明实施例中优选p-Si作为除了氮化硅、氧化硅这两种常规硬掩膜材料之外的硬掩膜层用材料，只是为了示例目的，应当知晓的是可以使用其他的具有较高刻蚀选择比的材料，并且各层的厚度依照刻蚀图形精度要求而选定，例如10～100nm。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件制造方法，包括：

在衬底上形成第二组硬掩膜层；

在第二组硬掩膜层上形成第一组硬掩膜层；

光刻/刻蚀第一组硬掩膜层，形成第一组线条；

以第一组线条为掩膜，光刻/刻蚀第二组硬掩膜层，形成第二组线条，其中第二组线条宽度小于第一组线条宽度；

以第二组线条为掩膜，刻蚀衬底，形成鳍片。

2.如权利要求1的半导体器件制造方法，其中，第一组硬掩膜层包括第一硬掩膜层和第二硬掩膜层，第二组硬掩膜层包括第三硬掩膜层和第四硬掩膜层。

3.如权利要求2的半导体器件制造方法，其中，形成第一组线条的步骤具体包括：

光刻/刻蚀第四硬掩膜层，在第三硬掩膜层上形成第四硬掩膜图形；

在第四硬掩膜图形两侧形成第一侧墙；

去除第四硬掩膜图形；

以第一侧墙为掩膜，刻蚀第三硬掩膜层并去除第一侧墙，在第二硬掩膜层上留下独立的第三硬掩膜图形，构成第一组线条，

其中，第一组线条的宽度等于第一侧墙的宽度，且小于第四硬掩膜图形的宽度。

4.如权利要求2的半导体器件制造方法，其中，形成第二组线条的步骤具体包括：

在第一组线条两侧形成第二侧墙；

去除第一组线条；

以第二侧墙为掩膜，刻蚀第二硬掩膜层并去除第二侧墙，在第一硬掩膜层上留下独立的第二硬掩膜图形，构成第二组线条，

其中，第二组线条的宽度等于第二侧墙的宽度，且小于第一组线条的宽度。

5.如权利要求2至4任一项的半导体器件制造方法，其中，衬底、第一硬掩膜层、第二硬掩膜层、第三硬掩膜层、第四硬掩膜层、第一侧墙以及第二侧墙的材质选择依照以下原则：任何相邻的两层材质不同。

6.如权利要求5的半导体器件制造方法，其中，衬底、第一硬掩膜层、第二硬掩膜层、第三硬掩膜层、第四硬掩膜层、第一侧墙以及第二侧墙的材质选自以下范围：硅基材料、氧化硅、氮化硅、氮氧化硅。

7.如权利要求7的半导体器件制造方法，其中，硅基材料包括单晶硅、非晶硅、微晶硅、低温多晶硅、高温多晶硅。

8.如权利要求1的半导体器件制造方法，其中，第一组硬掩膜层和/或第二组硬掩膜层的形成方法包括LPCVD、PECVD、HDPCVD、ALD、低温化学物热分解沉积、溅射、蒸发。