CN105762071B - 鳍式场效应晶体管及其鳍的制造方法 - Google Patents

Abstract

本发明提出了一种鳍的制造方法，包括：提供半导体衬底；刻蚀半导体衬底以形成鳍；至少进行一次氧化去除工艺，氧化去除工艺包括：进行氧化工艺，以形成氧化层；去除氧化层。本发明在刻蚀衬底形成鳍后，进行氧化和去除工艺，以缩小鳍的关键尺寸，同时改善鳍的线条的粗糙度，提高器件的集成度。

Description

鳍式场效应晶体管及其鳍的制造方法

技术领域

本发明属于半导体制造领域，尤其涉及一种鳍式场效应晶体管及其鳍的制造方法。

背景技术

随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

为了克服短沟道效应，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，该种器件利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。

在鳍式场效应晶体管的制造工艺中，鳍的制造是非常重要的部分，随着对集成度要求的不断提高，刻蚀技术已面临巨大的挑战，如何进一步减小鳍的尺寸，是提高器件集成度的关键。

发明内容

本发明的目的在于克服现有技术中的不足，提供一种鳍式场效应晶体管及其鳍制造方法，减小鳍的尺寸，提高器件集成度。

为实现上述目的，本发明的技术方案为：

一种鳍的制造方法，包括步骤：

提供半导体衬底；

刻蚀半导体衬底以形成鳍；

至少进行一次氧化去除工艺，氧化去除工艺包括：进行氧化工艺，以形成氧化层；去除氧化层。

可选的，刻蚀半导体衬底以形成鳍的步骤包括：

在衬底上依次形成第一硬掩膜和非晶硅层；

图案化非晶硅层；

以非晶硅层为掩蔽，图案化第一硬掩膜，并去除非晶硅层；

以第一硬掩膜为掩蔽，刻蚀衬底以形成鳍，并去除第一硬掩膜。

可选的，图案化非晶硅层的步骤包括：

在非晶硅层上形成光刻胶层；

以光刻胶层为掩蔽，图案化非晶硅层，同时，调整侧向刻蚀能力，以对光刻胶层和非晶硅层进行侧向微缩；

去除光刻胶层。

可选的，所述第一硬掩膜的厚度范围为

可选的，所述非晶硅层的厚度范围为

可选的，采用热氧化工艺，以形成氧化层。

可选的，湿法腐蚀去除氧化层。

此外，本发明还提供了一种鳍式场效应晶体管的制造方法，采用上述任一方法形成鳍。

本发明的鳍式场效应晶体管及其鳍的制造方法，在刻蚀衬底形成鳍后，进行氧化和去除工艺，以缩小鳍的关键尺寸(Critical Dimension)，同时改善鳍的线条的粗糙度，提高器件的集成度。

附图说明

为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本发明的鳍式场效应晶体管的制造方法流程图；

图2-图10为根据本发明实施例制造鳍式场效应晶体管的各个制造过程中的器件截面结构示意图；

图11为根据本发明实施例的鳍式场效应晶体管的立体结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本发明提出了一种鳍的制造方法，包括：提供半导体衬底；刻蚀半导体衬底以形成鳍；至少进行一次氧化去除工艺，氧化去除工艺包括：进行氧化工艺，以形成氧化层；去除氧化层。

在本发明中，在刻蚀衬底形成鳍后，进行氧化和去除工艺，以缩小鳍的关键尺寸(Critical Dimension)，同时改善鳍的线条的粗糙度，提高器件的集成度。

为了更好的理解本发明的技术方案和技术效果，以下将结合具体的流程示意图图1对具体的实施例进行详细的描述。

首先，在步骤S01，提供半导体衬底100，参考图2所示。

在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述半导体衬底为体硅衬底。

接着，在步骤S02，刻蚀半导体衬底100以形成鳍140，参考图8所示。

在本发明的实施例中，首先，在衬底上淀积第一硬掩膜110，如图2所示，该第一硬掩膜110可以为二氧化硅、氮化硅、氮氧化硅等或他们的叠层，厚度可以为本实施例中，第一硬掩膜110为二氧化硅。

接着，在第一硬掩膜110上淀积非晶硅层(a-Si)120，如图3所示，非晶硅层120的厚度可以为

而后，进行非晶硅层120的图案化，具体的，先在非晶硅层120上形成光刻胶层130，如图4所示，而后，以光刻胶为掩蔽，采用RIE(反应离子刻蚀)的方法图案化非晶硅层120，刻蚀停止在第一硬掩膜层110上，在图案化非晶硅层120的同时，如图5所示，调整侧向刻蚀能力，即在刻蚀非晶硅层的过程中，部分时间内采用侧向刻蚀工艺，对非晶硅层和光刻胶层的叠层130’(虚线框部分)进行侧向刻蚀工艺，这样，对非晶硅层和光刻胶层的叠层130’进行了侧向微缩，形成了更小线宽的非晶硅层120，而后，去除光刻胶层130。

接着，以非晶硅层120为掩蔽，可以采用RIE(反应离子刻蚀)的方法图案化第一硬掩膜110，如图6所示，将非晶硅层120的图案转移到第一硬掩膜层110，刻蚀停止在硅衬底上，实验证明，通过添加非晶硅层120，而后，通过非晶硅层转移图案到其下层的第一硬掩膜层，能有效改善下层图案线条的粗糙度(LER,Line Edge Roughens)，以确保后续形成的器件的性能及工作状态的稳定性。图案化后，将非晶硅层120去除。

而后，如图7所示，以第一硬掩膜110为掩蔽，可以采用RIE(反应离子刻蚀)的方法，刻蚀衬底100以形成鳍140，接着，可以采用湿法腐蚀，如采用稀释的HF去除二氧化硅的第一硬掩膜，如图8所示。

接着，在步骤S03，至少进行一次氧化去除工艺，氧化去除工艺包括：进行氧化工艺，以形成氧化层；去除氧化层，参考图10所示。

在具体的实施例中，通过热氧化工艺，如炉管氧化工艺或ISSG氧化工艺等，将上述器件进行氧化，氧化后，在裸露的半导体材料的表面上形成了一层氧化层，即在鳍的表面及鳍之间的衬底的表面上形成了氧化硅的氧化物层150，如图9所示；接着，可以通过湿法腐蚀刻蚀去除该氧化物层，例如可以通过稀释的HF去除该氧化硅的氧化物层150，从而形成了尺寸更小的鳍，如图10所示，可以根据具体的需要，重复多次氧化去除工艺，以得到所需尺寸的鳍。

在本发明中，至少进行一次氧化去除工艺，在鳍表面上形成氧化层，之后，在去除氧化层，通过这种非刻蚀的方式，有效减小鳍的尺寸，同时，也能改善鳍的线条的粗糙度，提高器件的集成度和性能。

至此，形成了本发明实施例的鳍，而后，可以完成后续器件的加工。

在一个具体的实施例中，如图11所示，在上述形成鳍之后，可以在鳍140之间形成隔离结构160，在鳍上形成栅介质层170以及栅极180，并在鳍的两端形成源漏区，以及后续形成层间介质层以及接触和互连结构等。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种鳍的制造方法，其特征在于，包括步骤：

提供半导体衬底；

刻蚀半导体衬底以形成鳍，包括：在衬底上依次形成第一硬掩膜和非晶硅层，所述第一硬掩膜的厚度范围为所述非晶硅层的厚度范围为图案化非晶硅层；以非晶硅层为掩蔽，图案化第一硬掩膜，并去除非晶硅层；以第一硬掩膜为掩蔽，刻蚀衬底以形成鳍，并去除第一硬掩膜；

图案化非晶硅层的步骤包括：在非晶硅层上形成光刻胶层；以光刻胶层为掩蔽，图案化非晶硅层，同时，调整侧向刻蚀能力，以对光刻胶层和非晶硅层进行侧向微缩；去除光刻胶层；

至少进行一次氧化去除工艺，氧化去除工艺包括：进行氧化工艺，以形成氧化层；去除氧化层。

2.根据权利要求1所述的制造方法，其特征在于，采用热氧化工艺，以形成氧化层。

3.根据权利要求2所述的制造方法，其特征在于，湿法腐蚀去除氧化层。

4.一种鳍式场效应晶体管的制造方法，其特征在于，采用如权利要求1-3中任一项所述的方法形成的鳍。