CN105575804B - 鳍式场效应晶体管及其制造方法 - Google Patents

鳍式场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN105575804B
CN105575804B CN201410525045.0A CN201410525045A CN105575804B CN 105575804 B CN105575804 B CN 105575804B CN 201410525045 A CN201410525045 A CN 201410525045A CN 105575804 B CN105575804 B CN 105575804B
Authority
CN
China
Prior art keywords
fin
area
doping
source
doping type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410525045.0A
Other languages
English (en)
Other versions
CN105575804A (zh
Inventor
殷华湘
秦长亮
马小龙
王桂磊
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201410525045.0A priority Critical patent/CN105575804B/zh
Publication of CN105575804A publication Critical patent/CN105575804A/zh
Application granted granted Critical
Publication of CN105575804B publication Critical patent/CN105575804B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种鳍式场效应晶体管的制造方法,包括步骤:提供衬底,所述衬底上形成有鳍,鳍之间形成有隔离;在鳍上形成栅极;去除栅极两端的部分厚度的鳍,以形成下沉区;进行外延生长及原位掺杂,以在下沉区表面上形成具有第一掺杂类型的第一掺杂层,以及填充下沉区的具有第二掺杂类型的源漏延伸区。该方法形成前置的反掺杂区,以产生陡峭的源漏延伸结区,控制源漏延伸区的横向结深,进而更好的控制器件的短沟道效应。该方法可以应用在前栅或后栅工艺中。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明属于半导体制造领域,尤其涉及一种鳍式场效应晶体管及其制造方法。
背景技术
随着半导体器件的高度集成,MOSFET沟道长度不断缩短,一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著,甚至成为影响器件性能的主导因素,这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能,如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
目前,为了解决短沟道效应的问题,提出了鳍式场效应晶体管(Fin-FET)的立体器件结构,Fin-FET是具有鳍型沟道结构的晶体管,它利用薄鳍的几个表面作为沟道,从而可以防止传统晶体管中的短沟道效应,同时可以增大工作电流。
在Fin-FET的制造工艺中,首先,在形成鳍并在鳍上形成栅电极;而后,在鳍的两端进行大角度离子注入,以形成轻掺杂区(LDD,Lightly Doped Drain);接着,通过选择性外延在鳍的两端上形成源漏区。在此过程中,LDD注入后,鳍的表面特别是尖端处有损伤,不利于后续高质量低缺陷的外延源漏的生长,同时,该LDD区域在后续的选择性外延中,将经受长时间的高温,导致结深严重扩散,梯度较缓,不利于器件的短沟道效应的控制。
发明内容
本发明的目的在于克服现有技术中的不足,提供一种鳍式场效应晶体管的制造方法。
为实现上述目的,本发明的技术方案为:
一种鳍式场效应晶体管的制造方法,包括:
提供衬底,所述衬底上形成有鳍,鳍之间形成有隔离;
在鳍上形成栅极;
去除栅极两端的部分厚度的鳍,以形成下沉区;
进行选择性外延生长及原位掺杂,以在下沉区表面上形成具有第一掺杂类型的第一掺杂层,以及填充下沉区的具有第二掺杂类型的源漏延伸区。
可选的,所述鳍形成在体硅衬底中,形成隔离的步骤包括:进行隔离材料的淀积;进行平坦化;去除部分厚度的隔离材料,以形成隔离。
可选的,在进行平坦化与去除部分厚度的隔离材料之间,还包括步骤:进行离子注入,以在鳍中形成穿通停止层。
可选的,还包括步骤:通过选择性外延在源漏延伸区上形成源漏区。
可选的,所述源漏区上形成有接触刻蚀停止层。
可选的,所述下沉区的底部高于隔离。
此外,还提供了上述方法形成的鳍式场效应晶体管,包括:
衬底;
衬底上的鳍;
鳍之间的隔离;
鳍上的栅极;
栅极两端的鳍具有下沉区,下沉区表面上形成有具有第一掺杂类型的第一掺杂层,以及填充下沉区的具有第二掺杂类型的源漏延伸区。
可选的,还包括:形成于鳍中的穿通停止层。
可选的,还包括形成于源漏区上的接触刻蚀停止层。
可选的,所述下沉区的底部高于隔离。
本发明的鳍式场效应晶体管及其制造方法,在鳍的两端形成下沉区,该下沉区上先外延原位形成与源漏延伸区相反掺杂的一掺杂层,而后在形成源漏延伸区,从而形成前置的反掺杂区,以产生陡峭的源漏延伸结区,控制源漏延伸区的横向结深,进而更好的控制器件的短沟道效应。
附图说明
为了更清楚地说明本发明实施的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1示出了本发明的鳍式场效应晶体管的制造方法的流程图;
图2-图11B为根据本发明实施例制造鳍式场效应晶体管的各个制造过程中的截面结构示意图,其中,图2-图11为沿栅长方向的晶体管的截面结构示意图,图2A-11A为沿鳍延伸方向的晶体管的截面结构示意图,图6B-11B为沿源漏区方向的晶体管的截面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
需要说明的是,在本发明的附图中,相同序号的附图,如图2和图2A,图6和图6A、图6B,为同一制造过程中晶体管的不同方向的截面示意图,其中,图2-图11为沿栅长方向的晶体管的截面结构示意图,图2A-11A为沿鳍延伸方向的晶体管的截面结构示意图,图6B-11B为沿源漏区方向的晶体管的截面结构示意图。
本发明提出了一种鳍式场效应晶体管的制造方法,包括步骤:提供衬底,所述衬底上形成有鳍,鳍之间形成有隔离;在鳍上形成栅极;去除栅极两端的部分厚度的鳍,以形成下沉区;进行外延生长及原位掺杂,以在下沉区表面上形成具有第一掺杂类型的第一掺杂层,以及填充下沉区的具有第二掺杂类型的源漏延伸区。
本发明的制造方法,在形成源漏延伸区时,先在鳍的两端形成下沉区,该下沉区上外延原位形成与源漏延伸区相反掺杂的一掺杂层,而后再形成源漏延伸区,从而形成前置的反掺杂区,以产生陡峭的源漏延伸结区,控制源漏延伸区的横向结深,进而更好的控制器件的短沟道效应。该方法可以应用在前栅或后栅工艺中。
为了更好的理解本发明的技术方案和技术效果,以下将结合制造方法的流程示意图图1对具体的实施例进行详细的描述。
在步骤S01,提供衬底100,所述衬底上形成有鳍102,鳍之间形成有隔离110,参考图5和图5A所示。
在本发明实施例中,所述衬底为半导体衬底,可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,Germanium On Insulator)等。在其他实施例中,所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底,例如GaAs、InP或SiC等,还可以为叠层结构,例如Si/SiGe等,还可以其他外延结构,例如SGOI(绝缘体上锗硅)等。
在本实施例中,所述衬底100为体硅衬底。
在一个具体的实施例中,可以通过如下步骤来提供鳍102及隔离110。
首先,在体硅的衬底100上形成氮化硅的第一硬掩膜104;而后,采用刻蚀技术,例如RIE(反应离子刻蚀)的方法,刻蚀衬底100来形成鳍102,从而形成了衬底100上的鳍102,如图2和图2A所示。
接着,进行填充二氧化硅的隔离材料106,如图3和图3A所示;并进行平坦化工艺,如进行化学机械平坦化,直至暴露出第一硬掩膜104,如图4和图4A所示;在此时,可以进行离子注入,由第一硬掩膜104保护鳍,在鳍102中形成穿通停止层108的掺杂区,该掺杂区位于鳍沟道的下方,用于防止鳍沟道的穿通。
而后,可以使用湿法腐蚀,如高温磷酸去除氮化硅的第一硬掩膜104,使用氢氟酸腐蚀去除一定厚度的隔离材料,保留部分的隔离材料在鳍102之间,从而形成了隔离110,如图5和图5A所示。
在步骤S02,在鳍上形成栅极114,参考图6、图6A和6B所示。
在本发明中,该栅极114可以为前栅工艺中的栅极,也可以为后栅工艺中的伪栅极。在本实施例中,为后栅工艺中的伪栅极。
具体的,首先分别淀积栅介质材料、伪栅介质材料以及第二硬掩膜材料,栅介质材料可以为热氧化层或高k介质材料等,在本实施例中可以为二氧化硅,可以通过热氧化的方法来形成。伪栅极材料可以为非晶硅、多晶硅等,本实施例中,为非晶硅。而后,形成图案化的第二硬掩膜116,在第二硬掩膜116的掩盖下,继续刻蚀,形成跨过鳍102的栅介质层112和伪栅极114,接着,在所述伪栅极的侧壁形成侧墙118,可以通过淀积氮化硅,而后进行RIE(反应离子刻蚀)来形成该侧墙118,如图6、图6A和6B所示。
在步骤S03,去除栅极两端的部分厚度的鳍,以形成下沉区101,参考图7、图7A和7B所示。
在本实施例中,可以采用选择性刻蚀,如反应离子刻蚀(RIE)的方法,将栅极两端,即鳍的端部部分去除,这样,在鳍的端部形成了下沉区101,该下沉区101用于形成源漏延伸区。该下沉区101的底部高于隔离110,位于穿通阻挡层108的上方。
在步骤S04,进行选择性外延生长及原位掺杂,以在下沉区101表面上形成具有第一掺杂类型的第一掺杂层120,以及填充下沉区的具有第二掺杂类型的源漏延伸区121,参考图8、图8A和8B所示。
在本发明的实施例中,利用外延生长技术同时进行原位掺杂,首先在下沉区101的表面上形成具有第一掺杂类型的第一掺杂层120,该第一掺杂层120的厚度可以为0.5-30nm。如图7、图7A和7B所示;接着继续外延生长同时进行原位掺杂,掺杂类型与第一惨杂层相反,从而填充下沉区101以形成源漏延伸区121,如图8、图8A和8B所示。第一掺杂层120的掺杂类型与源漏延伸区121的掺杂类型相反,与衬底的阱掺杂类型相同,掺杂浓度低于源漏延伸区,对于PMOS器件,第一掺杂层可以原位掺杂P或As等,对于NMOS器件,可以原位掺杂B或In等,掺杂的浓度可以为1E17-1E20cm-3;对于PMOS器件,源漏延伸区可以原位B或In等,对于NMOS器件,可以原位掺杂P或As等,掺杂的浓度可以为5E17-1E27cm-3。而后,可以进行掺杂的激活,本实施例中,可以在后续形成源漏区后一并进行激活。通过形成与源漏延伸区反掺杂的第一掺杂层,形成前置的反掺杂区,以产生陡峭的源漏延伸结区,控制源漏延伸区的横向结深。
至此,形成了本发明的具有前置反掺杂区的源漏延伸区的晶体管器件,而后,可以采用传统工艺,完成器件的后续工艺,以下将以后栅工艺为例进行后续工艺的描述。
在步骤S05,在伪栅极两端的鳍102上形成源漏区122,参考图9、图9A和9B所示。
在本实施例中,可以通过选择性外延工艺在源漏延伸区上外延生长源漏区,同时进行原位掺杂,从而形成源漏区122。接着,可以进行第二侧墙的淀积并进行源漏区掺杂的激活。
此外,可以进一步的进行接触刻蚀停止层(CESL,Contact Etching Stop Layer)的形成,可以先淀积氮化硅或氮氧化硅等接触刻蚀停止层的材料;接着覆盖层间介质层的材料,例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(Si3N4)或其他低k介质材料;而后,进行平坦化,例如化学机械研磨,直到暴露出伪栅极114,如图8、图8A和8B所示,这样,在源漏区120上形成了接触刻蚀停止层124,以及覆盖伪栅极两侧的层间介质层126。
在步骤S06,去除栅极114,以形成开口130,参考图10、图10A和图10B所示。
可以使用刻蚀技术,例如使用湿法腐蚀去除作为伪栅的栅极114,在优选的实施例中,可以进一步将栅介质层112去除,以形成开口130,如图10、图10A和图10B所示,以重新形成替代栅介质层,以提高栅介质层的质量。
在步骤S07,填满开口以形成多晶硅的替代栅极134,参考图11、图11A和图11B所示。
在本实施例中,首先,重新形成栅介质层132,可以通过氧化法形成氧化硅或氮氧化硅的替代栅介质层132,并进行多晶硅的淀积,并进行平坦化,从而在开口中填满多晶硅,形成替代栅极134,如图11、图11A和图11B所示。
至此,形成了本发明实施例的鳍式场效应晶体管。
而后,可以根据需要完成器件的后续工艺,如形成接触及互连结构等。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制。
此外,本发明还提供了利用上述方法形成的鳍式场效应晶体管,参考图11、图11A和图11B所示,包括:衬底100;衬底上的鳍102;鳍之间的隔离110;鳍上的栅极134;栅极134两端的鳍具有下沉区,下沉区表面上形成有具有第一掺杂类型的第一掺杂层120,以及填充下沉区的具有第二掺杂类型的源漏延伸区121。
其中,所述下沉区101的底部高于隔离110。
在优选的实施例中,还包括:形成于鳍中的穿通停止层108,用于防止鳍沟道的穿通。
还包括:形成于源漏区上的接触刻蚀停止层124,以增强源漏区的应力作用。
本发明的鳍式场效应晶体管器件,在源漏延伸区与衬底之间形成有前置的反掺杂区的第一掺杂层,以产生陡峭的源漏延伸结区,控制源漏延伸区的横向结深,进而更好的控制器件的短沟道效应。
虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种鳍式场效应晶体管的制造方法,其特征在于,包括步骤:
提供衬底,所述衬底上形成有鳍,鳍之间形成有隔离;
在鳍上形成栅极;
去除栅极两端的部分厚度的鳍,以形成下沉区;
进行选择性外延生长及原位掺杂,以在下沉区表面上形成具有第一掺杂类型的第一掺杂层,以及填充下沉区的具有第二掺杂类型的源漏延伸区,所述第一掺杂类型与所述衬底的掺杂类型相同,所述第一掺杂类型与所述第二掺杂类型相反,所述第一掺杂层的掺杂浓度低于所述源漏延伸区的掺杂浓度。
2.根据权利要求1所述的制造方法,其特征在于,所述鳍形成在体硅衬底中,形成隔离的步骤包括:进行隔离材料的淀积;进行平坦化;去除部分厚度的隔离材料,以形成隔离。
3.根据权利要求2所述的制造方法,其特征在于,在进行平坦化与去除部分厚度的隔离材料之间,还包括步骤:进行离子注入,以在鳍中形成穿通停止层。
4.根据权利要求1所述的制造方法,其特征在于,还包括步骤:通过选择性外延在源漏延伸区上形成源漏区。
5.根据权利要求4所述的制造方法,其特征在于,所述源漏区上形成有接触刻蚀停止层。
6.根据权利要求1所述的制造方法,其特征在于,所述下沉区的底部高于隔离。
7.一种鳍式场效应晶体管,其特征在于,包括:
衬底;
衬底上的鳍;
鳍之间的隔离;
鳍上的栅极;
栅极两端的鳍具有下沉区,下沉区表面上形成有具有第一掺杂类型的第一掺杂层,以及填充下沉区的具有第二掺杂类型的源漏延伸区,所述第一掺杂类型与所述衬底的掺杂类型相同,所述第一掺杂类型与所述第二掺杂类型相反,所述第一掺杂层的掺杂浓度低于所述源漏延伸区的掺杂浓度。
8.根据权利要求7所述的鳍式场效应晶体管,其特征在于,还包括:形成于鳍中的穿通停止层。
9.根据权利要求7所述的鳍式场效应晶体管,其特征在于,还包括形成于源漏区上的接触刻蚀停止层。
10.根据权利要求7所述的鳍式场效应晶体管,其特征在于,所述下沉区的底部高于隔离。
CN201410525045.0A 2014-10-08 2014-10-08 鳍式场效应晶体管及其制造方法 Active CN105575804B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410525045.0A CN105575804B (zh) 2014-10-08 2014-10-08 鳍式场效应晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410525045.0A CN105575804B (zh) 2014-10-08 2014-10-08 鳍式场效应晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN105575804A CN105575804A (zh) 2016-05-11
CN105575804B true CN105575804B (zh) 2018-07-13

Family

ID=55885810

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410525045.0A Active CN105575804B (zh) 2014-10-08 2014-10-08 鳍式场效应晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN105575804B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110581172B (zh) * 2018-06-07 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112017962A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102388442A (zh) * 2009-01-30 2012-03-21 先进微装置公司 原位形成的包括应变诱导合金及梯度掺杂分布的源漏区
CN104078363A (zh) * 2013-03-29 2014-10-01 中国科学院微电子研究所 半导体器件制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102388442A (zh) * 2009-01-30 2012-03-21 先进微装置公司 原位形成的包括应变诱导合金及梯度掺杂分布的源漏区
CN104078363A (zh) * 2013-03-29 2014-10-01 中国科学院微电子研究所 半导体器件制造方法

Also Published As

Publication number Publication date
CN105575804A (zh) 2016-05-11

Similar Documents

Publication Publication Date Title
KR101729439B1 (ko) 매립된 절연체층을 가진 finfet 및 그 형성 방법
JP5795260B2 (ja) 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ
CN107958873B (zh) 鳍式场效应管及其形成方法
US9224840B2 (en) Replacement gate FinFET structures with high mobility channel
CN103165459B (zh) 鳍式场效应晶体管及其制作方法
US11038039B2 (en) Method of forming a semiconductor device
US20160247726A1 (en) Method for fabricating a quasi-soi source-drain multi-gate device
CN105304481A (zh) 半导体元件及其制作方法
US9887196B2 (en) FinFET including tunable fin height and tunable fin width ratio
WO2015149705A1 (zh) 一种鳍型半导体结构及其成型方法
CN103915504B (zh) 一种鳍型半导体结构及其成型方法
JP2014042008A (ja) 電界効果半導体デバイスを製造する方法
CN105489555A (zh) 半导体器件制造方法
CN105575804B (zh) 鳍式场效应晶体管及其制造方法
CN103904122B (zh) 一种鳍型半导体结构及其成型方法
CN105575807A (zh) 鳍式场效应晶体管及其制造方法
JP6948099B2 (ja) マルチ閾値PMOSトランジスタのための埋め込みSiGeプロセス
CN105336624B (zh) 鳍式场效应晶体管及其假栅的制造方法
CN105514161A (zh) 半导体装置及其制造方法
US9536986B2 (en) Enriched, high mobility strained fin having bottom dielectric isolation
CN106328501B (zh) 半导体器件的制造方法
US9099570B2 (en) Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices
CN104217948B (zh) 半导体制造方法
CN103928521B (zh) 一种鳍型半导体结构及其成型方法
CN105702680B (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant