CN104718612A - 用于形成在半导体衬底的鳍部件上的晶体管的隔离组件 - Google Patents

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Abstract

本公开涉及用于形成在半导体衬底的鳍部件上的晶体管的隔离组件。在一个实施例中，一种装置包括：衬底，包括表面，该表面包括平坦部分和鳍部件，鳍部件在垂直于平坦部分的方向上延伸并且厚度小于衬底的厚度。该装置还包括第一晶体管，其包括：第一栅极区域，形成在鳍部件上方；第一源极区域，由鳍部件的主体形成；以及第一漏极区域，由鳍部件的主体形成。此外，该装置还包括第二晶体管，其包括：第二栅极区域，形成在鳍部件上方；第二源极区域，由鳍部件的主体形成；以及第二漏极区域，由鳍部件的主体形成。此外，该装置还包括隔离组件，形成在第一晶体管和第二晶体管之间，隔离组件具有小于30nm的宽度。

Description

用于形成在半导体衬底的鳍部件上的晶体管的隔离组件
相关申请的交叉参考
本申请要求于2013年10月10日提交的美国专利申请第14/051,299号和2012年10月15日提交的美国临时专利申请第61/713,990号的优先权，其公开内容通过引用的方式并入于此。
技术领域
本公开涉及由半导体材料形成晶体管。更具体地，本公开涉及形成场效应晶体管(FET)，该场效应晶体管具有形成在从半导体衬底延伸的鳍结构上的栅极，隔离组件形成在场效应晶体管之间，其中隔离组件具有最小尺寸。
背景技术
在一些情况下，晶体管可由半导体衬底形成，半导体衬底具有从半导体衬底的表面延伸的鳍部件。鳍部件可以基本垂直于半导体衬底的平面延伸。鳍部件的厚度还可以小于半导体衬底的厚度。因此，通过从半导体衬底的表面延伸且厚度小于半导体衬底的厚度，鳍部件可以类似于在半导体衬底的表面上方延伸的“鳍”。可以通过在鳍部件的多个表面上设置诸如多晶体硅(本文也称为“多晶硅”)的材料来形成晶体管的各个栅极。例如，晶体管的栅极可以通过包围多晶硅中的鳍的部分来形成。此外，可以由鳍部件的掺杂区域来形成晶体管的源极区域和漏极区域。在具体实施例中，可以在单个鳍部件周围形成多个晶体管的栅极。在这些情况下，晶体管可以电隔离以减少晶体管之间的干扰并使可在晶体管改变状态时发生的延迟最小化。
在一些情况下，使用多种技术来隔离由具有鳍结构的半导体衬底所形成的晶体管。在一个实例中，通过在晶体管之间放置隔离栅极来隔离晶体管。在该实例中，隔离栅极包括耦合至电源电压和/或漏极电压的电部件。隔离栅极与集成电路的电部件的连接会导致寄生电容，这会响应于晶体管的状态改变而引起延迟。此外，被隔离栅极覆盖的区域会相对较大。
在另一实例中，可通过执行鳍切割来切穿晶体管之间的鳍部件来隔离由具有鳍部件的衬底所形成的晶体管。鳍切割的尺寸通常由于光刻技术而受到限制，并且具有30nm以上的宽度，这会降低衬底上形成的晶体管的密度。此外，鳍切割可去除多晶硅和鳍之间的接触，这会抑制用于在半导体衬底中嵌入应力体(诸如SiGe和/或SiC，其被用于提高晶体管的性能)的处理。
在又一实例中，在执行鳍切割以创建多晶硅与鳍的连接之后，可以在晶体管的端部处放置多晶硅的区域，从而利于用于在衬底中嵌入应力体(stressor)的处理。然而，使用该技术形成的区域具有受限于2D光刻分辨率的宽度(例如，在一些FinFET技术中为至少74nm)，这降低了形成在衬底上的晶体管的密度。
发明内容
根据一个实施例，一种装置包括：衬底，包括表面，该表面包括平坦部分和鳍部件，鳍部件在基本垂直于平坦部分的方向上延伸并且厚度小于衬底的厚度。该装置还包括第一晶体管，其包括：第一栅极区域，形成在鳍部件上方；第一源极区域，由鳍部件的主体形成；以及第一漏极区域，由鳍部件的主体形成。此外，该装置还包括第二晶体管，其包括：第二栅极区域，形成在鳍部件上方；第二源极区域，由鳍部件的主体形成；以及第二漏极区域，由鳍部件的主体形成。此外，该装置还包括隔离组件，形成在第一晶体管和第二晶体管之间。隔离组件具有小于30nm的宽度。
此外，根据一个实施例，一种装置包括具有表面的衬底，该表面包括平坦部分和鳍部件，在基本垂直于平坦部分的方向上延伸。鳍部件的厚度小于衬底的厚度。该装置还包括形成在衬底的表面的平坦部分上方的层，该层包括第一介电材料。此外，该装置包括第一晶体管，其具有：第一栅极区域，设置在鳍部件的至少两个侧面上；第一源极区域，由鳍部件的主体形成；以及第一漏极区域，由鳍部件的主体形成。此外，该装置包括第二晶体管，其具有：第二栅极区域，形成在鳍部件的至少两个侧面上；第二源极区域，由鳍部件的主体形成；以及第二漏极区域，由鳍部件的主体形成。该装置还包括隔离组件，形成在第一晶体管和第二晶体管之间。隔离组件包括不同于第一介电材料的第二介电材料。
此外，根据一个实施例，一种方法包括：在包括硅的衬底的表面的一部分上形成鳍部件，其中鳍部件在垂直于衬底的表面的平坦部分的方向上延伸且厚度小于衬底的厚度，并且该方法包括在衬底的鳍部件的第一部分上方形成多晶硅的第一区域。该方法还包括在衬底的鳍部件的第二部分上方形成多晶硅的第二区域，以及在衬底的鳍部件的第三部分上方形成多晶硅的第三区域。多晶硅的第三区域设置在(i)多晶硅的第一区域和(ii)多晶硅的第二区域之间。此外，该方法包括：在(i)多晶硅的第一区域和(ii)多晶硅的第三区域之间形成第一间隔件区域，以及在(i)多晶硅的第二区域和(ii)多晶硅的第三区域之间形成第二间隔件区域。第二间隔件区域包括第一介电材料。此外，该方法包括至少去除(i)多晶硅的第三区域和(ii)鳍部件的在多晶硅的第三区域下方形成的至少一部分，从而在(i)多晶硅的第一区域和(ii)多晶硅的第二区域之间形成间隙；以及将第二介电材料设置在(i)多晶硅的第一区域和(ii)多晶硅的第二区域之间的间隙中，以形成隔离组件。
附图说明
本发明的实施例将通过以下结合附图的详细描述而容易理解。为了利于这种描述，类似的参考标号表示类似的元件。
图1示出了半导体衬底的截面图，其中半导体衬底包括由半导体衬底的鳍部件形成的晶体管以及形成在晶体管之间的隔离组件。
图2示出了半导体衬底正交视图，其中半导体衬底包括形成在半导体衬底上的鳍部件和氧化物层。
图3示出了半导体衬底的正交视图，其中半导体衬底包括鳍部件以及形成在鳍部件上方的多个附加部件。
图4示出了半导体衬底的正交视图，其中半导体衬底包括鳍部件、形成在鳍部件上方的多个附加部件以及形成在附加部件之间的介电材料的区域。
图5示出了放置在半导体衬底上方的掩模的顶视图。
图6示出了在半导体衬底上放置掩模以及蚀刻半导体衬底被掩模暴露的部分之后所形成的半导体衬底的正交视图。
图7示出了半导体衬底的正交视图，其中半导体衬底包括设置在半导体衬底上所形成的晶体管之间的隔离组件。
图8示出了使用自对准双图案化工艺形成的半导体衬底上的部件配置的顶视图。
图9示出了形成半导体衬底的工艺的流程图，其中半导体衬底具有设置在由具有鳍部件的半导体衬底形成的晶体管之间的隔离组件。
具体实施方式
本文描述的示例性系统、部件和技术的目的在于提供具有鳍部件的半导体衬底，其包括设置在由半导体衬底形成的晶体管之间的隔离组件，其中隔离组件具有最小尺寸。例如，隔离组件可具有小于30nm的最小宽度。以下描述仅仅是提供了实例而不用于限制本公开、其应用或用法。
本公开的目的在于提供一种形成在具有鳍部件的半导体衬底上的晶体管之间的隔离组件，使得隔离组件的尺寸最小化。此外，在本文所描述实施例的隔离组件以及集成电路的其他部件之间不进行电连接。以这种方式，形成在半导体衬底上的晶体管的密度最大化，同时使隔离组件所引起的晶体管的操作的任何延迟最小化。此外，本文所描述的形成隔离组件的技术保持多晶硅部件与半导体衬底之间的接触。因此，用于在衬底中嵌入应力体的工艺不会被缺少多晶硅区域与半导体衬底之前的接触而抑制。
图1示出了半导体衬底100的一部分的截面图，其中半导体衬底100包括由半导体衬底100的鳍部件102形成的晶体管以及形成在晶体管之间的隔离区域104。在特定实施例中，晶体管包括在集成电路中，该集成电路可用于电子设备来执行各种操作和功能，诸如存储功能、处理功能或者二者。
在一个实施例中，半导体衬底100包括硅。在一些实施例中，半导体衬底100包括硅和锗。在一些情况下，层106形成在半导体衬底100的平坦部分上方，其从鳍部件102的基底向上延伸。在一个实施例中，层106包括介电材料。在特定实施例中，层106包括氧化物。例如，层106可包括二氧化硅。在其他情况下，层106可包括氮化硅。在一些情况下，半导体衬底100还包括嵌入的应力体，诸如硅锗应力体和/或碳化硅应力体。
在一个实施例中，鳍部件102具有基本为矩形的形状。在这些情况下，鳍部件102具有从半导体衬底100的平坦部分垂直延伸的四个侧面，并且鳍部件102具有位于四个垂直侧面上的水平侧面，其基本与半导体衬底100的平坦部分平行。在其他实施例中，鳍部件102具有不同的形状，诸如圆形或三角形。
第一晶体管108由半导体衬底100形成，其中第一晶体管108包括第一区域110、第二区域112和栅极114。在一些实施例中，第一区域110包括源极区域且第二区域112包括漏极区域，而在其他实施例中，第一区域110包括漏极区域而第二区域112包括源极区域。在一个实施例中，第一区域110和第二区域112包括半导体衬底100的掺杂区域。在一些情况下，第一区域110和/或第二区域112掺杂有磷。在其他情况下，第一区域110、第二区域112或者二者掺杂有砷。在一个实施例中，栅极114包括多晶硅。
第二晶体管116也由半导体衬底100形成。第二晶体管116包括第三区域118、第四区域120和栅极122。在一个实施例中，第三区域118包括源极区域且第四区域120包括漏极区域。在其他实施例中，第三区域118包括漏极区域且第四区域120包括源极区域。在一些情况下，第三区域118和第四区域120包括适当的掺杂物，并且栅极122包括多晶硅。
此外，隔离组件104由半导体衬底100形成。隔离组件104就有宽度124。在一个实施例中，宽度124不大于30nm、不大于25nm、或者不大于20nm。在其他实施例中，宽度124至少为5nm、至少为10nm或者至少为15nm。在示例性实施例中，宽度124包括在6nm至29nm的范围内。在另一个示例性实施例中，宽度124包括在9至18nm的范围内。
在一些情况下，隔离组件104包括介电材料。具体地，隔离组件104包括的介电材料不同于层106的介电材料。例如，隔离组件104可包括介电常数小于层106的介电常数的介电材料。在一个实施例中，隔离区域104的一部分包括气体或另一种气体。为了说明，固体介电材料可用于在隔离组件104上形成盖，由此在隔离区域104内创建包括气体或另一种气体的腔。在一些实施例中，隔离组件104在限定鳍部件102的基底的平面126下方延伸。例如，隔离区域104可包括附加区域128。
尽管图1的示例性实例包括两个晶体管108、116以及一个隔离组件104，但可以由衬底100形成任何数量的晶体管和隔离组件。
图2示出了半导体衬底100的正交视图，半导体衬底100包括形成在半导体衬底100上的鳍部件102和层106。衬底100、鳍部件102和层106通过使用远紫外(UV)辐射技术的单个图案化工艺来形成。此外，衬底100、鳍部件102和层106通过使用电子束技术的单个图案化工艺来形成。
在具体实施例中，根据传统的技术来形成鳍部件102，这可以包括在衬底100上沉积介电材料的堆叠(包括氮化硅和氧化硅的一个或多个交替层)。在示例性实施例中，氮化硅的层形成在介电材料堆叠的顶部处，然后是二氧化硅层、另一个氮化硅层以及附加的二氧化硅层。在一些实施例中，鳍部件102的形成包括根据图案蚀刻氮化硅的顶层并且沉积与氮化硅的顶层的剩余部分相邻的多晶硅隔离件。然后，执行附加蚀刻步骤来形成鳍部件102。随后，通过在衬底100和鳍部件102上沉积介电材料(诸如二氧化硅)，然后是化学机械抛光和湿式回蚀来形成层106。在一个实施例中，鳍部件102可具有第一厚度202，其小于衬底100的第二厚度204。
在一些情况下，自对准双图案化技术也可以用于形成具有鳍部件的衬底，其可被本文描述的实施例使用。在这种情况下，可以由衬底100形成多个鳍。
图3示出了半导体衬底100的正交视图，其中半导体衬底100包括鳍部件102和形成在鳍部件102上方的多个附加部件。具体地，第一晶体管的第一栅极114形成在鳍部件102上方，并且第二晶体管的第二栅极122形成在鳍部件102上方。此外，第一隔离区域104、第二隔离区域302和第三隔离区域304形成在鳍部件102上方。在一个实施例中，第一栅极114、第二栅极122、第一隔离区域104、第二隔离区域302或第三隔离区域304中的一个或多个包括多晶硅。在示例性实施例中，第一栅极114、第二栅极122、第一隔离区域104、第二隔离区域302和第三隔离区域304中的一个或多个通过经由适当条件下硅烷的热解在鳍部件102和/或层106上方沉积多晶硅来形成。在一些情况下，根据特定图案来形成第一栅极114、第二栅极122、第一隔离区域104、第二隔离区域302或第三隔离区域304中的一个或多个。
在具体实施例中，鳍部件102的掺杂区域形成晶体管的源极区域或漏极区域。例如，区域110和区域112可形成用于栅极114的相应源极区域和相应漏极区域，以及区域118和区域120可形成用于栅极122的相应源极区域和相应漏极区域。
图4示出了半导体衬底100的正交视图，其中半导体衬底100包括鳍部件102、形成在鳍部件102上方的多个附加部件以及形成在附加部件之间的介电材料区域。具体地，第一介电材料区域402形成在栅极114和第二隔离区域302之间，第二介电材料区域404形成在栅极114和第一隔离区域104之间，第三介电材料区域406形成在栅极122和第一隔离区域104之间，以及第四介电材料区域408形成在栅极122和第三隔离区域304之间。介电材料区域402、404、406、408还可以在本文称为“隔离件区域”。在特定实施例中，介电材料区域402、404、406、408包括氧化物。例如，介电材料区域402、404、406、408可包括二氧化硅。在其他实施例中，介电材料区域402、404、406、408可包括氮化物。为了说明，介电材料区域402、404、406、408可包括氮化硅。在又一些实施例中，在介电材料区域402、404、406、408中嵌入应力体(诸如SiGe和/或SiC)，以提高由衬底100形成的晶体管的性能。
图5示出了放置在半导体衬底(诸如图1至图4的衬底100)上方的掩模500的顶视图。在图5的示例性实例中，掩模500包括具有第一开口部分502、第二开口部分504和第三开口部分506的图案。开口部分502、504、506与衬底100的隔离区域(诸如图4的隔离区域104、302、304)相对应。在一些情况下，掩模500包括与衬底100的每个隔离区域相对应的开口部分。在其他情况下，掩模500的开口部分的数量不同于衬底100的隔离区域的数量。在一些情况下，开口部分502、504、506大于隔离区域104、302、304。
在示例性实施例中，掩模500被放置在衬底100的顶部上以去除衬底的隔离区域的材料。在一些情况下，根据掩模500的图案蚀刻掉衬底100的隔离区域的材料。例如，在图4的衬底100上使用掩模500，去除隔离区域104、302、304的材料。选择蚀刻剂，使得可以去除隔离区域104、302、304的材料，同时保留介电材料区域402、404、406、408的材料。此外，由于掩模500的图案，栅极114和122的材料也保持不变。
图6示出了在半导体衬底(诸如图4的半导体衬底100)上放置掩模(诸如图5的掩模500)并蚀刻半导体衬底被掩模500暴露的部分之后形成的半导体衬底的正交视图。在图6的示例性实例中，去除隔离区域的多晶硅材料，留下间隙602、604和606。此外，也去除鳍部件102的材料。在一些情况下，还去除衬底100的附加材料以在通过鳍部件102的基底形成的平面下方形成腔。在一个实施例中，使用各向同性蚀刻工艺实现从衬底100去除附加材料。在一些实施例中，使用掩模500从半导体衬底100去除材料对准半导体衬底的部件并使得半导体衬底100的部件(例如，栅极区域、源极区域、漏极区域等)具有基本一致的尺寸，并且提高半导体衬底100的晶体管的性能。
图7示出了包括在半导体衬底100上形成的晶体管之间的隔离组件702、704、706的半导体衬底100的正交视图。通过填充去除对应隔离区域的多晶硅所留下的间隙来形成隔离组件702、704、706。在示例性实例中，通过用介电材料填充间隙602、604、606来形成隔离组件702、704、706。在一些情况下，隔离组件702、704、706的介电材料不同于层106的介电材料。例如，隔离组件702、704、706的介电材料的介电常数小于层106的介电常数。
在一个实施例中，隔离组件702、704、706部分地填充有介电材料。例如，隔离组件702、704、706中的一个或多个可以包括被包含介电区域的介电材料量所环绕的腔。在一些情况下，腔填充有气体，诸如空气。在其他实施例中，隔离组件702、704、706可基本填充有介电材料。
在形成隔离组件702、704、706之后可以执行一个或多个附加操作来由衬底100形成晶体管。例如，可以执行化学机械抛光步骤以使晶体管和衬底100的表面平滑。此外，可以形成用于沟槽的接触件，可以在沟槽中形成硅化物，并且可以执行金属化。
尽管相对于块状衬底执行了参照图2至图7描述的实施例，但在一些实施例中，参照本文实施例描述的晶体管和隔离区域的形成可以应用于绝缘体上硅衬底。在绝缘体上硅衬底中，可以在绝缘体上硅衬底和鳍部件之间形成氧化物层。可以根据适当的技术来在绝缘体上硅衬底上形成鳍部件。
图8示出了使用自对准双图案化工艺形成的半导体衬底800上的部件布置的顶视图。具体地，使用自对准双图案化工艺形成鳍区域802。此外，在鳍区域802上方形成多个隔离组件804、806、808、810。此外，还可以在鳍区域802上方形成栅极区域812、814、816、818、820。在一个实施例中，隔离组件804、806、808、810包括介电材料，并且栅极区域812、814、816、818、820可包括多晶硅。
在特定实施例中，通过根据图案在鳍区域802上方沉积多晶硅，然后蚀刻掉形成在鳍区域802上方的多晶硅和至少一部分介电层来形成隔离组件804、806、808、810。随后，用附加介电材料填充衬底中留下的间隙。在一些情况下，至少一部分前述技术被用于形成隔离组件804、806、808、810。在示例性实施例中，用于蚀刻掉隔离区域的多晶硅的掩模还包括可用于执行鳍切割操作来形成栅极区域818和820的开口。因此，单个掩模可用于形成间隙，这些间隙被填充以制造隔离区域804、806、808、810并指定衬底800被切割的部分来形成栅极区域818和820。以这种方式，隔离区域804、806、808、810与栅极区域812、814、816、818、820之间的未对准以及衬底800的源极区域和漏极区域的尺寸可以比传统工艺更加均匀，这提高了由衬底800形成的晶体管的性能。
图9示出了形成半导体衬底的工艺900的流程图，其中半导体衬底具有设置在由具有鳍部件的半导体衬底形成的晶体管之间的隔离组件。在902中，工艺900包括在包含硅的衬底的表面的一部分上形成鳍部件。鳍部件在垂直于衬底表面的平面部分的方向上延伸。在一个实施例中，使用电子束或远UV技术来形成鳍部件。在其他实施例中，使用自对准双图案化技术来形成多个鳍部件。
在904中，工艺900包括在衬底的鳍部件的第一部分上方形成多晶硅的第一区域。此外，在906中，工艺900包括在衬底的鳍部件的第二部分上方形成多晶硅的第二区域。此外，在908中，工艺900包括在衬底的鳍部件的第三部分上方形成多晶硅的第三区域。多晶硅的第三区域设置在多晶硅的第一区域和多晶硅的第二区域之间。在一个实施例中，第一多晶硅区域形成第一晶体管的栅极，以及第三多晶硅区域形成第二晶体管的栅极。
在910中，工艺900包括在多晶硅的第一区域与多晶硅的第三区域之间形成第一间隔件区域以及在多晶硅的第二区域与多晶硅的第三区域之间形成第二间隔件区域。第一间隔件区域和第二间隔件区域包括第一介电材料。在一些实施例中，在形成第一间隔件区域和第二间隔件区域之后，在半导体衬底中嵌入应力体材料以提高晶体管的性能。在一些情况下，应力体包括嵌入衬底的SiGe、SiC或者二者。
在912中，工艺900包括至少去除多晶硅的第三区域以及鳍部件形成在多晶硅的第三区域下方的至少一部分以在多晶硅的第一区域和多晶硅的第二区域之间形成间隙。在一个实施例中，通过在衬底上方放置掩模来形成间隙，其中掩模包括与多晶硅的第三区域的位置相对应的开口。在一些情况下，在掩模被放置在衬底上方的同时，经由蚀刻去除多晶硅的第三区域和鳍部件的至少一部分。此外，衬底位于鳍部件下方的部分也可以被蚀刻，使得间隙在由衬底的平坦表面形成的平面下方延伸。
在914中，工艺900包括在多晶硅的第一区域和多晶硅的第二区域之间的间隙中设置第二介电材料来形成隔离区域。在一个实施例中，隔离区域具有小于30nm的宽度。此外，在一些情况下，第一介电材料不同于第二介电材料。具体地，第一介电材料的介电常数的值大于第二介电材料的介电常数。
本发明的其他方面还涉及以下条目中的一个或多个。
第1条。一种装置，包括：衬底，包括表面，该表面包括平坦部分和鳍部件，鳍部件在基本垂直于平坦部分的方向上延伸并且厚度小于衬底的厚度；第一晶体管，第一晶体管包括形成在鳍部件上方的第一栅极区域、由鳍部件的主体形成的第一源极区域和由鳍部件的主体形成的第一漏极区域；第二晶体管，第二晶体管包括形成在鳍部件上方的第二栅极区域、由鳍部件的主体形成的第二源极区域和由鳍部件的主体形成的第二漏极区域；以及隔离组件，形成在第一晶体管和第二晶体管之间，其中隔离组件具有小于30nm的宽度。
第2条。根据第1条所述的装置，其中：鳍部件具有基本为矩形的形状；鳍部件包括在基本垂直于平坦部分垂直的方向上延伸的四个侧面；以及鳍部件包括基本平行于平坦部分的附加侧面。
第3条。根据第1条所述的装置，其中：第一晶体管的第一漏极区域与隔离组件相邻；以及第二晶体管的第二源极区域与隔离组件相邻。
第4条。根据第1条所述的装置，其中，隔离组件的宽度在9nm至18nm的范围内。
第5条。根据第1条所述的装置，其中：在衬底的表面的平面部分上设置层；该层包括第一介电材料；以及隔离组件包括第二介电材料。
第6条。一种装置，包括：衬底，包括表面，其中该表面包括平坦部分和鳍部件，鳍部件在基本垂直于平坦部分的方向上延伸并且厚度小于衬底的厚度；层，形成在衬底的表面的平坦部分上方，该层包括第一介电材料；第一晶体管，其中第一晶体管包括设置在鳍部件的至少两个侧面上的第一栅极区域、由鳍部件的主体形成的第一源极区域和由鳍部件的主体形成的第一漏极区域；第二晶体管，其中第二晶体管包括形成在鳍部件的至少两个侧面上的第二栅极区域、由鳍部件的主体形成的第二源极区域和由鳍部件的主体形成的第二漏极区域；以及隔离组件，形成在第一晶体管和第二晶体管之间，其中隔离组件包括不同于第一介电材料的第二介电材料。
第7条。根据第6条所述的装置，其中第一介电材料的介电常数的值大于第二材料的介电常数的值。
第8条。根据第6条所述的装置，其中第一介电材料包括SiO2或SiN中的一个。
第9条。根据第6条所述的装置，其中隔离组件包括第三介电材料，第三介电材料不同于(i)第一介电材料和(ii)第二介电材料。
第10条。根据第9条所述的装置，其中：隔离组件包括用第三介电材料填充的腔；以及至少通过第二介电材料包围腔。
第11条。根据第6条所述的装置，其中隔离组件的宽度在6nm至29nm的范围内。
第12条。根据第6条所述的装置，其中衬底包括附加鳍部件，并且衬底还包括：第三晶体管，其中第三晶体管包括设置在附加鳍部件的至少两个侧面上的第三栅极区域、由附加鳍部件的主体形成的第三源极区域和由鳍部件的主体形成的第三漏极区域；第四晶体管，其中第四晶体管包括设置在附加鳍部件的至少两个侧面上的第四栅极区域、由附加鳍部件的主体形成的第四源极区域和由附加鳍部件的主体形成的第四漏极区域；以及附加隔离组件，形成在第三晶体管和第四晶体管之间。
第13条。一种方法，包括：在包括硅的衬底的表面的一部分上形成鳍部件，其中鳍部件在垂直于衬底的表面的平坦部分的方向上延伸；在衬底的鳍部件的第一部分上方形成多晶硅的第一区域；在衬底的鳍部件的第二部分上方形成多晶硅的第二区域；在衬底的鳍部件的第三部分上方形成多晶硅的第三区域，其中多晶硅的第三区域设置在(i)多晶硅的第一区域和(ii)多晶硅的第二区域之间；在(i)多晶硅的第一区域和(ii)多晶硅的第三区域之间形成第一间隔件区域，其中第一间隔件区域包括第一介电材料；在(i)多晶硅的第二区域和(ii)多晶硅的第三区域之间形成第二间隔件区域，其中第二间隔件区域包括所述第一介电材料；至少去除(i)多晶硅的第三区域和(ii)在多晶硅的第三区域下方形成的鳍部件的至少一部分，从而在(i)多晶硅的第一区域和(ii)多晶硅的第二区域之间形成间隙；以及将第二介电材料设置在(i)多晶硅的第一区域和(ii)多晶硅的第二区域之间的所述间隙中，以形成隔离组件。
第14条。根据第13条所述的方法，还包括：在衬底上方放置掩模，掩模包括与多晶硅的第三区域的位置相对应的开口；以及根据掩模的图案蚀刻(i)多晶硅的第三区域和(ii)鳍部件的至少一部分。
第15条。根据第14条所述的方法，还包括：蚀刻衬底的一部分，使得间隙在衬底的表面的平坦部分的表面下方延伸。
第16条。根据第13条所述的方法，还包括：在衬底上形成附加鳍部件，其中使用自对准双图案化工艺形成(i)鳍部件和(ii)附加鳍部件。
第17条。根据第13条所述的方法，其中隔离组件的宽度小于30nm。
第18条。根据第13条所述的方法，其中第一介电材料不同于第二介电材料。
第19条。根据第13条所述的方法，其中：第一多晶硅区域形成第一晶体管的栅极；以及第三多晶硅区域形成第二晶体管的栅极。
第20条。根据第13条所述的方法，还包括：在形成第一间隔件区域和第二间隔件区域之后，在衬底中嵌入应力体材料，应力体材料包括SiGe和/或SiC中的一个或两个。
注意，上面的描述包含了短语“在一个实施例中”或“在各个实施例中”等，它们均表示相同或不同实施例中的一个或多个。此外，本发明实施例使用的术语“包括”、“包含”、“具有”等是同义的。
尽管本文示出和描述了特定实施例，但各种实现相同目的的替换和/或等同实施例可以替换所示和所描述的实施例而不背离本发明的范围。本申请用于覆盖本文所讨论的实施例的任何改变或修改。因此，仅通过权利要求及其等效物来限制本发明的实施例。

Claims (20)

1.一种装置，包括：
衬底，包括表面，其中所述表面包括：
平坦部分，和
鳍部件，在基本垂直于所述平坦部分的方向上延伸并且所述鳍部件的厚度小于所述衬底的厚度，
第一晶体管，其中所述第一晶体管包括：
第一栅极区域，形成在所述鳍部件上方，
第一源极区域，由所述鳍部件的主体形成，和
第一漏极区域，由所述鳍部件的主体形成；
第二晶体管，其中所述第二晶体管包括：
第二栅极区域，形成在所述鳍部件上方，
第二源极区域，由所述鳍部件的主体形成，和
第二漏极区域，由所述鳍部件的主体形成；以及
隔离组件，形成在所述第一晶体管和所述第二晶体管之间，其中所述隔离组件具有小于30nm的宽度。
2.根据权利要求1所述的装置，其中：
所述鳍部件具有基本为矩形的形状；
所述鳍部件包括在基本垂直于所述平坦部分的方向上延伸的四个侧面；以及
所述鳍部件包括基本平行于所述平坦部分的附加侧面。
3.根据权利要求1所述的装置，其中：
所述第一晶体管的所述第一漏极区域与所述隔离组件相邻；以及
所述第二晶体管的所述第二源极区域与所述隔离组件相邻。
4.根据权利要求1所述的装置，其中所述隔离组件的宽度在9nm至18nm的范围内。
5.根据权利要求1所述的装置，其中：
在所述衬底的所述表面的所述平坦部分上设置层；
所述层包括第一介电材料；以及
所述隔离组件包括第二介电材料。
6.一种装置，包括：
衬底，包括表面，其中所述表面包括：
平坦部分，和
鳍部件，在基本垂直于所述平坦部分的方向上延伸并且所述鳍部件的厚度小于所述衬底的厚度；
层，形成在所述衬底的所述表面的所述平坦部分上方，所述层包括第一介电材料；
第一晶体管，其中所述第一晶体管包括：
第一栅极区域，设置在所述鳍部件的至少两个侧面上，
第一源极区域，由所述鳍部件的主体形成，和
第一漏极区域，由所述鳍部件的主体形成；
第二晶体管，其中所述第二晶体管包括：
第二栅极区域，形成在所述鳍部件的至少两个侧面上，
第二源极区域，由所述鳍部件的主体形成，和
第二漏极区域，由所述鳍部件的主体形成；以及
隔离组件，形成在所述第一晶体管和所述第二晶体管之间，其中所述隔离组件包括不同于所述第一介电材料的第二介电材料。
7.根据权利要求6所述的装置，其中所述第一介电材料的介电常数的值大于所述第二材料的介电常数的值。
8.根据权利要求6所述的装置，其中所述第一介电材料包括Si^2或SiN中的一个。
9.根据权利要求6所述的装置，其中所述隔离组件包括第三介电材料，所述第三介电材料不同于(i)所述第一介电材料和(ii)所述第二介电材料。
10.根据权利要求9所述的装置，其中：
所述隔离组件包括用所述第三介电材料填充的腔；以及
至少通过所述第二介电材料包围所述腔。
11.根据权利要求6所述的装置，其中所述隔离组件的宽度在6nm至29nm的范围内。
12.根据权利要求6所述的装置，其中所述衬底包括附加鳍部件，以及其中所述衬底还包括：
第三晶体管，其中所述第三晶体管包括：
第三栅极区域，设置在所述附加鳍部件的至少两个侧面上，
第三源极区域，由所述附加鳍部件的主体形成，和
第三漏极区域，由所述鳍部件的主体形成；
第四晶体管，其中所述第四晶体管包括：
第四栅极区域，设置在所述附加鳍部件的至少两个侧面上，
第四源极区域，由所述附加鳍部件的主体形成，和
第四漏极区域，由所述附加鳍部件的主体形成；以及
附加隔离组件，形成在所述第三晶体管和所述第四晶体管之间。
13.一种方法，包括：
在包括硅的衬底的表面的一部分上形成鳍部件，其中所述鳍部件在垂直于所述衬底的所述表面的平坦部分的方向上延伸；
在所述衬底的所述鳍部件的第一部分上方形成多晶硅的第一区域；
在所述衬底的所述鳍部件的第二部分上方形成多晶硅的第二区域；
在所述衬底的所述鳍部件的第三部分上方形成多晶硅的第三区域，其中所述多晶硅的第三区域设置在(i)所述多晶硅的第一区域和(ii)所述多晶硅的第二区域之间；
在(i)所述多晶硅的第一区域和(ii)所述多晶硅的第三区域之间形成第一间隔件区域，其中所述第一间隔件区域包括第一介电材料；
在(i)所述多晶硅的第二区域和(ii)所述多晶硅的第三区域之间形成第二间隔件区域，其中所述第二间隔件区域包括所述第一介电材料；
至少去除(i)所述多晶硅的第三区域和(ii)所述鳍部件的在所述多晶硅的第三区域下方形成的至少一部分，从而在(i)所述多晶硅的第一区域和(ii)所述多晶硅的第二区域之间形成间隙；以及
将第二介电材料设置在(i)所述多晶硅的第一区域和(ii)所述多晶硅的第二区域之间的所述间隙中，以形成隔离组件。
14.根据权利要求13所述的方法，还包括：
在所述衬底上方放置掩模，其中所述掩模包括与所述多晶硅的第三区域的位置相对应的开口；以及
根据所述掩模的图案蚀刻(i)所述多晶硅的第三区域和(ii)所述鳍部件的至少一部分。
15.根据权利要求14所述的方法，还包括：蚀刻所述衬底的一部分，使得所述间隙在所述衬底的所述表面的所述平坦部分的表面下方延伸。
16.根据权利要求13所述的方法，还包括：
在所述衬底上形成附加鳍部件，
其中使用自对准双图案化工艺形成(i)所述鳍部件和(ii)所述附加鳍部件两者。
17.根据权利要求13所述的方法，其中所述隔离组件的宽度小于30nm。
18.根据权利要求13所述的方法，其中所述第一介电材料不同于所述第二介电材料。
19.根据权利要求13所述的方法，其中：
所述第一多晶硅区域形成第一晶体管的栅极；以及
所述第三多晶硅区域形成第二晶体管的栅极。
20.根据权利要求13所述的方法，还包括：
在形成所述第一间隔件区域和所述第二间隔件区域之后，在所述衬底中嵌入应力体材料，其中所述应力体材料包括SiGe和/或SiC中的一个或两个。
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