CN102034761A - 存储单元结构、存储器阵列及其制造方法 - Google Patents
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Abstract
本发明公开了一种存储单元结构、存储器阵列及其制造方法。本发明的存储单元结构具有嵌入式双栅极鳍状晶体管。该晶体管结构包含有半导体基底，其具有上表面及由该上表面向下延伸的侧壁，其中该侧壁包含垂直上侧壁表面及底部侧壁凹陷结构；第一沟槽填充介电区域，嵌入该半导体基底的该上表面；两漏极/源极区域，形成在该半导体基底的该上表面，分别位于该第一沟槽填充介电区域两侧；鳍状沟道结构，位于该第一沟槽填充介电区域底部，介于该两漏极/源极区域之间；埋入栅极，嵌入该底部侧壁凹陷结构，用来控制该鳍状沟道结构；以及栅极介电层，形成在该底部侧壁凹陷结构的表面，介于该埋入栅极与该半导体基底之间。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种具有嵌入式双栅极鳍状场效应晶体管(embedded double-gate fin-FET)的动态随机存取存储单元结构及存储器阵列，以及其制造方法。
背景技术
如本领域的技术人员所知，动态随机存取存储器是由许多存储单元所构成的，通常各存储单元具有一个晶体管以及一个储存电容。前述储存电容必须能够提供足够的电容值，以获得较高的读取信号。受限于芯片面积大小，目前的储存电容均普遍采用朝第三维方向(垂直于晶片表面的方向)发展的立体结构，例如，堆叠式电容，由此尽可能的获得最大的电容值。
随着存储单元越做越小，维持目前的驱动能力已成为主要的技术问题。越来越小的存储单元面积及晶体管代表水平式结型晶体管的晶体管宽度缩减，如此造成从晶体管切换至储存电容的电流降低。维持晶体管驱动能力的作法可以包括减少栅极氧化层厚度或者改变漏极/源极或沟道的掺杂轮廓或浓度，然而，前述作法却有漏电流增加的问题。
于是，垂直式晶体管成为水平式晶体管以外的另一选项。垂直式晶体管能充分利用到第三维方向的空间，而获得较大的晶体管宽度。然而，垂直式晶体管的工艺步骤较为繁杂，需要较高的制造技术，例如，晶体管的漏极/源极区域的连结技术及栅极的连结技术。此外，在晶体管的开/关切换操作过程中，半导体基底也同时发生所谓的浮置基体(floating body)效应，影响到晶体管的切换速度。
另外，双栅极晶体管则是另一个能达到高电流密度的特殊晶体管架构，其中，所谓的“双栅极”指的是漏极与源极之间的沟道区域被至少两个栅电极所包覆，使得沟道宽度增加，如此一来，即使在非常短的沟道长度情况下，也能获得高的电流驱动能力。前述的双栅极晶体管通常又被设计成所谓的鳍状场效应晶体管，也就是漏极与源极之间的沟道区域为一扁平鳍状构造，而沟道区域的相对两面分别被栅电极覆盖住。相关的现有技术可参考Schloesser，T.Manger，D.Weis，R.Slesazeck，S.Lau，F.Tegen，S.Sesterhenn，M.Muemmler，M.Nuetzel，J.Temmler，D.Kowalski，B.Scheler，U.Stavrev，M.Koehler，D.在2004年发表于Electron Devices Meeting，标题为“Highly Scalable Sub-50nm Vertical Double Gate Trench DRAM Cell”的学术文章。
然而，已知具有双栅极鳍状场效应晶体管的动态随机存取存储器元件仍有诸多缺点需要进一步改善与克服，例如，工艺的复杂度、浮置基体效应，以及不足的漏极/源极接触面积所导致的高接触或结电阻。其中，不足的漏极/源极接触面积所导致的高接触或结电阻将直接影响到元件的操作效能。由此可知，目前该技术领域仍然需要一种改良的动态随机存取存储器元件及存储器阵列，其具有双栅极鳍状场效应晶体管，并且能够避免上述已知问题。此外，目前该技术领域同时需要一种改良的制作方法以制作出这样的动态随机存取存储器元件及存储器阵列，且制作方法需简化，特别是能配合现行的光刻工艺能力，以解决目前工艺上所遭遇的困难。
发明内容
本发明的主要目的在于提供一种改良的动态随机存取存储单元结构及存储器阵列，以及其制造方法，以克服上述现有技术的不足与缺点。
根据本发明的一优选实施例，本发明提供一种制作存储单元阵列的方法，包含有：提供半导体基底，其上具有至少一垫层；于该半导体基底中形成多个平行的第一及第二直线型沟槽；于该第一及第二直线型沟槽内填入第一沟槽填充介电材料；于该半导体基底中形成多个第三直线型沟槽，其中该第三直线型沟槽与该第一及第二直线型沟槽交错，如此形成多个上部硅岛；于该上部硅岛的侧壁上形成间隙壁；经由该第三直线型沟槽以自动对准方式蚀刻该半导体基底，形成多个深沟槽；蚀刻各该多个深沟槽的下部，如此在各该上部硅岛下方形成鳍状沟道结构以及在间隙壁正下方形成侧壁凹陷结构；于各该多个深沟槽的下部的表面形成栅极介电层；于该侧壁凹陷结构内形成侧壁埋入字线；于该深沟槽内填入第二沟槽填充介电材料；去除该垫层，如此形成多个凹陷掺杂窗口；将掺杂剂经由该多个凹陷掺杂窗口注入该多个上部硅岛，如此形成漏极/源极区域；以及形成位线与储存电容，使该位线与储存电容与相对的该漏极/源极区域电连结。
本发明另提供一种晶体管结构，包含有：半导体基底，具有上表面以及由该上表面向下延伸的侧壁，其中该侧壁包含垂直上侧壁表面以及横向蚀刻该半导体基底所形成的底部侧壁凹陷结构；第一沟槽填充介电区域，嵌入该半导体基底的该上表面；两漏极/源极区域，形成在该半导体基底的该上表面，分别位于该第一沟槽填充介电区域两侧；鳍状沟道结构，位于该第一沟槽填充介电区域底部，介于该两漏极/源极区域之间；埋入栅极，嵌入该底部侧壁凹陷结构，用来控制该鳍状沟道结构；以及栅极介电层，形成在该底部侧壁凹陷结构的表面，介于该埋入栅极与该半导体基底之间。
本发明另提供一种存储单元结构，包含有：堆叠式储存电容，用来储存电荷；以及晶体管，包含权利要求16项中所述的所有元件，其中该晶体管与该堆叠式储存电容串接在一起，且该堆叠式储存电容与该晶体管的漏极/源极区域电连结，而另一漏极/源极区域则电连结至位线。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图示，作详细说明如下。然而如下的优选实施方式与图示仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1为半导体基底的剖面示意图，其中该半导体基底上设有硅氧垫层以及氮化硅垫层。
图2为半导体基底的剖面示意图，显示形成沟槽及填充沟槽后的结构。
图2A为半导体基底的俯视图，显示形成沟槽及填充沟槽后的结构，而图2为沿着第2A图切线I-I’方向所视的剖面。
图3为半导体基底的俯视图，显示直线型光阻图案。
图3A为沿着图3切线II-II’方向所视的剖面。
图4为半导体基底的俯视图，显示直线型沟槽以及上部硅岛。
图4A为沿着图4切线II-II’方向所视的剖面。
图4B为沿着图4切线I-I’方向所视的剖面。
图5为半导体基底的俯视图，显示上部硅岛侧壁上的间隙壁。
图5A为沿着图5切线II-II’方向所视的剖面。
图6为半导体基底的俯视图，显示埋入字线沟槽。
图6A为沿着图6切线II-II’方向所视的剖面。
图6B为沿着图6切线I-I’方向所视的剖面。
图7为半导体基底的侧视立体图，显示侧壁凹陷结构、鳍状沟道结构及瓶状深沟槽。
图8为半导体基底的侧视立体图，显示栅极介电层及侧壁埋入字线。
图9为半导体基底的侧视立体图，显示填入瓶状深沟槽的介电材料。
图10为半导体基底的侧视立体图，显示氮化硅垫层的去除以及形成在上部硅岛的重掺杂扩散区域。
图11为半导体基底的侧视立体图，显示选择外延硅成长工艺。
图12至图15显示后续电容接触插塞、位线及储存电容的作法。
【主要元件符号说明】
10半导体基底
10a上部硅岛结构
11沟道区域
12硅氧垫层
14氮化硅垫层
16沟槽填充介电材料
18硬掩模层
20直线型光阻图案
20a直线型开口
20b直线型沟槽
20c直线型深沟槽
20c’瓶状深沟槽
24间隙壁
30栅极介电层
40侧壁埋入字线
52沟槽填充介电材料
54凹陷掺杂窗口
60离子注入工艺
62重掺杂扩散接触区域
64外延硅层
72衬垫层
74介电层
74a电容接触孔
74b位线接触洞
84a电容接触插塞
84b位线
92介电层
92a接垫开口
94接垫
96储存电容
110a直线型沟槽
110b直线型沟槽
202沟槽下部
202a侧壁凹陷结构
204底部凹陷结构
具体实施方式
图1至图15为依据本发明优选实施例所绘示的具有双栅极鳍状场效应晶体管的动态随机存取存储单元及存储器阵列的制作方法示意图。首先，如图1所示，提供半导体基底10，在半导体基底10的主表面上，以氧化或沉积法形成有硅氧垫层12。接着，在硅氧垫层12上以化学气相沉积法全面沉积氮化硅垫层14。半导体基底10可以包含单晶硅基材、硅锗化合物半导体基材，或硅覆绝缘基材等等。硅氧垫层12可以包含二氧化硅，氮化硅垫层14可以包含氮化硅，当然，不限于上述材料，其它可以与硅基底具有高蚀刻选择比的材料，如多晶硅或光阻等等，也可以用来作为垫层材料。
如图2及图2A所示，利用光刻及蚀刻工艺，在半导体基底10中形成多个互相平行排列的直线型沟槽110a及110b，直线型沟槽110a的深度较直线型沟槽110b的深度浅。直线型沟槽110a及较深的直线型沟槽110b交替排列，也就是，一条直线型沟槽110a位于两条直线型沟槽110b之间，其中，深度较深的直线型沟槽110b用来作为存储单元绝缘沟槽，用来电性隔离不同列上的存储单元。在形成直线型沟槽110a及110b之后，接着，将沟槽填充介电材料16，如二氧化硅，填满直线型沟槽110a及110b中，使沟槽填充介电材料16的上表面约略与氮化硅垫层14的上表面齐平。
图2为沿着图2A切线I-I’方向所视的剖面。从图2A中可以看出，由最小设计法则形成的直线型沟槽110a及110b所排列出来的规律线宽/间距(line/space)图案。根据本发明的优选实施例，线宽与间距比实质上为1∶1(L∶S＝1∶1)。根据本发明的优选实施例，各直线型沟槽110a及110b的线宽约为0.5F，其中F代表所欲形成的半导体元件的最小特征元件尺寸。如图2所示，直线型沟槽110a以约5∶1的深宽比(aspect ratio)蚀刻到半导体基底10内，例如，各直线型沟槽110a从半导体基底10的主表面开始计算的深度d1约为80nm而各直线型沟槽110a的宽度约为16nm。当然，上述直线型沟槽110a的深度d1可以依照不同的元件需求相对应的调整。如前所述，直线型沟槽110b用来作为存储单元绝缘沟槽，例如，直线型沟槽110b的深度d2约为200nm。在各直线型沟槽110a接近底部的位置，定义有弧形的沟道区域11，其有效沟道长度可以由各直线型沟槽110a的深度d1来决定。然而，直线型沟槽110a的功能是绝缘，而沟道区域11并不一定是弧形，当配合特定元件设计，需要增加或减少沟道长度时，沟道区域11也可以是任何其它形状。
如图3及图3A所示，接下来在半导体基底10上全面沉积一硬掩模层18，例如，碳层。然后，在硬掩模层18上形成多条直线型光阻图案20。根据本发明的优选实施例，多条直线型光阻图案20实质上垂直于直线型沟槽110a及110b。图3A为沿着图3切线II-II’方向所视的剖面。从图3A可明显看出，多条直线型光阻图案20定义出的多个直线型开口20a。根据本发明的优选实施例，各直线型光阻图案20的线宽为1F，而各直线型开口20a的宽度也是1F。
如图4及第4A、4B图所示，接着，利用各向异性干蚀刻工艺，经由直线型开口20a蚀刻硬掩模层18、氮化硅垫层14、硅氧垫层12、沟槽填充介电材料16及半导体基底10，形成多个直线型沟槽20b，同时也定义出多个孤立的上部硅岛结构10a。举例来说，直线型光阻图案20所定义的直线型沟槽图案可以先被转移至硬掩模层18中，接着将直线型光阻图案20去除，接着再将直线型沟槽图案20b转移至氮化硅垫层14、硅氧垫层12及半导体基底10中。在前述的干蚀刻过程中，半导体基底10的蚀刻率约等同于沟槽填充介电材料16的蚀刻率，如此使得最后的各直线型沟槽20b的底部为接近平坦的，而不是凹凸不平的，如图4B图，其中图4B为沿着图4切线I-I’方向所视的剖面。根据本发明的优选实施例，各直线型沟槽20b从半导体基底10的主表面开始计算的深度d3约为50nm。
如图5及图5A所示，接着在上部硅岛结构10a的各侧壁上形成间隙壁24。根据本发明的优选实施例，间隙壁24优选为氮化硅间隙壁。然而，其它该技术领域熟知的介电材料也可以被采用。举例来说，为了形成间隙壁24，可以先在半导体基底10上沉积形成均厚的氮化硅层，然后以干蚀刻法蚀刻氮化硅层。图5A为沿着图5切线II-II’方向所视的剖面。
如图6及图6A、图6B所示，接着，再以各向异性干蚀刻工艺经由各直线型沟槽20b的底部向下蚀刻半导体基底10，相对于间隙壁24的侧壁表面以自动对准方式形成多个直线型深沟槽20c。同样的，在前述的干蚀刻过程中，半导体基底10的蚀刻率约等同于沟槽填充介电材料16的蚀刻率，也就是说，半导体基底10与沟槽填充介电材料16一起在大致相同的蚀刻率下同时被蚀刻。图6A为沿着图6切线II-II’方向所视的剖面。图6B为沿着图6切线I-I’方向所视的剖面。根据本发明的优选实施例，各直线型深沟槽20c从半导体基底10的深度d4约为180nm。
如图7所示，接着进行湿蚀刻工艺，侧向将间隙壁24以下的各直线型深沟槽20c的下部的宽度增宽。举例来说，可以利用含有NH4OH及KOH的化学蚀刻法，使得间隙壁24以下的半导体基底10及沟槽填充介电材料16可以被同时蚀刻，如此在各个上部硅岛结构10a的正下方形成鳍状沟道结构10b。此时，已形成瓶状深沟槽20c’，包括经过增宽的沟槽下部202以及侧壁凹陷结构202a。各个侧壁凹陷结构202a直接位于各个间隙壁24的正下方。根据本发明的优选实施例，在各个间隙壁24的正下方的至少约10nm厚的原来直线型深沟槽20c的侧壁被侧向的移除掉，才形成侧壁凹陷结构202a，以及鳍状沟道结构10b，其鳍状沟道宽度w1约为20nm。根据本发明的优选实施例，各瓶状深沟槽20c’的深度d5约为190-200nm。
本发明的主要技术特征之一在于晶体管具有较薄的硅沟道，而鳍状沟道宽度w1可以通过控制湿蚀刻来决定。本发明的另一主要技术特征在于晶体管能够获得最大化的接触面积，也因此具有较低的接触电阻。本发明的又另一主要技术特征在于晶体管具有较深的结，对于栅极诱发漏极漏电流(gate-induced drain leakage，GIDL)的降低而言，提供了弹性、可调整的工艺余裕(process window)。
如图8所示，接着在瓶状深沟槽20c’内的暴露出来的硅表面上形成栅极介电层30，特别是在瓶状深沟槽20c’的沟槽下部202以及侧壁凹陷结构202a的表面上。例如，栅极介电层30可以利用低压自由基氧化法(low-pressureradical oxidation，LPRO)、高温硅氧沉积法high-temperature oxide(HTO)或其它合适的方法形成。在形成栅极介电层30后，接着形成均厚共形的导电层(图未示)，然后以干蚀刻法回蚀，在侧壁凹陷结构202a处形成侧壁栅极或侧壁埋入字线40。根据本发明的优选实施例，侧壁埋入字线40优选为包含Ti、TiN、Ta、TaN、W、Cu或其合金。位于相邻的两个瓶状深沟槽20c’内的两条相对的侧壁埋入字线40将一鳍状沟道结构如三明治般的夹住，并且这两条相对的侧壁埋入字线40分别作为本发明DRAM元件的双栅极、鳍状场效应晶体管的前、后栅极。在形成前述侧壁栅极或侧壁埋入字线40的过程中，可选择额外进行过蚀刻，以形成底部凹陷结构204，可以减轻或避免埋入字线扰动及潜在的漏电流问题。
如图9所示，接下来，进行沟槽填入工艺，将瓶状深沟槽20c’填满沟槽填充介电材料52，例如，氧化硅。举例来说，沟槽填充介电材料52可以是旋涂介电材料(spin-on-dielectric oxide或SOD oxide)。随后，进行化学机械抛光(chemical mechanical polishing，CMP)工艺，将多余的沟槽填充介电材料52移除，使得最终的沟槽填充介电材料52的上表面约略与氮化硅垫层14的上表面齐平，得到平坦的表面。
如图10所示，在完成前述的沟槽填入工艺之后，接着，将氮化硅垫层14以及间隙壁24的上部同时去除，如此在孤立的上部硅岛10a的正上方形成多个凹陷掺杂窗口(recessed implant windows)54。去除氮化硅垫层14以及间隙壁24的可以采用已知方法，不再赘述。接着，在去除氮化硅垫层14之后，进行离子注入工艺60，将磷或砷等掺杂剂以自行对准方式经由多个凹陷掺杂窗口54注入上部硅岛10a中，如此在各上部硅岛10a的上端处形成一重掺杂扩散接触区域62，其可以作为晶体管的漏极或源极。在漏极/源极区域以及半导体基底10位于漏极/源极区域与沟槽填充介电区域110a下方的基体区域，构成晶体管结构的有源区域。漏极/源极区域的宽度大于鳍状沟道宽度。
如图11所示，在完成前述的离子注入工艺60之后，接着将各上部硅岛10a上的硅氧垫层12去除，如此暴露出重掺杂扩散接触区域62的表面。接下来，可以继续进行选择外延硅成长工艺(selective epitaxial silicon growthprocess)，在重掺杂扩散接触区域62的表面上长出外延硅层64。此时，也可以同步进行周边电路区域内的漏极/源极选择外延硅成长步骤。其中，外延硅层64可以是掺杂外延硅。
如图12所示，在完成前述的选择外延硅成长工艺之后，接着在半导体基底10上全面沉积衬垫层72，例如，氮化硅。衬垫层72可以是由化学气相沉积法所形成。在形成衬垫层72之后，接着在衬垫层72上沉积介电层74，例如，硅氧层或磷硅玻璃(phosphosilicate glass，PSG)。接着进行光刻及蚀刻工艺，在介电层74及衬垫层72中形成多个电容接触孔74a以及位线接触洞74b，电容接触孔74a以及位线接触洞74b分别暴露出部分的外延硅层64。
如图13所示，在形成电容接触孔74a以及位线接触洞74b之后，接着在半导体基底10上全面沉积金属层(图未示)，使该金属层填满电容接触孔74a以及位线接触洞74b。接着，利用光刻及蚀刻工艺，图案化该金属层，定义出成列的电容接触插塞84a及位线84b。根据本发明的优选实施例，该金属层、电容接触插塞84a及位线84b可以包含Ti、TiN、W或其它类似材料。
如图14所示，在形成电容接触插塞84a及位线84b之后，接着在半导体基底10上全面沉积介电层92，覆盖住电容接触插塞84a及位线84b。其中，介电层92可以是由化学气相沉积法所形成的硅氧层或磷硅玻璃。接着，进行一光刻及蚀刻工艺，在介电层92中形成多个接垫开口92a，其中，各接垫开口92a位于各电容接触插塞84a正上方。接着，在各接垫开口92a内形成接垫94，如此经由电容接触插塞84a与外延硅层64构成电连结。前述的接垫94可以包含Ti、TiN、Ta、TaN、W、Cu、Au或其合金，但不限于此。
如图15所示，在形成接垫94之后，接着在各接垫94上堆叠储存电容96，用来储存电荷。前述的储存电容96可以包含底部电极或储存电极、电容介电层以及上电极。其中，前述的储存电极与接垫94及选择晶体管的漏极/源极区域电连结。为简化说明，图15中的储存电容96仅为示意，实际上，储存电容96可能是任合其它形状或堆叠态样。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (27)
1.一种制作存储单元阵列的方法，其特征在于包含有：
提供半导体基底，其上具有至少一垫层；
于该半导体基底中形成多个平行的第一及第二直线型沟槽；
于该第一及第二直线型沟槽内填入第一沟槽填充介电材料；
于该半导体基底中形成多个第三直线型沟槽，其中该第三直线型沟槽与该第一及第二直线型沟槽交错，如此形成多个上部硅岛；
于该上部硅岛的侧壁上形成间隙壁；
经由该第三直线型沟槽以自动对准方式蚀刻该半导体基底，形成多个深沟槽；
蚀刻各该多个深沟槽的下部，如此在各该上部硅岛下方形成鳍状沟道结构以及在间隙壁正下方形成侧壁凹陷结构；
于各该多个深沟槽的下部的表面形成栅极介电层；
于该侧壁凹陷结构内形成侧壁埋入字线；
于该深沟槽内填入第二沟槽填充介电材料；
去除该垫层，如此形成多个凹陷掺杂窗口；
将掺杂剂经由该多个凹陷掺杂窗口注入该多个上部硅岛，如此形成漏极/源极区域；以及
形成位线与储存电容，使该位线与储存电容分别与相对应的该漏极/源极区域电连结。
2.如权利要求1所述的制作存储单元阵列的方法，其特征在于各该第一直线型沟槽的深度较各该第二直线型沟槽的深度浅，且该第一及第二直线型沟槽交替排列。
3.如权利要求2所述的制作存储单元阵列的方法，其特征在于各该第一直线型沟槽在该半导体基底主表面下的深度为80nm。
4.如权利要求1所述的制作存储单元阵列的方法，其特征在于各该第一直线型沟槽的底部定义有弧形沟道区域，且其有效沟道长度由该第一直线型沟槽的深度决定。
5.如权利要求1所述的制作存储单元阵列的方法，其特征在于该第二直线型沟槽为存储单元绝缘沟槽。
6.如权利要求5所述的制作存储单元阵列的方法，其特征在于各该第二直线型沟槽在该半导体基底主表面下的深度为200nm。
7.如权利要求1所述的制作存储单元阵列的方法，其特征在于该间隙壁包含氮化硅。
8.如权利要求1所述的制作存储单元阵列的方法，其特征在于在将掺杂剂经由该多个凹陷掺杂窗口注入该多个上部硅岛之后，另包含：
在漏极/源极区域成长外延层。
9.如权利要求8所述的制作存储单元阵列的方法，其特征在于该外延层以选择外延硅成长法形成。
10.如权利要求8所述的制作存储单元阵列的方法，其特征在于该外延层为外延硅层。
11.如权利要求1所述的制作存储单元阵列的方法，其特征在于该栅极介电层利用低压自由基氧化法形成。
12.如权利要求1所述的制作存储单元阵列的方法，其特征在于该栅极介电层利用高温硅氧沉积法形成。
13.如权利要求1所述的制作存储单元阵列的方法，其特征在于该侧壁埋入字线包含Ti、TiN、Ta、TaN、W、Cu或其合金。
14.如权利要求1所述的制作存储单元阵列的方法，其特征在于该第三直线型沟槽较该第一直线型沟槽浅。
15.如权利要求1所述的制作存储单元阵列的方法，其特征在于去除该垫层时，部分的该间隙壁的上部也同时被去除。
16.一种晶体管结构，其特征在于包含有：
半导体基底，具有上表面以及由该上表面向下延伸的侧壁，其中该侧壁包含垂直上侧壁表面以及横向蚀刻该半导体基底所形成的底部侧壁凹陷结构；
第一沟槽填充介电区域，嵌入该半导体基底的该上表面；
两漏极/源极区域，形成在该半导体基底的该上表面，分别位于该第一沟槽填充介电区域两侧；
鳍状沟道结构，位于该第一沟槽填充介电区域底部，介于该两漏极/源极区域之间；
埋入栅极，嵌入该底部侧壁凹陷结构，用来控制该鳍状沟道结构；以及
栅极介电层，形成在该底部侧壁凹陷结构的表面，介于该埋入栅极与该半导体基底之间。
17.如权利要求16所述的晶体管结构，其特征在于在该垂直上侧壁表面上设有间隙壁。
18.如权利要求17所述的晶体管结构，其特征在于该埋入栅极位于该间隙壁正下方。
19.如权利要求16所述的晶体管结构，其特征在于该两漏极/源极区域以及该半导体基底位于该两漏极/源极区域与该第一沟槽填充介电区域下方的基体区域，构成该晶体管结构的有源区域。
20.如权利要求16所述的晶体管结构，其特征在于该鳍状沟道结构的鳍状沟道宽度为20nm。
21.如权利要求20所述的晶体管结构，其特征在于各该漏极/源极区域的宽度大于该鳍状沟道宽度。
22.如权利要求21所述的晶体管结构，其特征在于各该漏极/源极区域的宽度为1F，其中F代表最小特征元件尺寸。
23.如权利要求16所述的晶体管结构，其特征在于该晶体管结构由第二沟槽填充介电区域绝缘。
24.如权利要求16所述的晶体管结构，其特征在于该第二沟槽填充介电区域较该第一沟槽填充介电区域深。
25.如权利要求24所述的晶体管结构，其特征在于该第一沟槽填充介电区域在该半导体基底主表面下的深度为80nm。
26.如权利要求24所述的晶体管结构，其特征在于该第二沟槽填充介电区域在该半导体基底主表面下的深度为200nm。
27.一种存储单元结构，其特征在于包含有：
堆叠式储存电容，用来储存电荷；以及
晶体管，包含权利要求16项中所述的所有元件，其中该晶体管与该堆叠式储存电容串接在一起，且该堆叠式储存电容与该晶体管的漏极/源极区域电连结，而另一漏极/源极区域则电连结至位线。
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