CN103390620A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构，包含有一半导体基底，其上具有多个深沟渠及位在所述多个深沟之间的多个柱体结构，其中各所述柱体结构包含一上部及一下部；一掺杂区，位于各所述柱体结构的下部；以及一扩散阻障层，位于所述下部的一侧壁上。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种具有低阻抗埋入式数字线的存储器结构及其制作方法。
背景技术
动态随机存取存储器(DRAM)等存储器件在电子产品中扮演关键重要角色。动态随机存取存储器通常包括一电容结构以及一晶体管，其中电荷即储存在电容结构中。由于现代电子产品对存储器的储存容量要求越来越高，在此高密度的存储器阵列中，电容结构与晶体管必须彼此非常接近的设置在很小的区域面积内。
如本领域的技术人员所知，存储器阵列中的各存储单元主要是借由字线及位线或数字线来决定其行列位址。近来，已有许多针对埋入式字线/数字线存储单元阵列晶体管技术的研究，其主要是将字线或信号线埋入到半导体基底的表面下。然而，随着集成电路的密度增加，要将埋藏在半导体基底内的位线或数字线的阻值降低显得越来越困难，而成为目前半导体存储器进一步微缩的主要挑战。故本技术领域目前仍需要一种改良的存储器结构及工艺方法来解决上述问题。
发明内容
本发明的主要目的在于提供一种改良的半导体结构，可应用于存储器器件中，并具有低阻抗埋入式数字线，以解决上述背景技术的缺点。
根据本发明的一实施例，本发明提供了一种半导体结构，包含有一半导体基底，其上具有多个深沟渠及位于所述多个深沟之间的多个柱体结构，其中各所述柱体结构包含一上部及一下部；一掺杂区，位于各所述柱体结构的下部；以及一扩散阻障层，位于所述下部的一侧壁上。所述扩散阻障层会与所述下部的侧壁直接接触。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举出优选实施方式，并配合所附图式作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1至图5为依据本发明优选实施例所绘示的一种具低阻抗埋入式数字线的存储器结构的制作方法。
其中，附图标记说明如下：
10     半导体基底   108    扩散阻障层
11     第一柱体结构 110    第一沟槽
11a    第二柱体结构 110a   深沟渠
14     掺杂区       112    第二沟槽
14a    埋入式数字线 114    绝缘沟槽
100    图案化硬掩膜 210    上部
102    硅氧层       212    下部
104    氮化硅层     310    垂直部分
106    侧壁保护层   312    水平部分
具体实施方式
下文中将参照附图说明本发明的实施细节，该些附图中的内容构成说明书一部份，并以可实行优选实施例的特例描述方式来绘示。下文实施例已揭露足够的细节使得本领域的一般技术人员得具以实施。当然，本发明中也可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由权利要求书来加以界定。
请参阅图1至图5，其为依据本发明的优选实施例所绘示的一种具低阻抗埋入式数字线的存储器结构的制作方法。如图1所示，提供一半导体基底10，例如，硅基底。在半导体基底10的主表面上设有一图案化硬掩膜100。根据本发明实施例，图案化硬掩膜100可包含硅氧层102及氮化硅层104。当然，图案化硬掩膜100可以包含其它材料层，端视工艺及设计上需要。接着，以图案化硬掩膜100为刻蚀掩膜，进行一第一干刻蚀工艺，刻蚀未被图案化硬掩膜100所覆盖的半导体基材10，刻蚀至第一深度，如此于半导体基材10内形成一第一沟槽110，前述第一深度，例如，介于50-250纳米(nm)。形成第一沟槽110的同时，在第一沟槽110之间形成多个第一柱体结构11。在完成第一干刻蚀工艺之后，于第一柱体结构11的侧壁以及第一沟槽110的底部形成均厚的侧壁保护层106，例如，氮化硅层。
如图2所述，在形成侧壁保护层106之后，进行一第二干刻蚀工艺，继续刻蚀半导体基底10，先蚀穿位于各第一沟槽110底部的侧壁保护层106，然后刻蚀半导体基底10，如此于各第一沟槽110正下方形成一第二沟槽112，其中第一沟槽110与第二沟槽112构成一深沟渠110a，用来容纳并形成埋入式数字线。此外，第二沟槽112可以被轻微的扩张，以形成瓶状或烧瓶状横断面的深沟渠110a。根据本发明实施例，各第二沟槽112较第一沟槽110深60-100nm左右。在完成第二干刻蚀工艺后，于深沟渠110a之间形成多个第二柱体结构11a。此时，各第二柱体结构11a可包含一上部210，其侧壁被侧壁保护层106覆盖，以及一下部212，具有两显露出来的相对侧壁。根据本发明实施例，存储单元的垂直沟道晶体管即将形成在各第二柱体结构11a中。前述存储单元的尺寸约为4F2，其中F代表最小临界尺寸。前述垂直沟道晶体管的漏极(或源极)是用来连结埋入式数字线，其将形成在下部212，垂直沟道晶体管的源极(或漏极)及沟道则形成在上部210。
如图3所示，经由深沟渠110a将电性相反于半导体基底10的第一导电型掺质注入或扩散至第二柱体结构11a的下部212，如此形成一掺杂区14。根据本发明实施例，前述掺杂区14可以利用气相掺杂(gas phase diffusion，GPD)技术任何适合的掺杂方法。
接着，如图4所示，共形地在第二柱体结构11a表面及深沟渠110a的底部沉积一扩散阻障层108，明确的说，扩散阻障层108均匀并连续地覆盖住上部210上的侧壁保护层106的表面、下部212的侧壁，以及深沟渠110a的底部。根据本发明实施例，扩散阻障层108可以利用低温沉积方法形成，包括但不限于，原子层沉积法或次大气压化学气相沈积法(SACVD)。
根据本发明实施例，扩散阻障层108的厚度可介于1-100埃(angstrom)。根据本发明实施例，扩散阻障层108可以包含介电材料，例如，氮化硅、氮氧化硅、或碳化硅等，也可包含导电材料，例如，氮化钽(TaN)、氮化钛(TiN)等。本发明的主要特征在于借由在掺杂区14提供扩散阻障层108，避免掺质从掺杂区14外扩出去而减少，而达到低阻值埋入式数字线。换句话说，借由扩散阻障层108，掺杂区14内的掺质可以维持而不会有明显减损。后续的处理步骤，例如，热工艺，造成的冲击将可以被最小化。
最后，如图5所示，进行第三干刻蚀工艺，蚀穿扩散阻障层108以及各深沟渠110a底部的掺杂区14，如此形成一绝缘沟槽114并区隔出埋入式数字线14a。接着，进行其它后续处理步骤，例如，沟槽填充工艺、化学机械研磨、热处理、字线沟槽刻蚀、电容工艺等，逐步形成存储单元的其它部分。
在结构上，如前所述，埋入式数字线14a会制作在各第二柱体结构11a的下部212，而其侧壁会被扩散阻挡层108所覆盖，借以将掺质局限保持在掺杂区14内。如图5所示，在形成绝缘沟槽114之后，各埋入式数字线14a具有一约略为倒T字形的横断面，包括一垂直部分310以及一水平部分312，其中水平部分312的侧壁并未被扩散阻挡层108所覆盖住。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体结构，其特征在于，包含：
一半导体基底，其上具有多个深沟渠及位于所述多个深沟渠之间的多个柱体结构，其中各所述柱体结构包含一上部及一下部；
一掺杂区，位于各所述柱体结构的下部；以及
一扩散阻障层，位于所述下部的一侧壁上。
2.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻障层与所述下部的侧壁直接接触。
3.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区被多个绝缘沟槽区隔成多条埋入式数字线。
4.根据权利要求3所述的半导体结构，其特征在于，各所述埋入式数字线具有一倒T字形的横断面轮廓。
5.根据权利要求3所述的半导体结构，其特征在于，各所述埋入式数字线具有一垂直部分以及一水平部分，其中所述扩散阻障层并未延伸至所述水平部分的侧壁。
6.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻障层包含有一介电材料。
7.根据权利要求6所述的半导体结构，其特征在于，所述介电材料包含氮化硅、氮氧化硅或碳化硅。
8.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻障层包含导电材料。
9.根据权利要求8所述的半导体结构，其特征在于，所述导电材料包含TaN或TiN。
10.根据权利要求1所述的半导体结构，其特征在于，所述扩散阻障层的厚度介于1至100埃。
11.根据权利要求1所述的半导体结构，其特征在于，另包含有一侧壁保护层覆盖所述上部的侧壁。
12.根据权利要求11所述的半导体结构，其特征在于，所述扩散阻障层覆盖所述侧壁保护层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818508B2 (en) * 2018-10-17 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653678B2 (en) * 2001-07-13 2003-11-25 International Business Machines Corporation Reduction of polysilicon stress in trench capacitors
CN102034761A (zh) * 2009-10-01 2011-04-27 南亚科技股份有限公司 存储单元结构、存储器阵列及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452224B1 (en) * 2001-07-23 2002-09-17 International Business Machines Corporation Method for manufacture of improved deep trench eDRAM capacitor and structure produced thereby

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653678B2 (en) * 2001-07-13 2003-11-25 International Business Machines Corporation Reduction of polysilicon stress in trench capacitors
CN102034761A (zh) * 2009-10-01 2011-04-27 南亚科技股份有限公司 存储单元结构、存储器阵列及其制造方法

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