CN117320439A - 半导体结构及其制作方法、存储器 - Google Patents

半导体结构及其制作方法、存储器 Download PDF

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CN117320439A CN202210709242.2A CN202210709242A CN117320439A CN 117320439 A CN117320439 A CN 117320439A CN 202210709242 A CN202210709242 A CN 202210709242A CN 117320439 A CN117320439 A CN 117320439A
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Abstract

本公开实施例公开了一种半导体结构及其制作方法、存储器，其中，所述半导体结构包括：衬底、位于衬底上方的多个半导体柱、存储结构、多个晶体管；多个半导体柱沿第一方向和第二方向呈阵列排布；每一半导体柱包括第一部分和位于第一部分上的第二部分；第一方向和第二方向相交且均与衬底的顶面平行；存储结构包括第一电极层、介质层和第二电极层；第一电极层覆盖第一部分的侧壁，第一电极层位于间隔设置的第一填充区域中，每一第一填充区域环绕每一第一部分的侧壁；介质层至少覆盖第一电极层的表面；第二电极层覆盖介质层的表面；每一晶体管的沟道结构位于第二部分内，沟道结构的延伸方向与第二部分的延伸方向相同。

Description

半导体结构及其制作方法、存储器
技术领域
本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法、存储器。
背景技术
动态随机存取存储器(DRAM，Dynamic Random Access Memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。
随着动态随机存取存储器的尺寸不断缩小，电容器的尺寸也随之缩小。如何保证动态随机存取存储器中电容器的性能，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提出一种半导体结构及其制作方法、存储器。
根据本公开的第一方面，提供了一种半导体结构，包括：衬底、位于所述衬底上方的多个半导体柱、存储结构、多个晶体管；
所述多个半导体柱沿第一方向和第二方向呈阵列排布；每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
所述存储结构包括第一电极层、介质层和第二电极层；所述第一电极层覆盖所述第一部分的侧壁，所述第一电极层位于间隔设置的第一填充区域中，每一所述第一填充区域环绕每一所述第一部分的侧壁；所述介质层至少覆盖所述第一电极层的表面；所述第二电极层覆盖所述介质层的表面；
每一所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
上述方案中，所述沟道结构的截面形状包括椭圆形或者长条形。
上述方案中，所述第二部分的材料与所述第一部分的材料不同。
上述方案中，所述第一部分的材料包括金属化合物、第二部分的材料包括半导体材料。
上述方案中，所述衬底包括隔离结构，多个所述半导体柱位于所述隔离结构上。
上述方案中，所述晶体管包括：
覆盖所述第二部分至少一侧的栅极结构；以及
分别设置在所述第二部分相对的两个端部的源极和漏极。
上述方案中，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二部分的顶部电连接。
根据本公开的另一个方面，提供了一种存储器，包括：一个或多个如本公开上述实施例中任一项所述的半导体结构。
根据本公开的再一个方面，提供了一种半导体结构的制作方法，所述方法包括：
提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱；每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
形成覆盖所述第二部分的侧壁和顶面的第一支撑层；
形成覆盖所述第一部分的侧壁的第一牺牲层；
至少在所述第一牺牲层的间隙中填充第二牺牲层；
去除所述第一支撑层，暴露出所述第二部分的侧壁和顶面；
去除所述第一牺牲层，形成围绕所述第一部分的第一填充区域，以及暴露出所述第一部分的侧壁；
在所述第一填充区域中形成第一电极层；
去除所述第二牺牲层，形成围绕所述第一电极层的第二填充区域；
在所述第二填充区域中依次形成介质层和第二电极层；
形成多个晶体管，所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
上述方案中，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱，包括：
提供半导体基底；
在所述半导体基底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；所述第一沟槽将所述半导体基底划分为多个半导体条，所述第二沟槽将每个所述半导体条分为多个半导体柱；每个所述半导体柱沿所述第一方向的宽度与所述半导体柱沿所述第二方向的宽度不同。
上述方案中，所述方法还包括：
在形成所述第二沟槽之前，在所述第一沟槽的侧壁形成第三牺牲层；
对每一所述第一沟槽底部进行扩大处理；
去除所述第三牺牲层；
对所述半导体条进行氧化处理，以使所述半导体条中对应第一沟槽被扩大的部分被完全氧化成氧化条，剩余的所述半导体条的表面被氧化成氧化层；
在所述氧化层和所述氧化条的间隙中填充第一绝缘材料。
上述方案中，所述方法还包括：
在所述第一沟槽的侧壁形成第三牺牲层之后，在形成有所述第三牺牲层的第一沟槽中填充第一绝缘材料；
在所述半导体条和所述第一绝缘材料上形成多条沿第二方向间隔排布的第二支撑层；去除所述第一沟槽中填充的第一绝缘材料，对所述第一沟槽底部进行扩大处理。
上述方案中，形成所述第二沟槽，包括：
以所述第二支撑层作为掩膜，对所述半导体基底进行刻蚀，形成所述第二沟槽。
上述方案中，所述形成覆盖所述第二部分的侧壁和顶面的第一支撑层，包括：
在多个所述半导体柱之间填充满第一绝缘材料；
沿所述第一方向去除部分所述第一绝缘材料形成多个第一浅沟槽，所述第一浅沟槽的底面与所述第二部分的底面齐平；
在所述半导体柱顶面以及所述第一浅沟槽内沉积第一支撑材料，
沿所述第二方向去除部分所述第一绝缘材料形成多个第二浅沟槽，每个所述第二浅沟槽的底面与所述第二部分的底面齐平；
在所述第二浅沟槽内填充所述第一支撑材料，形成所述第一支撑层。
上述方案中，所述形成覆盖所述第一部分的侧壁的第一牺牲层之前，所述方法还包括：
对所述第一部分进行合金化处理，以减少所述第一部分的电阻。
上述方案中，对所述第一部分进行合金化处理，包括：
形成覆盖所述第一部分的侧壁的金属层；
采用快速热退火工艺，使得所述金属层和所述第一部分反应形成金属化合物。
上述方案中，所述形成多个晶体管，包括：
形成覆盖所述第二部分的至少一侧的栅极结构；
在所述第二部分相对的两个端部分别形成源极和漏极。
本公开实施例中提出的一种半导体结构的制作方法：通过在衬底上形成多个半导体柱，每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分，形成覆盖所述第二部分的侧壁和顶面的第一支撑层；通过第一支撑层的保护和支撑作用，形成覆盖所述第一部分的侧壁的第一牺牲层，至少在所述第一牺牲层的间隙中填充第二牺牲层；以第一牺牲层和第二牺牲层构成的双牺牲层，分别做出自隔离第一电极层，得到覆盖所述第一部分的侧壁的包括第一电极层、介质层和第二电极层的存储结构；以及形成位于所述第二部分内的所述晶体管的沟道结构。本公开实施例中利用牺牲层的方法形成的多个第一电极层之间相互独立，改善多个第一电极层之间的相互干扰问题，同时，利用双牺牲层的方法得到的各电极层和介质层的侧壁保形比较好，从而可以提高半导体结构的性能。此外，存储结构和晶体管在同一有源柱上形成可以降低存储单元与晶体管对准的难度，从而减少工艺难度。
附图说明
图1为本公开实施例中提供的一种DRAM晶体管的电路连接示意图；
图2为本公开实施例提供的半导体结构的制作方法的流程示意图；
图3至图24e为本公开实施例提供的一种半导体结构的制作过程的剖视及俯视示意图；
图25为本公开实施例中提供的一种存储器的平面结构示意图。
在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
具体实施方式
为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。
但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。
随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F2到6F2再到4F2；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(Planar Array Transistor)到凹栅阵列晶体管(Recess Gate ArrayTransistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(Buried Channel ArrayTransistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(Vertical ChannelArray Transistor)。
本公开的一些实施例中，不论是平面晶体管还是掩埋式晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特是l还是0。
图1为本公开实施例中提供的一种采用1T1C的架构的控制电路示意图；如图1所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源区与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。
然而，为了实现存储器的小型化发展，动态随机存取存储器的尺寸在不断缩小，电容的尺寸也随之缩小，进而使得形成电容与晶体管对准的工艺难度越来越大，同时电容在使用过程中多个下电极板之间存在相互干扰的问题。
基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种半导体结构的制作方法。图2为本公开实施例提供的半导体结构的制作方法的流程示意图。如图2所示，本公开实施例提供的半导体结构的制作方法包括以下步骤：
S201、提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱；每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
S202、形成覆盖所述第二部分的侧壁和顶面的第一支撑层；
S203、覆盖所述第一部分的侧壁的第一牺牲层；
S204、至少在所述第一牺牲层的间隙中填充第二牺牲层；
S205、去除所述第一支撑层，暴露出所述第二部分的侧壁和顶面；
S206、去除所述第一牺牲层，形成围绕所述第一部分的第一填充区域，以及暴露出所述第一部分的侧壁；
S207、在所述第一填充区域中形成第一电极层；
S208、去除所述第二牺牲层，形成围绕所述第一电极层的第二填充区域；
S209、在所述第二填充区域中依次形成介质层和第二电极层；
S210、形成多个晶体管，所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。
这里及下文中，第一方向和第二方向表示为与衬底的顶面平行的两个正交方向；第三方向为垂直于衬底的顶面方向，也就是第三方向为所述半导体柱的延伸方向；其中，所述衬底的顶面可以理解为与所述半导体柱的延伸方向垂直的平面。
在一些实施例中，所述第一方向与所述第二方向之间的夹角范围为0-90度。在一些具体实施例中，所述第一方向可以垂直于所述第二方向。可以理解的是，所述第一方向与所述第二方向之间的夹角构建了所述半导体柱的沿所述第一方向与所述第二方向的阵列排布的位置关系。
示例性地，第一方向表示为附图中的X方向；第二方向表示为附图中的Y方向；第三方向表示为附图中的Z方向。
图3至图24e为本公开实施例提供的一种半导体结构的制作过程的剖视及俯视示意图。下面结合图2、图3至图24e，对本公开实施例提供的半导体结构的制作方法进行详细地说明。
为了清楚的描述本公开，以下实施例中以第一方向与第二方向垂直为例进行说明。示例性的，以图24a至图24e为例，所述第一方向为图24e中示出的X轴方向；所述第二方向为图24e中示出的Y轴方向；所述第三方向为图24a至图24d中示出的Z轴方向。但需要说明的是，以下实施例中关于方向的描述仅用于说明本公开，并不用来限制本公开的范围。
需要说明的是，图4a至图24e中的同一个数字编号的每个图表示至少一个工艺步骤下的多个视图平面的示意图；以图24a至图24e为例，图24e为俯视示意图，图24a至图24d分别为图24e中沿A-A、B-B、C-C、D-D剖面方向的剖视示意图；图4a至图23e依此类推，这里及下文中不再赘述。
执行步骤S201，参考图3至图13e，形成多个半导体柱。
在一些实施例中，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱，包括：
提供半导体基底；
在所述半导体基底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；
所述第一沟槽将所述半导体基底划分为多个半导体条，所述第二沟槽将每个所述半导体条分为多个半导体柱；每个所述半导体柱沿所述第一方向的宽度与所述半导体柱沿所述第二方向的宽度不同。
参考图3，所述半导体基底100的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)等。
参考图4a-图4e，通过光刻-蚀刻工艺(Lithography-Etch，LE)对所述半导体基底100的顶面进行第一刻蚀，在所述半导体基底中形成多个沿第一方向间隔排布的第一沟槽T1；这里，每一所述第一沟槽T1沿第二方向延伸。所述第一沟槽T1将所述半导体基底100划分为多个半导体条102。
参考图13a-图13e，通过光刻-蚀刻工艺，对所述半导体基底100的顶面进行第二刻蚀，在所述半导体基底中形成多个沿第二方向间隔排布的第二沟槽T2；这里，每一所述第二沟槽T2沿第一方向延伸。所述第二沟槽T2将每个所述半导体条102分为多个半导体柱103。需要说明的是，图13a-图13e中的隔离结构107将在下文图7a至图12e进行说明。
这里，所述第一沟槽T1、第二沟槽T2位于半导体基底中，也就是说，第一沟槽T1、第二沟槽T2沿第三方向上的深度小于所述半导体基底100沿第三方向上的厚度。
在一些实施例中，所述第一沟槽T1、第二沟槽T2包括但不限于浅槽隔离(ShallowTrench Isolation，STI)结构。
所述第一刻蚀、第二蚀刻包括但不限于干法等离子体刻蚀工艺。
实际应用中，每个所述半导体柱103沿所述第一方向的宽度与所述半导体柱沿所述第二方向的宽度不同，有助于提高所述半导体结构的稳定性。例如，考虑到形成的所述半导体条102的稳定性，可以将每个所述半导体柱103沿所述第一方向的宽度大于所述半导体柱103沿所述第二方向的宽度，也就是说，在形成所述第一沟槽T1时，所述半导体条102的宽度可以设置得较宽，这样在所述第一沟槽T1具有高深宽比的情况下，由于所述半导体条102的宽度设置得较宽，相对于所述第一沟槽T1具有较低深宽比，所述半导体条102具有较好的支撑性而不会倒塌，如此，有助于提高所述半导体结构的稳定性。
在一些实施例中，所述方法还包括：
在形成所述第二沟槽之前，在所述第一沟槽的侧壁形成第三牺牲层；
对每一所述第一沟槽底部进行扩大处理；
去除所述第三牺牲层；
对所述半导体条进行氧化处理，以使所述半导体条中对应第一沟槽被扩大的部分被完全氧化成氧化条，剩余的所述半导体条的表面被氧化成氧化层；
在所述氧化层和所述氧化条的间隙中填充所述第一绝缘材料。
参考图5a-图5e，形成第三牺牲层223。
所述第三牺牲层223的材料可以包括但不限于氮化硅。
实际应用中，可以通过物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺、原子层沉积(Atomic LayerDeposition，ALD)等工艺沉积所述第一沟槽T1的侧壁和底部沉积第三牺牲材料。可以通过等离子体刻蚀工艺或者反应离子刻蚀工艺去除所述第一沟槽T1的底部的第三牺牲材料。
示例性地，采用等离子体增强化学的气相沉积(Plasma Enhanced ChemicalVapor Deposition，PECVD)方法，采用反向选择性沉积(Reverse Top Selective，RTS)工艺，沉积所述第一沟槽T1的侧壁和底部沉积氮化硅，采用等离子体刻蚀工艺，用氢氟酸去除所述第一沟槽T1的底部的氮化硅，得到保留在所述第一沟槽的侧壁的氮化硅。
需要说明的是，采用RTS工艺，随着所述第一沟槽T1的深度越深度，在所述第一沟槽的侧壁的沉积的第三牺牲层223的厚度越厚。这样在所述第一沟槽T1具有高深宽比的情况下，所述半导体条102的底部的侧壁也能沉积有较厚的第三牺牲层，避免在后续在对所述第一沟槽底部进行扩大处理时，能更好的保护所述半导体条102的底部。
参考图9a-图9e，以所述第三牺牲层223为掩膜，对每一所述第一沟槽T1底部进行扩大处理，形成具有碗状空间的第三沟槽T3。
这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。
示例性的，所述湿法刻蚀工艺中，以所述第三牺牲层223为掩膜，将刻蚀剂通入第一沟槽T1的底部，通过刻蚀剂的各向同性刻蚀，增大第一沟槽T1的底部沿X轴方向的径宽，也就是说，半导体条102底部与衬底101之间的过渡部分沿X轴方向的径宽小于半导体条102沿X轴方向的径宽。可以理解的是，与此同时，由于刻蚀剂的各向同性刻蚀，形成具有碗状空间的第三沟槽T3，增大第一沟槽T1的底部沿Z轴方向的深度。
参考图10a-图10e，去除所述第三牺牲层；暴露出半导体条102的侧壁。
参考图11a-图11e，所述半导体条102进行氧化处理。
示例性的，通过氧化工艺对所述半导体条102进行氧化，使得半导体条102底部与衬底101之间的过渡部分全部被氧化成氧化条104，以及暴露出的半导体条的第二部分的表面被氧化成氧化层106，同时，衬底101的顶面也被氧化形成一层衬底氧化层105。
这里，氧化条104和氧化层106的材料相同。示例性的，氧化条104和所述氧化层106的组成材料包括但不限于氧化硅。
这里，需要说明的是，前述实施例中通过对第一沟槽T1进行扩大处理后，半导体条102底部与衬底101之间的过渡部分的尺寸较小，易于被完全氧化。与此同时，所述半导体条102尺寸较小相对较大，仅表面被氧化。
对所述半导体条102进行氧化处理后，所述半导体条102与衬底101之间被所述氧化条104电隔离；防止所述半导体条102与衬底101之间的漏电缺陷。
这里，需要说明的是，前述实施例中在形成所述第一沟槽T1时，所述半导体条102的宽度可以设置得较宽，这样在对所述半导体条102进行氧化处理后，也不会导致所述半导体条102未被氧化的有效尺寸变得很小。
参考图12a-图12e，在所述氧化层和所述氧化条的间隙中填充所述第一绝缘材料，形成隔离结构。
这里，填充第一绝缘材料201的方法包括但不限于PVD、CVD等工艺。
第一绝缘材料201与氧化条104、氧化层106的材料相同或者不同。示例性的，第一绝缘材料201的组成材料包括但不限于氧化硅。
实际应用中，可以在多个氧化条104之间，在形成有氧化层106的多个所述半导体条102之间，填充第一绝缘材料201，使得第一绝缘材料201与所述半导体条102的顶面基本齐平。在多个氧化条104之间的第一绝缘材料201与加上氧化条104、衬底氧化层105一起就构成了在衬底101上的隔离结构107。示例性的，隔离结构107的组成材料包括但不限于氧化硅。隔离结构107可以改善隔离结构107之上的功能器件(例如下文图24a-图24e所述半导体柱103、所述的存储结构315)与衬底101之间的漏电问题。
在一些实施例中，所述方法还包括：
在所述第一沟槽的侧壁形成第三牺牲层之后，在形成有所述第三牺牲层的第一沟槽中填充第一绝缘材料；
在所述半导体条和所述第一绝缘材料上形成多条沿第二方向间隔排布的第二支撑层；去除所述第一沟槽中填充的第一绝缘材料，对所述第一沟槽底部进行扩大处理。
参考图6a-图6e，在形成有所述第三牺牲层223的第一沟槽T1中填充第一绝缘材料201。
这里，填充第一绝缘材料201的方法包括但不限于PVD、CVD等工艺。
这里，第一绝缘材料201与所述第三牺牲层223的材料不同。示例性的，第一绝缘材料201的组成材料包括但不限于氧化硅。
参考图7a-图7e，形成多条第二支撑层212。
这里，通过包括但不限于PVD、CVD等工艺形成覆盖第一绝缘材料201和半导体条102的第二支撑材料；再通过光刻-蚀刻工艺将所述第二支撑材料形成为多条沿第二方向间隔排布的第二支撑层212。
这里，第二支撑层212的材料与第一绝缘材料201、所述第三牺牲层223的材料均不同。示例性的，第二支撑层212的组成材料包括但不限于碳。
参考图8a-图8e，以第二支撑层212作为支撑层，去除图6a-图6e中填充第一绝缘材料201，以及对所述第一沟槽底部进行扩大处理。
由于多条沿第一方向间隔排布的半导体条102得到第二支撑层212的支撑，更具有稳定的结构，便于对所述第一沟槽底部进行扩大处理。
可以理解的是，在对所述第一沟槽底部进行扩大处理时，由于部分所述半导体条102底部被去除，使得半导体条102底部沿X轴方向的径宽小于半导体条102中部和顶部沿X轴方向的径宽和/或半导体条102底部沿Y轴方向的径宽小于半导体条102中部和顶部沿Y轴方向的径宽，半导体条102的底部对半导体条102缺乏有效地支撑，容易导致半导体条102倾倒、坍塌。此时，以第二支撑层212作为支撑层，在形成半导体条102、氧化条104、以及隔离结构107的过程中(参考图11a-图11e，图12a-图12e)，第二支撑层212均起到了结构支撑、防止塌陷的作用，利于形成的半导体结构的稳定。
在一些实施例中，形成所述第二沟槽，包括：
以所述第二支撑层作为掩膜，对所述半导体基底进行刻蚀，形成所述第二沟槽。
参考上述图7a-图7e，通过调整光刻-蚀刻工艺的参数形成为多条沿第二方向间隔排布的第二支撑层212，所述第二支撑层212沿第一方向延伸，且覆盖部分所述半导体条102的顶面，被所述第二支撑层212覆盖的部分所述半导体条102的顶面用于保护半导体柱103的形成。参考图13a-图13e，第二支撑层212作为支撑层功能的同时，也为形成第二沟槽T2的掩膜；利于半导体结构的稳定同时，也节省了工艺步骤，利于工艺简化，降低制造成本。
这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。
示例性的，所述干法刻蚀工艺中，以第二支撑层212为掩膜，蚀刻形成多条沿第二方向间隔排布的所述第二沟槽T2，所述第二沟槽T2沿Z轴方向的贯穿所述半导体条102。
需要说明的是，形成所述第二沟槽T2之后，还包括在所述第二沟槽T2中填充满第一绝缘材料201(参考图14a-图14e)。
这里，填充第一绝缘材料201的方法包括但不限于PVD、CVD等工艺。
这里，第一绝缘材料201与所述隔离结构107的材料相同或不同。示例性的，第一绝缘材料201的组成材料包括但不限于氧化硅。
以及，在所述第二沟槽T2中填充满第一绝缘材料201之后，去除所述第二支撑层212；对所述第一绝缘材料201和所述半导体柱103的顶面进行化学机械抛光(ChemicalMechanical Polishing，CMP)处理，使得所述第一绝缘材料201和所述半导体柱103的顶面平齐。
执行步骤S202，形成第一支撑层。
在一些实施例中，所述形成覆盖所述第二部分的侧壁和顶面的第一支撑层，包括：
在多个所述半导体柱之间填充满第一绝缘材料；
沿所述第一方向去除部分所述第一绝缘材料形成多个第一浅沟槽，所述第一浅沟槽的底面与所述第二部分的底面齐平；
在所述半导体柱顶面以及所述第一浅沟槽内沉积第一支撑材料，
沿所述第二方向去除部分所述第一绝缘材料形成多个第二浅沟槽，每个所述第二浅沟槽的底面与所述第二部分的底面齐平；
在所述第二浅沟槽内填充所述第一支撑材料，形成所述第一支撑层。
参考图14a-图14e，在多个所述半导体柱103之间填充满第一绝缘材料201。
这里，填充第一绝缘材料201的方法包括但不限于PVD、CVD等工艺。
这里，所述第一绝缘材料201与所述隔离结构107的材料相同或不同。示例性的，所述第一绝缘材料201与所述隔离结构107的材料相同，所述第一绝缘材料201的组成材料包括但不限于氧化硅。
参考图15a至图16e，形成所述第一支撑层。
通过光刻-蚀刻工艺，对第一绝缘材料201进行第三刻蚀，在第一绝缘材料201中形成多个沿第一方向和第二方向间阵列排布的第一浅沟槽ST1；这里，每一所述第一浅沟槽ST1位于沿第一方向相邻的第二部分1032之间；每个所述第一浅沟槽ST1的底面与所述第二部分1032的底面齐平，暴露出沿第一方向相邻的第二部分1032之间相对的侧壁。在所述半导体柱103顶面以及所述第一浅沟槽ST1内沉积第一支撑材料。
通过光刻-蚀刻工艺，对第一绝缘材料201进行第四刻蚀，在第一绝缘材料201中形成多个沿第一方向和第二方向间阵列排布的第二浅沟槽ST2；这里，每一所述第二浅沟槽ST2位于沿第二方向相邻的第二部分1032之间；每个所述第二浅沟槽ST2的底面与所述第二部分1032的底面齐平，暴露出沿第二方向相邻的第二部分1032之间相对的侧壁。在所述半导体柱103顶面以及所述第二浅沟槽ST2内沉积第一支撑材料，形成所述第一支撑层211。这里，填充第一支撑材料的方法包括但不限于PVD、CVD等工艺。
所述第三刻蚀、第四蚀刻包括但不限于干法等离子体刻蚀工艺。
这里，第一支撑材料与第一绝缘材料201的材料不同。示例性的，第一支撑材料的组成材料包括但不限于碳。
参考图17a-图17e，去除在多个所述半导体柱103之间的第一绝缘材料201(参考图16a-图16e)；以暴露出所述第一部分1031的侧壁。
覆盖所述第二部分1032的侧壁的部分所述第一支撑层211，用于保护所述第二部分1032的侧壁；覆盖所述第二部分1032的顶面的部分所述第一支撑层211，用于保护所述第二部分1032的顶面，同时，覆盖所述第二部分1032的顶面的部分所述第一支撑层211为一体的形成网状结构，利于对所述半导体柱103进行有效的支撑。也就是说，所述第一支撑层211既保护所述第二部分1032的侧壁和顶面，又能支撑所述阵列排布的多个所述半导体柱103，利于以形成稳定的半导体结构。
在一些实施例中，所述形成覆盖所述第一部分的侧壁的第一牺牲层之前，所述方法还包括：
对所述第一部分进行合金化处理，以减少所述第一部分的电阻。
参考上述图17a-图17e，由于所述第一支撑层211既保护所述第二部分1032的侧壁和顶面，又能支撑所述阵列排布的多个所述半导体柱103。有利于这里对暴露出所述第一部分1031的侧壁进行合金化处理，以得到较小电阻率的所述第一部分1031。
在一些实施例中，对所述第一部分进行合金化处理，包括：
形成覆盖所述第一部分的侧壁的金属层；
采用快速热退火工艺，使得所述金属层和所述第一部分反应形成金属化合物。
继续参考上述图17a-图17e，这里，形成金属层的方法包括但不限于PVD、CVD、ALD等工艺。
采用快速热退火工艺(Rapid Thermal Process，RTP)，使得所述金属层和所述第一部分反应形成金属化合物
这里，金属层的材料有利于与所述第一部分1031的材料形成化合物，且所述化合物能够降低所述第一部分1031的电阻率。示例性的，金属层的组成材料包括但不限于钴(Co)、镍(Ni)、锌(Zn)、银(Ag)、钛(Ti)中的其中之一。
示例性地，金属层的组成材料包括钴(Co)，所述第一部分1031的材料包括硅(Si)，采用快速热退火工艺(Rapid Thermal Process，RTP)后，钴与硅反应生成硅化钴，由于硅化钴的存在，使得进行合金化处理的所述第一部分1031的电阻率相对于未进行合金化处理的所述第一部分1031电阻率较低，利于减小电阻。
执行步骤S203，参考图18a-图18e，形成覆盖所述第一部分1031的侧壁的第一牺牲层221。
所述第一牺牲层221的材料可以包括但不限于氮化硅。
所述第一牺牲层221的形成过程可以参考上述图5a-图5e中形成第三牺牲层的过程，这里不再赘述。
需要说明的是，当采用RTS工艺形成所述第一牺牲层221，在所述第一部分1031的延伸方向上，且越靠近衬底101，在所述第一部分1031的底部的侧壁也能沉积有较厚的第一牺牲层221，这样在所述第一部分1031的延伸方向上，第一牺牲层221的厚度可以避免不均匀的情况。
实际应用中，每个所述第一牺牲层221环绕于所述第一部分1031的侧壁。并且，多个所述第一牺牲层221之间相互独立。
执行步骤S204，参考图19a-图19e，至少在所述第一牺牲层221的间隙中填充第二牺牲层222。示例性地，在所述第一牺牲层221的间隙中以及所述第一支撑层211的间隙中填充满所述第二牺牲层222。
所述第二牺牲层222的材料与所述第一牺牲层221的材料不同，所述第二牺牲层222的材料可以包括但不限于多晶硅。
实际应用中，可以通过PVD工艺、CVD工艺、ALD等工艺填充第二牺牲层222。
执行步骤S205，参考图20a-图20e，去除所述第一支撑层211(参考图19a-图19e)，暴露出所述第二部分1032的侧壁和顶面。
执行步骤S206，参考图21a-图21e，去除所述第一牺牲层221(参考图20a-图20e)，形成围绕所述第一部分1031的第一填充区域A1，以及暴露出所述第一部分1031的侧壁。
执行步骤S207，参考图22a-图22e，在所述第一填充区域A1中形成第一电极层3151。
实际应用中，每个所述第一填充区域A1环绕于所述第一部分1031的侧壁；并且，多个所述第一填充区域A1之间相互独立。在所述第一部分1031与所述第二牺牲层222之间，形成了用于填充第一电极层3151的自对准的填充空间。
这里，可以通过PVD工艺、CVD工艺、ALD等工艺填充第一电极层3151。
在一些具体实施例中，所述第一电极层3151的组成材料可以包括但不限于钌(Ru)、氧化钌(RuO)、氮化钛(TiN)。
执行步骤S208，参考图23a-图23e，去除所述第二牺牲层222(参考图22a-图22e)，形成围绕所述第一电极层3151的第二填充区域A2；
执行步骤S209，参考图24a-图24e，在所述第二填充区域A2中依次形成介质层3152和第二电极层3153。
实际应用中，每个所述第二填充区域A2环绕于所述第一电极层3151的侧壁；在所述第一电极层3151之间，形成了用于填充介质层3152和第二电极层3153的自对准的填充空间。
这里，可以通过PVD工艺、CVD工艺、ALD等工艺填充介质层3152和第二电极层3153。
所述介质层3152的组成材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层的材料可以包括但不限于氧化铝(Al2O3)、氧化锆(ZrO)、氧化铪(HfO2)、钛酸锶(SrTiO3)等。
在一些具体实施例中，所述第二电极层3153的组成材料可以包括但不限于钌、氧化钌、氮化钛。
本公开实施例中，通过第一支撑层的保护和支撑作用，形成覆盖所述第一部分的侧壁的第一牺牲层，至少在所述第一牺牲层的间隙中填充第二牺牲层；以第一牺牲层和第二牺牲层构成的双牺牲层，分别做出自隔离第一电极层，得到覆盖所述第一部分的侧壁的包括第一电极层、介质层和第二电极层的存储结构。本公开实施例中利用牺牲层的方法形成的多个第一电极层之间相互独立，改善多个第一电极层之间的相互干扰问题，同时，利用双牺牲层的方法得到的各电极层和介质层的侧壁保形比较好，从而可以提高半导体结构的性能。
图25为本公开实施例中提供的一种存储器的平面结构示意图；图25可以理解为在图24e的基础上进一步地形成的所述存储器，所述存储器包括晶体管结构以及字线、位线。为了保持与上述行为中的一致性，图25中的半导体柱SP的排布方式可以参考图24e中的所述第二部分1032排布方式进行理解。以及图25中沿A-A、B-B、C-C、D-D剖面方向也可以参考图24e中的剖面位置进行理解；其中，图25中的A-A剖面表示沿Y-Z平面且穿过沿第二方向延伸排列的一排晶体管的平面；图25中的B-B剖面表示沿Y-Z平面且不穿过沿第二方向延伸排列的一排晶体管的平面；图25中的C-C剖面表示沿X-Z平面且穿过沿第一方向延伸排列的一排晶体管的平面；图25中的D-D剖面表示沿X-Z平面且不穿过沿第一排列的一排晶体管的平面；
需要说明的是，图25中示出了包括所述存储器中的半导体柱SP、字线WL、位线BL，且将半导体柱SP、字线WL、位线BL投影在X-Y平面中显示。其中，字线WL的延伸方向与位线BL的延伸方向互相垂直，字线WL沿第一方向延伸、沿第二方向排布，字线BL沿第二方向延伸、沿第一方向排布；在所述半导体柱SP中的沟道结构(未示出)、在所述半导体柱SP延伸方向上的两端形成源极和漏极(未示出)，以及环绕所述半导体柱SP的侧壁的栅极结构(未示出)构成了所述存储器的晶体管；可以理解的是，字线WL环绕所述半导体柱SP的侧壁的栅极结构(未示出)，将沿第一方向排列的每排晶体中的每个晶体管的栅极电连接。
执行步骤S210，形成多个晶体管，所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
在一些实施例中，所述形成多个晶体管，包括：
形成覆盖所述第二部分的至少一侧的栅极结构；
在所述第二部分相对的两个端部分别形成源极和漏极。
这里，不同类型的晶体管中，栅极的形状不同；示例性的，参考图25，柱型栅极晶体管中，栅极以柱状形式形成在沟道区的一侧；半环绕型栅极晶体管中，栅极半包围沟道区；全环绕型(GAA，Gate All Around)栅极晶体管中，栅极全包围沟道区。
本公开实施例中的晶体管类型可以包括上述多种类型，但不限于此。优选地，参考图25，所述晶体管的类型为全环绕型栅极晶体管。
需要说明的是，这里的栅极结构包括栅极(G，Gate)和栅极氧化层(Gate oxidelayer)；其中，栅极氧化层位于栅极与沟道区之间，用于电隔离沟道区和栅极，减小晶体管的热载流子效应。
这里，栅极的材料可以包括金属和/或多晶硅(Poly)等。栅极氧化层的材料可以包括但不限于氧化硅。
在一些实施例中，栅极的形成方法包括但不限于PVD、CVD、ALD等。栅极氧化层的形成方法包括但不限于原位氧化。
在所述第二部分相对的两端分别形成源极、漏极。
在一些具体实施例中，形成源极、漏极的方法包括但不限于离子注入工艺和扩散工艺等。
需要说明的是，位于第二部分相对的两端的源极和漏极的位置可以互换；实际情况可以根据实际需求进行选择设置。
可以理解的是，上述实施例中的存储器为晶体管-电容(TOC，Transistor onCapacitor)结构，所述结构还包括：多条位线，位于所述晶体管上，与所述第二部分的顶部电接触。
因此，在一些实施例中，参考图25，所述方法还包括：在晶体管上形成位线BL。
可以理解的是，位线BL用于在晶体管导通时，对所述晶体管执行读取或写入操作。
这里，将位线BL设置在晶体管的上方，并将位线BL作为金属位线(Metal BL)，可以减少电阻，降低工艺难度；与存储器的电路设计方案更匹配。
基于此，本公开实施例中提出的一种半导体结构的制作方法：通过在衬底上形成多个半导体柱，每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分，形成覆盖所述第二部分的侧壁和顶面的第一支撑层；通过第一支撑层的保护和支撑作用，形成覆盖所述第一部分的侧壁的第一牺牲层，至少在所述第一牺牲层的间隙中填充第二牺牲层；以第一牺牲层和第二牺牲层构成的双牺牲层，分别做出自隔离第一电极层，得到覆盖所述第一部分的侧壁的包括第一电极层、介质层和第二电极层的存储结构；以及形成位于所述第二部分内的所述晶体管的沟道结构；本公开实施例中利用牺牲层的方法形成的多个第一电极层之间相互独立，改善多个第一电极层之间的相互干扰问题，同时，利用双牺牲层的方法得到的各电极层和介质层的侧壁保形比较好，从而可以提高半导体结构的性能。此外，存储结构和晶体管在同一有源柱上形成可以降低存储单元与晶体管对准的难度，从而减少工艺难度。
根据本公开的另一方面，本公开实施例又提供了一种半导体结构，包括：衬底、位于所述衬底上方的多个半导体柱、存储结构、多个晶体管；
所述多个半导体柱沿第一方向和第二方向呈阵列排布；每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
所述存储结构包括第一电极层、介质层和第二电极层；所述第一电极层覆盖所述第一部分的侧壁，所述第一电极层位于间隔设置的第一填充区域中，每一所述第一填充区域环绕每一所述第一部分的侧壁；所述介质层至少覆盖所述第一电极层的表面；所述第二电极层覆盖所述介质层的表面；
每一所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
在一些实施例中，所述沟道结构的截面形状包括椭圆形或者长条形。
在一些实施例中，所述第二部分的材料与所述第一部分的材料不同。
在一些实施例中，所述第一部分的材料包括金属化合物、第二部分的材料包括半导体材料。
在一些实施例中，所述衬底包括隔离结构，多个所述有源柱位于所述隔离结构上。
在一些实施例中，所述晶体管包括：
覆盖所述第二部分至少一侧的栅极结构；以及
分别设置在所述第二部分相对的两个端部的源极和漏极。
在一些实施例中，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二部分的顶部电连接。
图25为本公开实施例中提供的一种存储器的平面结构示意图。为了保持与上述行为中的一致性，图25中的半导体柱SP的排布方式可以参考图24e中的所述第二部分1032排布方式进行理解。以及图25中沿A-A、B-B、C-C、D-D剖面方向也可以参考图24e中的剖面位置进行理解；其中，图25中的A-A剖面表示沿Y-Z平面且穿过沿第二方向延伸排列的一排晶体管的平面；图25中的B-B剖面表示沿Y-Z平面且不穿过沿第二方向延伸排列的一排晶体管的平面；图25中的C-C剖面表示沿X-Z平面且穿过沿第一方向延伸排列的一排晶体管的平面；图25中的D-D剖面表示沿X-Z平面且不穿过沿第一排列的一排晶体管的平面；
需要说明的是，图25中示出了包括所述存储器中的半导体柱SP、字线WL、位线BL，且将半导体柱SP、字线WL、位线BL投影在X-Y平面中显示。其中，字线WL的延伸方向与位线BL的延伸方向互相垂直，字线WL沿第一方向延伸、沿第二方向排布，字线BL沿第二方向延伸、沿第一方向排布；在所述半导体柱SP中的沟道结构(未示出)、在所述半导体柱SP延伸方向上的两端形成源极和漏极(未示出)，以及环绕所述半导体柱SP的侧壁的栅极结构(未示出)构成了所述存储器的晶体管；可以理解的是，字线WL环绕所述半导体柱SP的侧壁的栅极结构(未示出)，将沿第一方向排列的每排晶体中的每个晶体管的栅极电连接。
本公开实施例提供的半导体结构与上述实施例中半导体结构的制作方法制造得到的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
根据本公开的另一个方面，提供了一种存储器，包括：一个或多个如本公开上述实施例中任一项所述的半导体结构。
基于此，本公开实施例中，通过在每一个有源柱与衬底之间设置相应的隔离结构，使得在有源柱的部分侧壁上形成的存储结构(如，电容)能够被隔离，进而减少存储结构(如，电容)在使用的过程中漏电问题的存在。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：衬底、位于所述衬底上方的多个半导体柱、存储结构、多个晶体管；
所述多个半导体柱沿第一方向和第二方向呈阵列排布；每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
所述存储结构包括第一电极层、介质层和第二电极层；所述第一电极层覆盖所述第一部分的侧壁，所述第一电极层位于间隔设置的第一填充区域中，每一所述第一填充区域环绕每一所述第一部分的侧壁；所述介质层至少覆盖所述第一电极层的表面；所述第二电极层覆盖所述介质层的表面；
每一所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
2.根据权利要求1所述的半导体结构，其特征在于，所述沟道结构的截面形状包括椭圆形或者长条形。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二部分的材料与所述第一部分的材料不同。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一部分的材料包括金属化合物、第二部分的材料包括半导体材料。
5.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括隔离结构，多个所述半导体柱位于所述隔离结构上。
6.根据权利要求1所述的半导体结构，其特征在于，所述晶体管包括：
覆盖所述第二部分至少一侧的栅极结构；以及
分别设置在所述第二部分相对的两个端部的源极和漏极。
7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
多条位线，位于所述晶体管上，与所述第二部分的顶部电连接。
8.一种存储器，其特征在于，包括：一个或多个如权利要求1至7中任一项所述的半导体结构。
9.一种半导体结构的制作方法，其特征在于，所述方法包括：
提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱；每一所述半导体柱包括第一部分和位于所述第一部分上的第二部分；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；
形成覆盖所述第二部分的侧壁和顶面的第一支撑层；
形成覆盖所述第一部分的侧壁的第一牺牲层；
至少在所述第一牺牲层的间隙中填充第二牺牲层；
去除所述第一支撑层，暴露出所述第二部分的侧壁和顶面；
去除所述第一牺牲层，形成围绕所述第一部分的第一填充区域，以及暴露出所述第一部分的侧壁；
在所述第一填充区域中形成第一电极层；
去除所述第二牺牲层，形成围绕所述第一电极层的第二填充区域；
在所述第二填充区域中依次形成介质层和第二电极层；
形成多个晶体管，所述晶体管的沟道结构位于所述第二部分内，所述沟道结构的延伸方向与所述第二部分的延伸方向相同。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱，包括：
提供半导体基底；
在所述半导体基底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；所述第一沟槽将所述半导体基底划分为多个半导体条，所述第二沟槽将每个所述半导体条分为多个半导体柱；每个所述半导体柱沿所述第一方向的宽度与所述半导体柱沿所述第二方向的宽度不同。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述方法还包括：
在形成所述第二沟槽之前，在所述第一沟槽的侧壁形成第三牺牲层；
对每一所述第一沟槽底部进行扩大处理；
去除所述第三牺牲层；
对所述半导体条进行氧化处理，以使所述半导体条中对应第一沟槽被扩大的部分被完全氧化成氧化条，剩余的所述半导体条的表面被氧化成氧化层；
在所述氧化层和所述氧化条的间隙中填充第一绝缘材料。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述方法还包括：
在所述第一沟槽的侧壁形成第三牺牲层之后，在形成有所述第三牺牲层的第一沟槽中填充第一绝缘材料；
在所述半导体条和所述第一绝缘材料上形成多条沿第二方向间隔排布的第二支撑层；去除所述第一沟槽中填充的第一绝缘材料，对所述第一沟槽底部进行扩大处理。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述第二沟槽，包括：
以所述第二支撑层作为掩膜，对所述半导体基底进行刻蚀，形成所述第二沟槽。
14.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述形成覆盖所述第二部分的侧壁和顶面的第一支撑层，包括：
在多个所述半导体柱之间填充满第一绝缘材料；
沿所述第一方向去除部分所述第一绝缘材料形成多个第一浅沟槽，所述第一浅沟槽的底面与所述第二部分的底面齐平；
在所述半导体柱顶面以及所述第一浅沟槽内沉积第一支撑材料，
沿所述第二方向去除部分所述第一绝缘材料形成多个第二浅沟槽，每个所述第二浅沟槽的底面与所述第二部分的底面齐平；
在所述第二浅沟槽内填充所述第一支撑材料，形成所述第一支撑层。
15.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述形成覆盖所述第一部分的侧壁的第一牺牲层之前，所述方法还包括：
对所述第一部分进行合金化处理，以减少所述第一部分的电阻。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，对所述第一部分进行合金化处理，包括：
形成覆盖所述第一部分的侧壁的金属层；
采用快速热退火工艺，使得所述金属层和所述第一部分反应形成金属化合物。
17.根据权利要求9所述的半导体结构的制作方法，其特征在于，所述形成多个晶体管，包括：
形成覆盖所述第二部分的至少一侧的栅极结构；
在所述第二部分相对的两个端部分别形成源极和漏极。
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