KR20240005529A - 집적회로 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 상에 배치되는 복수의 하부 전극, 복수의 하부 전극 사이에 배치되는 서포터, 복수의 하부 전극 상에 배치되는 상부 전극, 및 복수의 하부 전극과 상부 전극 사이에 배치되는 커패시터 유전막을 포함하고, 서포터는 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 어느 하나를 포함하고, 서포터에 포함되는 금속이 도펀트로서 커패시터 유전막으로 확산하여 커패시터 유전막의 일부를 도핑한다.
Description
본 발명의 기술분야는 집적회로 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 커패시터를 포함하는 집적회로 소자 및 이의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로, 집적회로 소자의 고집적화가 가속화됨에 따라 단위 셀의 면적이 감소하고 있다. 따라서, 단위 셀 내에서 커패시터가 차지할 수 있는 면적도 줄어들고 있다. 예를 들어, 디램(DRAM)과 같은 집적회로 소자는 집적도가 높아지면서 단위 셀의 면적은 줄어드는 반면, 필요한 정전 용량은 유지되거나 증가되고 있다. 이에 따라, 커패시터에서 공간적 한계 및 디자인 룰(design rule)의 한계를 극복하고 커패시턴스를 향상시켜, 원하는 전기적 특성을 유지할 수 있는 구조가 필요한 실정이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 하부 전극을 지지하는 서포터의 구성 물질의 일부가 커패시터 유전막의 내부로 확산하여, 이웃하는 하부 전극의 사이에서 커패시터 유전막을 통하여 흐르는 누설 전류가 감소되는, 집적회로 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 상에 배치되는 복수의 하부 전극; 상기 복수의 하부 전극 사이에 배치되는 서포터; 상기 복수의 하부 전극 상에 배치되는 상부 전극; 및 상기 복수의 하부 전극 및 상부 전극 사이에 배치되는 커패시터 유전막;을 포함하고, 상기 서포터는 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 어느 하나를 포함하고, 상기 서포터에 포함되는 상기 금속이 도펀트로서 상기 커패시터 유전막으로 확산하여 상기 커패시터 유전막의 일부를 도핑한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 기판 상에 배치되는 복수의 하부 전극; 상기 복수의 하부 전극 사이에 배치되는 서포터; 상기 복수의 하부 전극 상에 배치되는 상부 전극; 및 상기 복수의 하부 전극 및 상부 전극 사이에 배치되는 커패시터 유전막;을 포함하고, 상기 서포터는, 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 어느 하나를 포함하고, 상기 커패시터 유전막에 접촉하는 제1 서포터; 및 금속 물질을 포함하지 않고, 상기 제1 서포터에 의하여 둘러싸이며 상기 커패시터 유전막에 접촉하지 않는 제2 서포터;로 구성되고, 상기 제1 서포터에 포함되는 상기 금속이 도펀트로서 상기 커패시터 유전막으로 확산하여 상기 커패시터 유전막의 일부를 도핑한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 소자 분리막에 의해 정의되는 활성 영역을 구비하는 기판; 상기 활성 영역과 교차하며 제1 방향으로 연장되는 게이트 구조물; 상기 활성 영역에서 상기 게이트 구조물의 양측에 배치되는 소스/드레인; 상기 제1 방향에 수직한 제2 방향으로 연장되는 비트 라인 구조물; 상기 소스/드레인 상에 배치되는 컨택 구조물; 상기 컨택 구조물 상에 배치되며 하부 전극, 커패시터 유전막, 및 상부 전극을 각각 포함하는 복수의 커패시터 구조물; 및 상기 복수의 하부 전극을 서로 연결하여 지지하는 서포터;를 포함하고, 상기 서포터는 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 어느 하나를 포함하고, 상기 서포터에 포함되는 상기 금속이 도펀트로서 상기 커패시터 유전막으로 확산하여 상기 커패시터 유전막의 일부를 도핑한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 하부 전극을 지지하는 서포터의 구성 물질의 일부가 커패시터 유전막의 내부로 확산하여, 이웃하는 하부 전극의 사이에서 커패시터 유전막을 통하여 흐르는 누설 전류가 감소되는 효과가 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 레이아웃 도면이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 3은 도 2의 CX 부분의 확대 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자에서 열처리에 따른 금속 도펀트의 농도 변화를 나타내는 그래프이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자에서 누설 전류 특성의 변화를 나타내는 그래프이다.
도 6 및 도 7은 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자를 나타내는 단면도들이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법의 제조 방법을 나타내는 흐름도이다.
도 9 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 단면도이다.
도 3은 도 2의 CX 부분의 확대 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자에서 열처리에 따른 금속 도펀트의 농도 변화를 나타내는 그래프이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자에서 누설 전류 특성의 변화를 나타내는 그래프이다.
도 6 및 도 7은 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자를 나타내는 단면도들이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법의 제조 방법을 나타내는 흐름도이다.
도 9 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자를 나타내는 레이아웃 도면이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선에 따른 단면도이고, 도 3은 도 2의 CX 부분의 확대도이다.
도 1 내지 도 3을 함께 참조하면, 기판(110) 상에 배치되는 하부 전극(170), 하부 전극(170)을 지지하는 서포터(SPT), 하부 전극(170) 상에 배치되는 커패시터 유전막(180), 및 커패시터 유전막(180) 상에 배치되는 상부 전극(190)을 포함하는 집적회로 소자(10)를 나타낸다.
기판(110)은 소자 분리막(112)에 의해 정의되는 활성 영역(AC)을 구비할 수 있다. 기판(110)은 실리콘(Si)을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에서, 기판(110)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(112)은 예를 들어, STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(112)은 기판(110) 내에 형성된 소자 분리 트렌치(112T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG(fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ(tonen silazene)일 수 있으나, 이에 한정되는 것은 아니다.
활성 영역(AC)은 비교적 긴 아일랜드 형상을 가질 수 있다. 도시된 바와 같이, 활성 영역(AC)의 장축은 기판(110)의 상면에 평행한 K 방향을 따라 배열될 수 있다. 활성 영역(AC)에 p형 또는 n형 불순물들이 도핑될 수 있다.
기판(110)은 X 방향을 따라 연장되는 게이트 라인 트렌치(120T)를 구비할 수 있다. 게이트 라인 트렌치(120T)는 활성 영역(AC)과 교차하며, 기판(110) 상면으로부터 소정의 깊이로 형성될 수 있다. 게이트 라인 트렌치(120T)의 일부분은 소자 분리막(112) 내부로 연장될 수 있고, 소자 분리막(112) 내에 형성되는 게이트 라인 트렌치(120T)는 활성 영역(AC) 내에 형성되는 게이트 라인 트렌치(120T)보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다.
게이트 라인 트렌치(120T) 양측에 위치하는 활성 영역(AC)의 상부에는 소스/드레인 영역(114)이 배치될 수 있다. 소스/드레인 영역(114)은 활성 영역(AC)에 도핑된 불순물과는 다른 도전형의 불순물이 도핑된, 불순물 영역일 수 있다. 소스/드레인 영역(114)에는 n형 또는 p형 불순물들이 도핑될 수 있다.
게이트 라인 트렌치(120T)의 내부에는 게이트 구조물(120)이 형성될 수 있다. 게이트 구조물(120)은 게이트 라인 트렌치(120T)의 내벽 상에 순차적으로 형성된 게이트 절연층(122), 게이트 전극층(124), 및 게이트 캡핑층(126)을 포함할 수 있다.
게이트 절연층(122)은 소정의 두께로 게이트 라인 트렌치(120T)의 내벽 상에 컨포멀하게 형성될 수 있다. 게이트 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k) 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다.
게이트 전극층(124)은 게이트 절연층(122) 상에서 게이트 라인 트렌치(120T)의 바닥부로부터 소정의 높이까지 게이트 라인 트렌치(120T)를 채우도록 형성될 수 있다. 게이트 전극층(124)은 게이트 절연층(122) 상에 배치되는 일함수 조절층(미도시)과 상기 일함수 조절층 상에서 게이트 라인 트렌치(120T)의 바닥부를 채우는 매립 금속층(미도시)을 포함할 수 있다.
게이트 캡핑층(126)은 게이트 전극층(124) 상에서 게이트 라인 트렌치(120T)의 잔류 부분을 채울 수 있다. 예를 들어, 게이트 캡핑층(126)은 실리콘 산화물, 실리콘 산질화물, 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역(114) 상에는 X 방향에 수직한 Y 방향을 따라 연장되는 비트 라인 구조물(130)이 형성될 수 있다. 비트 라인 구조물(130)은 기판(110) 상에 순차적으로 적층된 비트 라인 컨택(132), 비트 라인(134), 및 비트 라인 캡핑층(136)을 포함할 수 있다. 예를 들어, 비트 라인 컨택(132)은 폴리실리콘을 포함할 수 있고, 비트 라인(134)은 금속 물질을 포함할 수 있고, 비트 라인 캡핑층(136)은 실리콘 질화물 또는 실리콘 산질화물 등을 포함할 수 있다.
기판(110) 상에는 제1 층간 절연막(142)이 형성될 수 있고, 비트 라인 컨택(132)이 제1 층간 절연막(142)을 관통하여 소스/드레인 영역(114)과 연결될 수 있다. 제1 층간 절연막(142) 상에는 비트 라인(134) 및 비트 라인 캡핑층(136)이 배치될 수 있다. 제2 층간 절연막(144)은 제1 층간 절연막(142) 상에서 비트 라인(134) 및 비트 라인 캡핑층(136) 측면 및 상면을 커버할 수 있다.
컨택 구조물(150)은 소스/드레인 영역(114) 상에 배치될 수 있다. 컨택 구조물(150)의 측벽을 제1 및 제2 층간 절연막(142, 144)이 둘러쌀 수 있다. 일부 실시예들에서, 컨택 구조물(150)은 기판(110) 상에 순차적으로 적층된 하부 컨택(미도시), 금속 실리사이드층(미도시), 및 상부 컨택(미도시)을 포함할 수 있다.
제2 층간 절연막(144) 상에는 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 컨택 구조물(150)과 전기적으로 연결되는 하부 전극(170), 하부 전극(170)을 컨포멀하게 커버하는 커패시터 유전막(180), 및 커패시터 유전막(180) 상의 상부 전극(190)을 포함할 수 있다. 한편, 제2 층간 절연막(144) 상에는 개구부(160T)를 구비하는 식각 저지막(160)이 형성될 수 있고, 식각 저지막(160)의 개구부(160T) 내에 하부 전극(170)의 바닥부가 배치될 수 있다.
도면에는 X 방향 및 Y 방향을 따라 반복적으로 배열되는 컨택 구조물(150) 상에 커패시터 구조물(CS)이 반복적으로 배열되는 것으로 예시하였으나, 이에 한정되는 것은 아니다. 도면에 도시된 바와 달리, X 방향 및 Y 방향을 따라 반복적으로 배열되는 컨택 구조물(150) 상에서 커패시터 구조물(CS)이 벌집 구조로 배열될 수도 있다.
하부 전극(170)은 금속 질화물, 금속, 및 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, 하부 전극(170)은 TiN, TaN, WN, Ru, Pt, 및 Ir 중에서 선택되는 적어도 하나를 포함할 수 있다. 하부 전극(170)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정으로 형성할 수 있다.
하부 전극(170)의 종횡비는 매우 클 수 있다. 예를 들어, 하부 전극(170)의 종횡비는 약 10 내지 약 30일 수 있다. 구체적으로, 하부 전극(170)의 직경은 약 20㎚ 내지 약 100㎚일 수 있고, 높이는 약 500㎚ 내지 약 4000㎚일 수 있으며, 상기 수치에 한정되는 것은 아니다. 이와 같이, 하부 전극(170)의 종횡비가 커짐에 따라, 하부 전극(170)이 쓰러지거나 부러질 수 있다.
서포터(SPT)는 하부 전극(170)의 쓰러짐 또는 부러짐을 방지하는 역할을 수행할 수 있다. 서포터(SPT)는 하부 전극(170)에 접촉하는 지지 패턴을 가지는 평판 형상으로 형성될 수 있다. 본 발명의 기술적 사상에 따른 집적회로 소자(10)에서 서포터(SPT)는 지지대로서의 역할뿐만 아니라, 커패시터 유전막(180)에 금속 도펀트를 공급하는 역할을 수행할 수 있다. 이에 대한 자세한 내용은 후술한다.
하부 전극(170) 및 서포터(SPT)의 외표면 상에 커패시터 유전막(180)이 배치될 수 있다. 커패시터 유전막(180)은 제1 내지 제3 유전막(181, 182, 183)의 적층 구조를 가질 수 있다. 커패시터 유전막(180)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전 물질로 이루어질 수 있다. 예를 들어, 커패시터 유전막(180)은 약 10 내지 25의 유전 상수를 가질 수 있다.
일부 실시예들에서, 제1 유전막(181) 및 제3 유전막(183)은 실질적으로 동일한 물질로 구성될 수 있고, 제2 유전막(182)은 제1 유전막(181) 및 제3 유전막(183)과 다른 물질로 구성될 수 있다. 예를 들어, 제1 유전막(181) 및 제3 유전막(183)은 지르코늄 산화물(ZrO2)로 구성되고, 제2 유전막(182)은 알루미늄 산화물(Al2O3)로 구성될 수 있다.
커패시터 유전막(180) 상에는 상부 전극(190)이 배치될 수 있다. 상부 전극(190)은 커패시터 유전막(180) 상에 컨포멀하게 배치될 수 있고, 커패시터 유전막(180)을 사이에 두고 하부 전극(170)을 커버할 수 있다. 일부 실시예들에서, 상부 전극(190)은 제3 유전막(183)과 직접 접촉하도록 배치될 수 있다. 상부 전극(190)은 금속 질화물, 금속, 및 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 TiN, TaN, WN, Ru, Pt, 및 Ir 중에서 선택되는 적어도 하나를 포함할 수 있다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로, 집적회로 소자(10)의 고집적화가 가속화됨에 따라 단위 셀의 면적이 감소하고 있다. 따라서, 단위 셀 내에서 커패시터 구조물(CS)이 차지할 수 있는 면적도 줄어들고 있다. 예를 들어, 디램(DRAM)과 같은 집적회로 소자(10)는 집적도가 높아지면서 단위 셀의 면적은 줄어드는 반면, 필요한 정전 용량은 유지되거나 증가되고 있다.
이에 따라, 단위 셀의 면적이 줄어들어 이웃하는 하부 전극(170) 사이의 간격이 매우 가까워진 구조에서, 커패시터 유전막(180)을 통하여 누설 전류가 흐르는 문제점이 발생할 수 있다. 이를 해결하기 위하여, 커패시터 유전막(180)의 내부에 누설 전류를 방지할 수 있는 계면층을 형성할 수 있지만, 상기 계면층은 커패시터 유전막(180)을 구성하는 고유전 물질의 결정성을 방해하여, 커패시터 유전막(180)의 정전 용량을 감소시키는 또 다른 문제점이 발생할 수 있다.
즉, 고집적화된 집적회로 소자(10)에서 공간적 한계 및 디자인 룰(design rule)의 한계를 극복하고 커패시턴스를 향상시켜, 원하는 전기적 특성을 유지할 수 있는 구조가 필요한 실정이다.
이러한 문제점들을 모두 해결하기 위하여, 본 발명의 기술적 사상에 따른 집적회로 소자(10)에서는, 커패시터 유전막(180)의 누설 전류를 감소시킬 수 있는 물질을 먼저 서포터(SPT)에 포함시키고, 열 확산(thermal diffusion)을 통하여 나중에 커패시터 유전막(180)의 내부로 상기 물질을 이동시킴으로써, 커패시터 유전막(180)의 결정성을 방해하지 않으면서도, 이웃하는 하부 전극(170) 사이의 전기적 단락이 발생하는 문제점을 해결할 수 있다.
구체적으로, 서포터(SPT)는 금속(M) 산화물, 금속(M) 질화물, 및 금속(M) 산질화물 중에서 선택된 어느 하나를 포함할 수 있다. 서포터(SPT)에 포함되는 상기 금속(M)은 알루미늄(Al), 실리콘(Si), 코발트(Co), 마그네슘(Mg), 칼슘(Ca), 이트륨(Y), 탄탈륨(Ta), 주석(Sn), 몰리브덴(Mo), 스트론튬(Sr), 란타넘(La), 가돌리늄(Gd), 및 아연(Zn) 중에서 선택된 적어도 하나일 수 있다.
커패시터 유전막(180)을 구성하는 고유전 물질의 형성 후, 어닐링 공정을 통하여 서포터(SPT)에 포함되는 상기 금속(M)이 도펀트로서 커패시터 유전막(180)의 내부로 확산함으로써 커패시터 유전막(180)의 일부를 도핑할 수 있다. 예를 들어, 서포터(SPT)는 커패시터 유전막(180)의 제1 유전막(181)에 직접 접촉하고, 상기 금속(M)은 서포터(SPT)와 제1 유전막(181)이 접촉하는 계면을 통하여 제1 유전막(181)의 내부로 열 확산할 수 있다.
일부 실시예들에서, 상기 금속(M)은 도펀트로서 제1 유전막(181)의 내부를 도핑하되, 제2 유전막(182) 및 제3 유전막(183)의 내부는 실질적으로 도핑하지 않을 수 있다. 다시 말해, 커패시터 유전막(180)의 내부에서 상기 금속(M)의 도핑 농도는 서포터(SPT)에서 멀어질수록 감소할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 하부 전극(170)을 지지하는 서포터(SPT)의 구성 물질인 금속(M)의 일부가 커패시터 유전막(180)의 내부로 확산하여, 이웃하는 하부 전극(170)의 사이에서 커패시터 유전막(180)을 통하여 흐르는 누설 전류를 감소시키는 효과를 가진다. 따라서, 집적회로 소자(10)는 높은 커패시턴스 및 우수한 전기적 특성을 가질 수 있다.
이하의 설명은, 본 발명의 기술적 사상에 따른 집적회로 소자(10)의 특성을 확인하기 위한 것으로, 도 4는 본 발명의 실험예에서 열처리에 따른 금속 도펀트의 농도 변화를 나타내는 그래프이고, 도 5는 본 발명의 실험예와 일반적인 비교예에서 누설 전류 특성을 비교하여 나타내는 그래프이다.
도 4를 참조하면, 본 발명의 실험예에서 어닐링 공정(ANL)의 수행 전과 수행 후에 따른 금속(M)의 농도 변화를 나타낸다.
도 4의 그래프와 같이, 발명자들은 본 발명의 실험예를 통하여, 소정의 온도로 열처리를 진행하는 경우, 서포터(SPT, 도 2 참조)에 포함되는 금속(M)이 서포터(SPT, 도 2 참조)와 커패시터 유전막(180, 도 2 참조)이 접촉하는 계면(그래프에서 X 축이 "0"인 지점)으로 이동함을 알 수 있었다.
상기 열처리는 약 350℃ 내지 약 500℃ 범위의 어닐링 공정(ANL)으로 수행되었으며, 어닐링 공정(ANL)의 수행 전과 수행 후를 비교하면, 어닐링 공정(ANL) 후 상기 계면에서 금속(M)의 농도가 증가하였음을 알 수 있었다.
도 5를 참조하면, 본 발명의 실험예와 일반적인 비교예에서 금속(M) 도핑의 유무에 따른 누설 전류의 수치를 나타낸다.
도 5의 그래프와 같이, 발명자들은 본 발명의 실험예와 일반적인 비교예의 비교를 통하여, 커패시터 유전막에 금속(M) 도핑을 진행하는 경우, 누설 전류의 수치가 변화함을 알 수 있었다.
금속(M)이 도핑된 커패시터 유전막을 사용하여 누설 전류를 측정한 실험예(A)와 금속(M)이 도핑되지 않은 커패시터 유전막을 사용하여 누설 전류를 측정한 비교예(B)를 비교하면, 본 발명의 실험예(A)에서 누설 전류를 나타내는 수치가 감소하였음을 알 수 있었다.
도 6 및 도 7은 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자를 나타내는 단면도들이다.
이하에서 설명하는 집적회로 소자들(20, 30)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(10)와 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 기판(110) 상에 배치되는 하부 전극(170), 하부 전극(170)을 지지하는 서포터(SPT2), 하부 전극(170) 상에 배치되는 커패시터 유전막(180), 및 커패시터 유전막(180) 상에 배치되는 상부 전극(190)을 포함하는 집적회로 소자(20)를 나타낸다.
본 실시예에 따른 집적회로 소자(20)에서, 커패시터 구조물(CS2)은 제1 서포터(SPT_P1) 및 제2 서포터(SPT_P2)로 구성되는 서포터(SPT2)를 포함할 수 있다.
제1 서포터(SPT_P1)는 금속(M) 산화물, 금속(M) 질화물, 및 금속(M) 산질화물 중에서 선택된 어느 하나를 포함하고, 커패시터 유전막(180)에 접촉할 수 있다. 예를 들어, 제1 서포터(SPT_P1)에 포함되는 상기 금속(M)은 알루미늄(Al), 실리콘(Si), 코발트(Co), 마그네슘(Mg), 칼슘(Ca), 이트륨(Y), 탄탈륨(Ta), 주석(Sn), 몰리브덴(Mo), 스트론튬(Sr), 란타넘(La), 가돌리늄(Gd), 및 아연(Zn) 중에서 선택된 적어도 하나일 수 있다.
제2 서포터(SPT_P2)는 금속(M) 물질을 포함하지 않고, 제1 서포터(SPT_P1)에 의하여 둘러싸이며 커패시터 유전막(180)에 직접 접촉하지 않을 수 있다. 예를 들어, 제2 서포터(SPT_P2)는 실리콘 질화물을 포함할 수 있다.
제1 서포터(SPT_P1)에 포함되는 상기 금속(M)이 도펀트로서 커패시터 유전막(180)으로 확산하여, 커패시터 유전막(180)의 제1 유전막(181)을 도핑할 수 있다. 상기 금속(M)은 제1 서포터(SPT_P1)와 제1 유전막(181)이 접촉하는 계면을 통하여 제1 유전막(181)의 내부로 열 확산할 수 있다.
일부 실시예들에서, 제1 서포터(SPT_P1)는 제2 서포터(SPT_P2)의 상면 및 하면에 각각 배치될 수 있다. 또한, 제1 서포터(SPT_P1) 및 제2 서포터(SPT_P2)는 각각 복수의 하부 전극(170)의 측벽과 맞닿도록 배치될 수 있고, 커패시터 유전막(180)은 제1 서포터(SPT_P1)의 외표면 및 복수의 하부 전극(170)의 외표면에 컨포멀하게 배치될 수 있다.
도 7을 참조하면, 기판(110) 상에 배치되는 하부 전극(370), 하부 전극(370)을 지지하는 서포터(SPT), 하부 전극(370) 상에 배치되는 커패시터 유전막(380), 및 커패시터 유전막(380) 상에 배치되는 상부 전극(390)을 포함하는 집적회로 소자(30)를 나타낸다.
본 실시예에 따른 집적회로 소자(30)에서, 하부 전극(370)은 컨택 구조물(150) 상에서 아래가 막힌 실린더 형상 또는 컵 형상으로 형성될 수 있다.
커패시터 구조물(CS3)은 컨택 구조물(150)과 전기적으로 연결되는 하부 전극(370), 하부 전극(370)을 컨포멀하게 커버하는 커패시터 유전막(380), 및 커패시터 유전막(380) 상의 상부 전극(390)을 포함할 수 있다.
커패시터 구조물(CS3)의 정전 용량을 증가시키기 위하여, 하부 전극(370)을 실린더 형상으로 형성함으로써, 스토리지 전극에 해당하는 하부 전극(370)의 표면적을 극대화하여 정전 용량을 늘릴 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법의 제조 방법을 나타내는 흐름도이다.
도 8을 참조하면, 본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법(S10)은 제1 내지 제6 단계(S110 내지 S160)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 집적회로 소자의 제조 방법(S10)은, 기판 상에 게이트 구조물 및 컨택 구조물을 형성하는 제1 단계(S110), 컨택 구조물 상에 하부 전극을 형성하는 제2 단계(S120), 하부 전극의 측벽에 접촉하는 서포터를 형성하는 제3 단계(S130), 하부 전극 및 서포터 상에 커패시터 유전막을 형성하는 제4 단계(S140), 기판에 어닐링 공정을 수행하는 제5 단계(S150), 및 커패시터 유전막 상에 상부 전극을 형성하는 제6 단계(S160)를 포함할 수 있다.
상기 제1 내지 제6 단계(S110 내지 S160) 각각에 대한 기술적 특징은 후술하는 도 9 내지 도 17을 통하여 상세히 설명하도록 한다.
도 9 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
설명의 편의를 위하여, 도 9 내지 도 17은 도 1의 Ⅱ-Ⅱ' 선에 해당하는 단면도들이다.
도 9를 참조하면, 기판(110)에 소자 분리 트렌치(112T)를 형성하고, 소자 분리 트렌치(112T) 내에 활성 영역(AC)을 정의하는 소자 분리막(112)을 형성할 수 있다.
다음으로, 기판(110)에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여, 기판(110)에 게이트 라인 트렌치(120T)를 형성할 수 있다. 게이트 라인 트렌치(120T)는 상호 평행하게 연장되며, 활성 영역(AC)을 가로지르는 라인 형상을 가질 수 있다.
다음으로, 게이트 라인 트렌치(120T)의 내벽 상에 게이트 절연층(122)을 형성할 수 있다. 게이트 절연층(122) 상에 게이트 라인 트렌치(120T) 내부를 채우는 게이트 도전층(미도시)을 형성한 후 에치백 공정에 의해 상기 게이트 도전층의 상부를 소정의 높이만큼 제거하여 게이트 전극층(124)을 형성할 수 있다.
다음으로, 게이트 라인 트렌치(120T)의 잔류 부분을 채우도록 절연 물질을 형성하고, 기판(110) 상면이 노출될 때까지 상기 절연 물질을 평탄화함으로써, 게이트 라인 트렌치(120T)의 내벽 상에 게이트 캡핑층(126)을 형성할 수 있다. 여기서, 상기 마스크 패턴은 제거될 수 있다.
다음으로, 게이트 구조물(120) 양측의 기판(110)에 불순물 이온을 주입하여 소스/드레인 영역(114)을 형성할 수 있다. 이와 달리, 소자 분리막(112)을 형성한 후, 기판(110)에 불순물 이온을 주입하여 활성 영역(AC)의 상부에 소스/드레인 영역(114)을 형성할 수도 있다.
도 10을 참조하면, 기판(110) 상에 제1 층간 절연막(142)을 형성하고, 제1 층간 절연막(142)에 소스/드레인 영역(114)의 상면을 노출하는 개구부를 형성할 수 있다.
제1 층간 절연막(142) 상에 상기 개구부를 채우는 도전층을 형성하고, 상기 도전층의 상부를 평탄화하여 상기 개구부 내에 소스/드레인 영역(114)과 전기적으로 연결되는 비트 라인 컨택(132)을 형성할 수 있다.
다음으로, 제1 층간 절연막(142) 상에 도전층 및 절연층을 순차적으로 형성하고, 상기 도전층과 상기 절연층을 패터닝하여 기판(110)의 상면에 평행한 Y 방향으로 연장되는 비트 라인(134) 및 비트 라인 캡핑층(136)을 형성할 수 있다. 도시하지는 않았지만, 비트 라인(134) 및 비트 라인 캡핑층(136)의 측벽 상에 비트 라인 스페이서(미도시)를 더 형성할 수 있다.
다음으로, 제1 층간 절연막(142) 상에 비트 라인(134) 및 비트 라인 캡핑층(136)을 커버하는 제2 층간 절연막(144)을 형성할 수 있다.
다음으로, 제1 및 제2 층간 절연막(142, 144)에 소스/드레인 영역(114)의 상면을 노출하는 개구부를 형성하고, 상기 개구부 내에 컨택 구조물(150)을 형성할 수 있다. 일부 실시예들에서, 상기 개구부 내부에 하부 컨택(미도시), 금속 실리사이드층(미도시), 및 상부 컨택(미도시)을 순차적으로 형성함으로써, 컨택 구조물(150)을 형성할 수 있다.
도 11을 참조하면, 제2 층간 절연막(144) 및 컨택 구조물(150) 상에 식각 저지막(160), 몰드층(ML), 서포터 형성층(SPTL), 및 희생층(SL)을 순차적으로 형성할 수 있다.
몰드층(ML)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 몰드층(ML)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate), 또는 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 물질을 사용할 수 있다. 몰드층(ML)은 약 500㎚ 내지 4000㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
다음으로, 몰드층(ML)의 사이에 서포터 형성층(SPTL)을 형성할 수 있다. 서포터 형성층(SPTL)은 금속(M) 산화물, 금속(M) 질화물, 및 금속(M) 산질화물 중에서 선택된 어느 하나를 포함할 수 있다. 서포터 형성층(SPTL)에 포함되는 상기 금속(M)은 알루미늄(Al), 실리콘(Si), 코발트(Co), 마그네슘(Mg), 칼슘(Ca), 이트륨(Y), 탄탈륨(Ta), 주석(Sn), 몰리브덴(Mo), 스트론튬(Sr), 란타넘(La), 가돌리늄(Gd), 및 아연(Zn) 중에서 선택된 적어도 하나일 수 있다.
다음으로, 몰드층(ML) 상에 희생층(SL)을 형성할 수 있다. 희생층(SL)은 예를 들어, TEOS, BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 물질을 사용할 수 있다. 희생층(SL)은 약 50㎚ 내지 약 200㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
다음으로, 희생층(SL) 상에 포토레지스트를 도포하고 노광 및 현상으로 상기 포토레지스트를 패터닝하여, 마스크 패턴(MP)을 형성할 수 있다. 마스크 패턴(MP)에 의해 하부 전극(170, 도 14 참조)이 형성될 영역이 정의될 수 있다. 또한, 희생층(SL) 상에 반사 방지막(Anti Reflective Coating, ARC)(미도시)을 형성할 수도 있다.
도 12를 참조하면, 마스크 패턴(MP)을 식각 마스크로 사용하여 희생층(SL), 서포터 형성층(SPTL), 및 몰드층(ML)을 순차적으로 식각하여 관통홀(PH)을 형성할 수 있다.
다음으로, 관통홀(PH)의 바닥에 노출된 식각 저지막(160) 부분을 제거하여 개구부(160T)를 형성할 수 있다. 관통홀(PH) 및 개구부(160T)에 의해 컨택 구조물(150)의 상면이 노출될 수 있다.
다음으로, 애싱 및 스트립 공정을 이용하여, 마스크 패턴(MP)을 제거할 수 있다.
도 13을 참조하면, 관통홀(PH) 및 개구부(160T)의 내벽을 컨포멀하게 덮도록 하부 전극 형성층(170L)을 형성할 수 있다.
일부 실시예들에서, 컨택 구조물(150)의 상면과 접촉하도록, 식각 저지막(160)의 측면, 몰드층(ML)의 측면, 서포터 형성층(SPTL)의 측면, 및 희생층(SL)의 측면과 상면 상에, 하부 전극 형성층(170L)을 형성할 수 있다. 예를 들어, 하부 전극 형성층(170L)의 형성 공정은 CVD 공정 또는 ALD 공정을 이용할 수 있다.
도 14를 참조하면, 노드 분리 공정에 의해 몰드층(ML)의 상면 상에 위치하는 하부 전극 형성층(170L, 도 13 참조)의 일부 및 희생층(SL, 도 13 참조)을 제거하여, 하부 전극(170)을 형성할 수 있다.
상기 노드 분리 공정은 에치백(etch-back) 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여, 희생층(SL, 도 13 참조)까지 함께 제거한다.
다음으로, 몰드층(ML)을 제거할 수 있다. 예를 들어, 몰드층(ML)은 실리콘 산화물로 구성될 수 있고, 이 경우, 불산 또는 BOE(Buffered Oxide Etchant) 용액을 이용한 습식 식각 공정으로 몰드층(ML)을 완전히 제거할 수 있다.
한편, 습식 식각 공정 시 서포터(SPT)는 식각되지 않고 유지되어, 하부 전극(170)이 쓰러지거나 부러지지 않도록 견고하게 지지하는 역할을 수행할 수 있다. 하부 전극(170)은 컨택 구조물(150) 상에 배치되며, 기판(110)의 상면에 수직한 Z 방향으로 연장되는 필라 형상으로 형성될 수 있다.
도 15를 참조하면, 하부 전극(170) 및 서포터(SPT) 상에 제1 내지 제3 유전막(181, 182, 183)을 순차적으로 형성함으로써, 커패시터 유전막(180)을 형성할 수 있다.
제1 유전막(181) 및 제3 유전막(183)은 지르코늄 산화물(ZrO2)을 포함하도록 CVD 공정 또는 ALD 공정에 의해 형성될 수 있고, 제2 유전막(182)은 알루미늄 산화물(Al2O3)을 포함하도록 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
도 16을 참조하면, 커패시터 유전막(180)이 형성된 기판(110)에 어닐링 공정(ANL)이 수행될 수 있다.
일부 실시예들에서, 어닐링 공정(ANL)은 약 350℃ 내지 약 500℃의 온도에서 수 분 내지 수 시간 동안 수행될 수 있으며, 상기 수치에 한정되는 것은 아니다. 어닐링 공정(ANL)을 수행하는 과정에서, 서포터(SPT)에 포함되는 금속(M)이 도펀트로서 커패시터 유전막(180)의 내부로 열 확산하여, 커패시터 유전막(180)의 일부를 도핑할 수 있다.
도 17을 참조하면, 커패시터 유전막(180) 상에 상부 전극(190)을 형성할 수 있다.
상부 전극(190)은 커패시터 유전막(180) 상에서 하부 전극(170)의 내벽에 의해 정의되는 공간을 완전히 채울 수 있다. 상부 전극(190)은 커패시터 유전막(180) 상에 컨포멀하게 형성될 수 있고, 커패시터 유전막(180)을 사이에 두고 하부 전극(170)을 커버하도록 형성될 수 있다.
일부 실시예들에서, 상부 전극(190)은 제3 유전막(183)과 직접 접촉하도록 형성될 수 있다. 상부 전극(190)은 금속 질화물, 금속, 및 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 TiN, TaN, WN, Ru, Pt, 및 Ir 중에서 선택되는 적어도 하나를 포함할 수 있다.
이와 같은 제조 공정을 순차적으로 수행하여, 본 발명의 집적회로 소자(10)가 완성될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(10)는, 하부 전극(170)을 지지하는 서포터(SPT)의 구성 물질인 금속(M)의 일부가 커패시터 유전막(180)의 내부로 확산하여, 이웃하는 하부 전극(170)의 사이에서 커패시터 유전막(180)을 통하여 흐르는 누설 전류를 감소시키는 효과를 가진다. 따라서, 집적회로 소자(10)는 높은 커패시턴스 및 우수한 전기적 특성을 가질 수 있다.
도 18은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 시스템을 나타내는 구성도이다.
도 18을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 집적회로 소자들(10, 20, 30) 중 어느 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 집적회로 소자
110: 기판
120: 게이트 구조물
130: 비트 라인 구조물
150: 컨택 구조물
160: 식각 저지막
170: 하부 전극
180: 커패시터 유전막
190: 상부 전극
SPT: 서포터
110: 기판
120: 게이트 구조물
130: 비트 라인 구조물
150: 컨택 구조물
160: 식각 저지막
170: 하부 전극
180: 커패시터 유전막
190: 상부 전극
SPT: 서포터
Claims (10)
- 기판 상에 배치되는 복수의 하부 전극;
상기 복수의 하부 전극 사이에 배치되는 서포터;
상기 복수의 하부 전극 상에 배치되는 상부 전극; 및
상기 복수의 하부 전극 및 상부 전극 사이에 배치되는 커패시터 유전막;을 포함하고,
상기 서포터는 금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 어느 하나를 포함하고,
상기 서포터에 포함되는 상기 금속이 도펀트로서 상기 커패시터 유전막으로 확산하여 상기 커패시터 유전막의 일부를 도핑하는,
집적회로 소자. - 제1항에 있어서,
상기 서포터에 포함되는 상기 금속은 알루미늄(Al), 실리콘(Si), 코발트(Co), 마그네슘(Mg), 칼슘(Ca), 이트륨(Y), 탄탈륨(Ta), 주석(Sn), 몰리브덴(Mo), 스트론튬(Sr), 란타넘(La), 가돌리늄(Gd), 및 아연(Zn) 중에서 선택된 적어도 하나인 것을 특징으로 하는 집적회로 소자. - 제2항에 있어서,
상기 서포터는 상기 커패시터 유전막에 접촉하고,
상기 금속은 상기 서포터와 상기 커패시터 유전막이 접촉하는 계면을 통하여 상기 커패시터 유전막의 내부로 열 확산(thermal diffusion)하는 것을 특징으로 하는 집적회로 소자. - 제3항에 있어서,
상기 금속은 상기 계면과 인접하는 상기 커패시터 유전막의 내부를 도핑하는 것을 특징으로 하는 집적회로 소자. - 제4항에 있어서,
상기 커패시터 유전막의 내부에서 상기 금속의 도핑 농도는 상기 서포터에서 멀어질수록 감소하는 것을 특징으로 하는 집적회로 소자. - 제5항에 있어서,
상기 상부 전극과 인접하는 상기 커패시터 유전막의 내부에는 상기 금속이 실질적으로 도핑되지 않는 것을 특징으로 하는 집적회로 소자. - 제5항에 있어서,
상기 커패시터 유전막은 제1 유전 물질을 포함하고,
상기 상부 전극과 인접하는 상기 커패시터 유전막의 내부에는 상기 제1 유전 물질과 다른 제2 유전 물질이 층을 이루며 배치되는 것을 특징으로 하는 집적회로 소자. - 제7항에 있어서,
상기 제1 유전 물질은 지르코늄 산화물(ZrO2)을 포함하고,
상기 제2 유전 물질은 알루미늄 산화물(Al2O3)을 포함하는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 복수의 하부 전극은 각각 상기 기판 상에 수직 방향으로 연장되는 필라 형상 또는 실린더 형상을 가지는 것을 특징으로 하는 집적회로 소자. - 기판 상에 배치되는 복수의 하부 전극;
상기 복수의 하부 전극 사이에 배치되는 서포터;
상기 복수의 하부 전극 상에 배치되는 상부 전극; 및
상기 복수의 하부 전극 및 상부 전극 사이에 배치되는 커패시터 유전막;을 포함하고,
상기 서포터는,
금속 산화물, 금속 질화물, 및 금속 산질화물 중에서 선택된 어느 하나를 포함하고, 상기 커패시터 유전막에 접촉하는 제1 서포터; 및
금속 물질을 포함하지 않고, 상기 제1 서포터에 의하여 둘러싸이며 상기 커패시터 유전막에 접촉하지 않는 제2 서포터;로 구성되고,
상기 제1 서포터에 포함되는 상기 금속이 도펀트로서 상기 커패시터 유전막으로 확산하여 상기 커패시터 유전막의 일부를 도핑하는,
집적회로 소자.
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