CN117355133A - 集成电路器件 - Google Patents

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白智睿
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Abstract

一种集成电路器件可以包括在衬底上方的多个下电极、在所述多个下电极之间的支撑件、在所述多个下电极上的上电极、以及在上电极和所述多个下电极之间的电容器电介质膜。支撑件可以包括金属氧化物、金属氮化物和金属氮氧化物中的一种。电容器电介质膜的一部分可以包括掺杂剂。电容器电介质膜的所述一部分中的掺杂剂和支撑件中的金属可以是相同的金属。

Description

集成电路器件
技术领域
发明构思涉及集成电路器件和制造其的方法，更具体地，涉及包括电容器的集成电路器件和制造该集成电路器件的方法。
背景技术
随着近来小型化半导体工艺技术的快速发展，集成电路器件的高集成密度已经加速，并且每个单元的面积已经减小。因此，每个单元中电容器可占据的面积也已减小。例如，随着诸如动态随机存取存储器(DRAM)的集成电路器件的集成密度的增加，每个单元的面积已经减小，同时所需的电容已经保持或增大。因此，需要一种结构，用于通过克服电容器的空间限制和设计规则的限制并增大电容器的电容来保持期望的电特性。
发明内容
发明构思提供了集成电路器件和制造其的方法，该集成电路器件用于通过允许支撑下电极的支撑件的部分材料扩散到电容器电介质膜中而减小流过相邻下电极之间的电容器电介质膜的泄漏电流。
发明构思不限于上面提到的内容，并且将从下面的描述中由本领域技术人员清楚地理解。
根据发明构思的实施方式，一种集成电路器件可以包括在衬底上方的多个下电极、在所述多个下电极之间的支撑件、在所述多个下电极上的上电极、以及在上电极和所述多个下电极之间的电容器电介质膜。支撑件可以包括金属氧化物、金属氮化物和金属氮氧化物中的一种。电容器电介质膜的一部分可以包括掺杂剂。电容器电介质膜的所述一部分中的掺杂剂和支撑件中的金属可以是相同的金属。
根据发明构思的实施方式，一种集成电路器件可以包括在衬底上方的多个下电极、在所述多个下电极之间的支撑件、在所述多个下电极上的上电极、以及在上电极和所述多个下电极之间的电容器电介质膜。支撑件可以包括第一支撑件和第二支撑件。第一支撑件可以包括金属氧化物、金属氮化物和金属氮氧化物中的一种。第一支撑件可以与电容器电介质膜接触。第二支撑件可以不包括金属。第二支撑件可以被第一支撑件围绕，并且可以不与电容器电介质膜接触。电容器电介质膜的一部分可以包括掺杂剂。电容器电介质膜的所述一部分中的掺杂剂和第一支撑件中的金属可以是相同的金属。
根据发明构思的实施方式，一种集成电路器件可以包括：衬底，包括由隔离膜限定的有源区；在衬底上的栅极结构，栅极结构与有源区交叉并在第一方向上延伸；源极/漏极，分别在栅极结构的相反侧的有源区中；在衬底上的位线结构，位线结构在第二方向上延伸，第二方向垂直于第一方向；分别在源极/漏极上的多个接触结构；分别在所述多个接触结构上的多个电容器结构；以及连接并支撑所述多个下电极的支撑件。所述多个电容器结构可以分别包括多个下电极。所述多个电容器结构中的每个可以包括所述多个下电极当中的对应的下电极、电容器电介质膜和上电极。支撑件可以包括金属氧化物、金属氮化物和金属氮氧化物中的一种。电容器电介质膜的一部分可以包括掺杂剂。电容器电介质膜的所述一部分中的掺杂剂和支撑件中的金属可以是相同的金属。
附图说明
实施方式将从以下结合附图的详细说明被更清楚地理解，附图中：
图1是根据实施方式的集成电路器件的布局图；
图2是根据实施方式的集成电路器件的截面图；
图3是图2中的区域CX的放大截面图；
图4是示出根据实施方式的在集成电路器件中金属掺杂剂浓度根据热处理的变化的曲线图；
图5是示出根据实施方式的集成电路器件的泄漏电流特性变化的图；
图6和图7是根据实施方式的集成电路器件的截面图；
图8是根据实施方式的制造集成电路器件的方法的流程图；
图9至图17是根据实施方式的制造集成电路器件的方法中的操作的截面图；以及
图18是根据实施方式的包括集成电路器件的系统的框图。
具体实施方式
诸如“中的至少一个”的表述当在元素列表之后时，修饰整个元素列表，而不修饰列表的个别元素。例如，“A、B和C中的至少一个”和类似的语言(例如，“选自由A、B和C构成的组的至少一个”)可以被解释为仅A，仅B，仅C，或者A、B和C中的两个或更多个的任意组合，例如ABC、AB、BC和AC。
当术语“约”或“基本上”在本说明书中结合数值使用时，意图是相关数值包括围绕所述数值的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”结合几何形状使用时，意图是不要求几何形状的精确，而是该形状的宽容度在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些值和形状应该被解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。当范围被指定时，范围包括其间的所有值，诸如0.1％的增量。
在下文中，将参照附图详细描述实施方式。
图1是根据实施方式的集成电路器件10的布局图，图2是沿着图1中的线II-II'截取的截面图，图3是图2中的区域CX的放大图。
参照图1至图3，集成电路器件10可以包括在衬底110上方的下电极170、支撑下电极170的支撑件SPT、在下电极170上的电容器电介质膜180和在电容器电介质膜180上的上电极190。
衬底110可以包括由隔离膜112限定的有源区AC。衬底110可以对应于包括硅(Si)的晶片。在一些实施方式中，衬底110可以对应于包括诸如锗(Ge)的半导体元素或者诸如硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体的晶片。衬底110可以具有绝缘体上硅(SOI)结构。衬底110可以包括导电区域，例如掺杂质的阱或掺杂质的结构。
例如，隔离膜112可以具有浅沟槽隔离(STI)结构。隔离膜112可以包括填充衬底110中的隔离沟槽112T的绝缘材料。绝缘材料可以包括氟化物硅酸盐玻璃(FSG)、无掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强正硅酸乙酯(PE-TEOS)或东燃硅氮烷(TOSZ)，但不限于此。
有源区AC可以具有相对长的岛形。有源区AC的长轴可以布置在与衬底110的顶表面平行的K方向上。有源区AC可以掺有p型或n型杂质。
衬底110可以包括在X方向上延伸的栅极线沟槽120T。栅极线沟槽120T可以与有源区AC交叉，并且距衬底110的顶表面具有一定深度。栅极线沟槽120T的一部分可以延伸到隔离膜112的内部。隔离膜112中的栅极线沟槽120T的底部可以在比有源区AC中的栅极线沟槽120T的底部低的水平处。
源极/漏极区114可以在栅极线沟槽120T的相反侧的每一侧的有源区AC上。源极/漏极区114可以包括掺有与有源区AC不同导电类型的杂质的杂质区。源极/漏极区114可以掺有n型或p型杂质。
栅极结构120可以形成在栅极线沟槽120T中。栅极结构120可以包括依次形成在栅极线沟槽120T的内壁上的栅极绝缘层122、栅电极层124和栅极盖层126。
栅极绝缘层122可以共形地形成在栅极线沟槽120T的内壁上至一定厚度。栅极绝缘层122可以包括选自硅氧化物、硅氮化物、硅氮氧化物、氧化物/氮化物/氧化物(ONO)和具有比硅氧化物高的介电常数的高k材料的至少一种。
栅电极层124可以形成在栅极绝缘层122上，以填充栅极线沟槽120T直至距栅极线沟槽120T底部的一定高度。栅电极层124可以包括在栅极绝缘层122上的功函数控制层(未示出)和在功函数控制层上的掩埋金属层(未示出)，其中掩埋金属层填充栅极线沟槽120T的底部。
栅极盖层126可以在栅电极层124上并且可以填充栅极线沟槽120T的剩余部分。例如，栅极盖层126可以包括选自硅氧化物、硅氮氧化物和硅氮化物的至少一种。
位线结构130可以在源极/漏极区114上，并且可以在垂直于X方向的Y方向上延伸。位线结构130可以包括依次堆叠在衬底110上的位线接触132、位线134和位线盖层136。例如，位线接触132可以包括多晶硅，位线134可以包括金属材料，位线盖层136可以包括硅氮化物或硅氮氧化物。
第一层间绝缘膜142可以在衬底110上。位线接触132可以穿过第一层间绝缘膜142以连接到源极/漏极区114。位线134和位线盖层136可以在第一层间绝缘膜142上。第二层间绝缘膜144可以在第一层间绝缘膜142上，并且可以覆盖位线134的侧表面以及位线盖层136的侧表面和顶表面。
接触结构150可以在源极/漏极区114上。第一层间绝缘膜142和第二层间绝缘膜144可以围绕接触结构150的侧壁。在一些实施方式中，接触结构150可以包括依次堆叠在衬底110上的下接触(未示出)、金属硅化物层(未示出)和上接触(未示出)。
电容器结构CS可以在第二层间绝缘膜144上。电容器结构CS可以包括电连接到接触结构150的下电极170、共形地覆盖下电极170的电容器电介质膜180和在电容器电介质膜180上的上电极190。具有开口160T的蚀刻停止膜160可以在第二层间绝缘膜144上，并且下电极170的底部可以在蚀刻停止膜160的开口160T中。
示出了多个电容器结构CS分别布置在沿X方向和Y方向重复布置的多个接触结构150上，但实施方式不限于此。不同地，多个电容器结构CS可以在沿X方向和Y方向重复布置的多个接触结构150上布置成蜂巢图案。
下电极170可以包括金属氮化物、金属或其组合。例如，下电极170可以包括选自TiN、TaN、WN、Ru、Pt和Ir的至少一种。下电极170可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
下电极170可以具有非常大的高宽比。例如，下电极170的高宽比可以是约10至约30。详细地，下电极170的直径可以是约20nm至约100nm，下电极170的高度可以是约500nm至约4000nm，但是下电极170不限于这些尺寸。由于下电极170具有大的高宽比，因此下电极170可能倒塌或断裂。
支撑件SPT可以限制和/或防止下电极170倒塌或断裂。支撑件SPT可以具有包括与下电极170接触的支撑件图案的板形。在根据发明构思的集成电路器件10中，支撑件SPT不仅可以用作支撑件，而且可以向电容器电介质膜180提供金属掺杂剂。这将在下面详细描述。
电容器电介质膜180可以在下电极170的外表面和支撑件SPT的外表面上。电容器电介质膜180可以具有第一至第三电介质膜181、182和183的堆叠结构。电容器电介质膜180可以包括具有比硅氧化物高的介电常数的高k材料。例如，电容器电介质膜180可以具有约10至约25的介电常数。
在一些实施方式中，第一电介质膜181和第三电介质膜183可以包括彼此基本上相同的材料，第二电介质膜182可以包括与第一电介质膜181和第三电介质膜183不同的材料。例如，第一电介质膜181和第三电介质膜183可以包括锆氧化物(ZrO2)，第二电介质膜182可以包括铝氧化物(Al2O3)。
上电极190可以在电容器电介质膜180上。上电极190可以共形地形成在电容器电介质膜180上，并且可以覆盖下电极170，且电容器电介质膜180在上电极190和下电极170之间。在一些实施方式中，上电极190可以与第三电介质膜183直接接触。上电极190可以包括金属氮化物、金属或其组合。例如，上电极190可以包括选自TiN、TaN、WN、Ru、Pt和Ir的至少一种。
随着近来小型化半导体工艺技术的快速发展，集成电路器件10的高集成密度已经加速，并且每个单元的面积已经减小。因此，每个单元中电容器结构CS可占据的面积也已减小。例如，随着诸如动态随机存取存储器(DRAM)的集成电路器件10的集成密度的增加，每个单元的面积已经减小，同时所需的电容已经保持或增大。
因此，在相邻下电极170因每个单元的面积减小而彼此非常靠近的结构中，泄漏电流可能不期望地流过电容器电介质膜180。为了限制和/或防止泄漏电流流过电容器电介质膜180，用于限制和/或防止泄漏电流的界面层可以形成在电容器电介质膜180中，但是界面层可能阻碍电容器电介质膜180的高k材料的结晶，从而导致电容器电介质膜180的电容减小。
换句话说，需要一种结构，用于通过克服具有高集成密度的集成电路器件10的空间限制和设计规则的限制并增大集成电路器件10的电容来保持期望的电特性。
在根据发明构思的集成电路器件10中，用于减小电容器电介质膜180的泄漏电流的材料首先被包括在支撑件SPT中，然后通过热扩散移动到电容器电介质膜180中，从而可以限制和/或防止相邻下电极170之间的短路，而不会阻碍电容器电介质膜180的结晶。
详细地，支撑件SPT可以包括金属氧化物、金属氮化物或金属氮氧化物。包括在支撑件SPT中的金属M可以包括选自铝(Al)、Si、钴(Co)、镁(Mg)、钙(Ca)、钇(Y)、钽(Ta)、锡(Sn)、钼(Mo)、锶(Sr)、镧(La)、钆(Gd)和锌(Zn)的至少一种。
在形成构成电容器电介质膜180的高k材料之后，包括在支撑件SPT中的金属M可以通过退火工艺作为掺杂剂扩散到电容器电介质膜180中，使得电容器电介质膜180的一部分可以掺有金属M。例如，支撑件SPT可以与电容器电介质膜180的第一电介质膜181直接接触，并且金属M可以通过支撑件SPT和第一电介质膜181之间的界面热扩散到第一电介质膜181中。
在一些实施方式中，第一电介质膜181的内部可以掺有掺杂剂，例如金属M，但是第二电介质膜182和第三电介质膜183中的每个的内部可以基本上不掺金属M。换句话说，电容器电介质膜180中的金属M的浓度可以随着远离支撑件SPT而降低。
最终，在根据发明构思的集成电路器件10中，作为包括在支撑件SPT中的材料的金属M的部分可以扩散到电容器电介质膜180中，从而减小流过相邻下电极170之间的电容器电介质膜180的泄漏电流。因此，集成电路器件10可以具有高电容和改善的电特性。
下面描述根据发明构思的集成电路器件10的特征。图4是示出在发明构思的实验示例中金属掺杂剂的浓度根据热处理的变化的曲线图。图5是示出发明构思的实验示例A中的泄漏电流特性与比较例B中的泄漏电流特性的比较的图。
图4示出了在发明构思的实验示例中在退火工艺ANL之前和之后的金属M的浓度变化。
参照图4，通过发明构思的实验示例，可以看出当在发明构思的实验示例中在一定温度执行热处理时，包括在支撑件SPT(见图2)中的金属M移动到支撑件SPT和电容器电介质膜180(见图2)之间的界面(对应于图4的曲线图的X轴上的点“0”)。
对于热处理，退火工艺ANL在约350℃至约500℃的温度执行。当将在退火工艺ANL之前和之后的金属M的浓度彼此相比较时，可以看出在退火工艺ANL之后，支撑件SPT和电容器电介质膜180之间的界面中的金属M的浓度已经增大。
图5示出了根据是否执行金属掺杂在实验示例A和比较例B中的泄漏电流值。
参照图5，通过实验示例A和比较例B之间的比较，可以看出当电容器电介质膜掺有金属M时，泄漏电流值发生了变化。
当将其中在掺有金属M的电容器电介质膜中测量泄漏电流的实验示例A与其中在未掺金属M的电容器电介质膜中测量泄漏电流的比较例B进行比较时，可以看出在实验示例A中泄漏电流减小。
图6和图7是根据实施方式的集成电路器件20和30的截面图。
集成电路器件20和30的元件以及下面描述的元件的材料与上面参照图1至图3描述的那些大部分基本上相同或相似。因此，为了便于描述，聚焦于与集成电路器件10的不同之处描述集成电路器件20和30。
参照图6，集成电路器件20可以包括在衬底110上方的下电极170、支撑下电极170的支撑件SPT2、在下电极170上的电容器电介质膜180和在电容器电介质膜180上的上电极190。
在根据本实施方式的集成电路器件20中，电容器结构CS2可以包括支撑件SPT2。支撑件SPT2可以包括第一支撑件SPT_P1和第二支撑件SPT_P2。
第一支撑件SPT_P1可以包括金属氧化物、金属氮化物或金属氮氧化物，并且可以与电容器电介质膜180接触。例如，包括在第一支撑件SPT_P1中的金属M可以包括选自Al、Si、Co、Mg、Ca、Y、Ta、Sn、Mo、Sr、La、Gd和Zn的至少一种。
第二支撑件SPT_P2可以不包括金属M，并且可以被第一支撑件SPT_P1围绕，因此不与电容器电介质膜180直接接触。例如，第二支撑件SPT_P2可以包括硅氮化物。
包括在第一支撑件SPT_P1中的金属M可以作为掺杂剂扩散到电容器电介质膜180中，使得电容器电介质膜180的第一电介质膜181可以掺有金属M。金属M可以通过第一支撑件SPT_P1和第一电介质膜181之间的界面热扩散到第一电介质膜181中。
在一些实施方式中，第一支撑件SPT_P1可以在第二支撑件SPT_P2的顶表面和底表面上。第一支撑件SPT_P1和第二支撑件SPT_P2中的每个可以与多个下电极170的侧壁接触，并且电容器电介质膜180可以共形地形成在第一支撑件SPT_P1的外表面和下电极170的外表面上。
参照图7，集成电路器件30可以包括在衬底110上方的下电极370、支撑下电极370的支撑件SPT、在下电极370上的电容器电介质膜380和在电容器电介质膜380上的上电极390。电容器电介质膜380可以包括第一至第三电介质膜381、382和383。
集成电路器件30的下电极370可以具有圆筒形或杯形，在接触结构150上具有封闭的底部。
电容器结构CS3可以包括电连接到接触结构150的下电极370、共形地覆盖下电极370的电容器电介质膜380和在电容器电介质膜380上的上电极390。
当下电极370具有圆筒形时，对应于存储电极的下电极370的表面积可以最大化，因此，电容器结构CS3的电容可以增大。
图8是根据实施方式的制造集成电路器件的方法的流程图。
参照图8，制造集成电路器件的方法S10可以包括依次执行的操作S110至S160。
当可以修改实施方式时，操作顺序可以不同于描述操作的顺序。例如，被描述为依次执行的两个操作可以基本上同时执行或者按相反的顺序执行。
方法S10可以包括在操作S110中在衬底上形成栅极结构和接触结构、在操作S120中在接触结构上形成下电极、在操作S130中形成接触下电极的侧壁的支撑件、在操作S140中在下电极和支撑件上形成电容器电介质膜、在操作S150中在衬底上执行退火工艺、以及在操作S160中在电容器电介质膜上形成上电极。
下面参照图9至图17详细描述操作S110至S160的技术特征。
图9至图17是根据实施方式的制造集成电路器件的方法中的操作的截面图。
为了便于描述，图9至图17是与图1中的线II-II'对应的截面图。
参照图9，可以在衬底110中形成隔离沟槽112T，可以在隔离沟槽112T中形成限定有源区AC的隔离膜112。
随后，可以在衬底110上形成掩模图案(未示出)，可以通过使用掩模图案作为蚀刻掩模在衬底110中形成多个栅极线沟槽120T。栅极线沟槽120T可以彼此平行地延伸，每个栅极线沟槽120T可以具有与有源区AC交叉的线形。
随后，可以在每个栅极线沟槽120T的内壁上形成栅极绝缘层122。可以通过在栅极绝缘层122上形成栅极导电层(未示出)以填充每个栅极线沟槽120T、然后使用回蚀刻工艺将栅极导电层的上部去除至一定高度而形成栅电极层124。
随后，可以通过形成绝缘材料以填充栅极线沟槽120T的剩余部分、以及平坦化绝缘材料以暴露衬底110的顶表面而在栅极线沟槽120T中形成栅极盖层126。此时，可以去除掩模图案。
随后，可以通过将杂质离子注入到衬底110的在栅极结构120的相反侧的每一侧的部分中而形成源极/漏极区114。可选地，可以通过在形成隔离膜112之后将杂质离子注入到衬底110中而在有源区AC上形成源极/漏极区114。
参照图10，可以在衬底110上形成第一层间绝缘膜142，可以在第一层间绝缘膜142中形成开口以暴露源极/漏极区114的顶表面。
可以通过在第一层间绝缘膜142上形成导电层以填充第一层间绝缘膜142的开口、以及平坦化导电层的上部而在第一层间绝缘膜142的开口中形成电连接到源极/漏极区114的位线接触132。
随后，通过在第一层间绝缘膜142上依次形成导电层和绝缘层、然后图案化导电层和绝缘层，位线134和位线盖层136可以形成为在与衬底110的顶表面平行的Y方向上延伸。尽管未示出，但可以在位线134和位线盖层136的侧壁上进一步形成位线间隔物。
随后，可以在第一层间绝缘膜142上形成第二层间绝缘膜144以覆盖位线134和位线盖层136。
随后，可以在第一层间绝缘膜142和第二层间绝缘膜144中形成开口以暴露源极/漏极区114的顶表面，可以在第一层间绝缘膜142和第二层间绝缘膜144的开口中形成接触结构150。在一些实施方式中，可以通过在第一层间绝缘膜142和第二层间绝缘膜144的开口中依次形成下接触(未示出)、金属硅化物层(未示出)和上接触(未示出)而形成接触结构150。
参照图11，可以在第二层间绝缘膜144和接触结构150上依次形成蚀刻停止膜160、模层ML、支撑件形成层SPTL和牺牲层SL。
模层ML可以包括硅氧化物。例如，可以使用诸如BPSG、旋涂电介质(SOD)、PSG、PE-TEOS或低压TEOS(LPTEOS)的材料来形成模层ML。模层ML可以形成至约500nm至约4000nm的厚度，但不限于此。
随后，可以在模层ML中形成支撑件形成层SPTL。支撑件形成层SPTL可以包括金属氧化物、金属氮化物或金属氮氧化物。包括在支撑件形成层SPTL中的金属M可以包括选自Al、Si、Co、Mg、Ca、Y、Ta、Sn、Mo、Sr、La、Gd和Zn的至少一种。
随后，可以在模层ML上形成牺牲层SL。例如，可以使用诸如TEOS、BPSG、PSG、USG、SOD或高密度等离子体氧化物(HDP)的材料来形成牺牲层SL。牺牲层SL可以形成至约50nm至约200nm的厚度，但不限于此。
随后，可以通过向牺牲层SL施加光致抗蚀剂以及经由曝光和显影图案化光致抗蚀剂而形成掩模图案MP。其中将要形成下电极170(见图14)的区域可以由掩模图案MP限定。还可以在牺牲层SL上形成抗反射涂层(ARC)(未示出)。
参照图12，可以通过经由使用掩模图案MP作为蚀刻掩模依次蚀刻牺牲层SL、支撑件形成层SPTL和模层ML而形成通孔PH。
随后，可以通过去除蚀刻停止膜160的暴露在通孔PH底部的部分而形成开口160T。可以通过通孔PH和蚀刻停止膜160的开口160T暴露接触结构150的顶表面。
随后，可以通过灰化工艺和剥离工艺去除掩模图案MP。
参照图13，可以形成下电极形成层170L以共形地覆盖通孔PH和蚀刻停止膜160的开口160T的内壁。
在一些实施方式中，下电极形成层170L可以在蚀刻停止膜160的侧表面、模层ML的侧表面、支撑件SPT的侧表面以及牺牲层SL的侧表面和顶表面上形成为与接触结构150的顶表面接触。例如，可以使用CVD或ALD形成下电极形成层170L。
参照图14，可以通过经由使用节点分离工艺去除下电极形成层170L(见图13)的在模层ML的顶表面上方的部分以及牺牲层SL(见图13)而形成下电极170。
节点分离工艺可以通过回蚀刻或化学机械抛光(CMP)而去除牺牲层SL。
随后，可以去除模层ML。例如，当模层ML包括硅氧化物时，模层ML可以通过使用氢氟酸或缓冲氧化物蚀刻剂(BOE)的湿蚀刻工艺被完全去除。
在湿蚀刻工艺期间，支撑件SPT可以不被蚀刻，而是保留并牢固地支撑下电极170，从而限制和/或防止下电极170倒塌或断裂。下电极170可以在接触结构150上形成为具有在垂直于衬底110的顶表面的Z方向上延伸的柱形。
参照图15，可以通过在下电极170和支撑件SPT上依次形成第一至第三电介质膜181、182和183而形成电容器电介质膜180。
第一电介质膜181和第三电介质膜183可以使用ALD形成为包括ZrO2，第二电介质膜182可以使用CVD或ALD形成为包括Al2O3。
参照图16，可以对其上形成有电容器电介质膜180的衬底110执行退火工艺ANL。
在一些实施方式中，退火工艺ANL可以在约350℃至约500℃的温度执行约几分钟至约几小时，但不限于这些数值。在退火工艺ANL期间，包括在支撑件SPT中的金属M可以作为掺杂剂热扩散到电容器电介质膜180中，使得电容器电介质膜180的一部分可以掺有金属M。
参照图17，可以在电容器电介质膜180上形成上电极190。
上电极190可以在电容器电介质膜180上形成为完全填充由相邻下电极170限定的空间。上电极190可以共形地形成在电容器电介质膜180上以覆盖每个下电极170，且电容器电介质膜180在上电极190和下电极170之间。
在一些实施方式中，上电极190可以形成为与第三电介质膜183直接接触。上电极190可以包括金属氮化物、金属或其组合。例如，上电极190可以包括选自TiN、TaN、WN、Ru、Pt和Ir的至少一种。
可以通过依次执行上述工艺而完全形成集成电路器件10。
最终，在根据发明构思的集成电路器件10中，作为包括在支撑件SPT中的材料的金属M的部分可以扩散到电容器电介质膜180中，从而减小流过相邻下电极170之间的电容器电介质膜180的泄漏电流。因此，集成电路器件10可以具有高电容和改善的电特性。
图18是根据实施方式的包括集成电路器件的系统1000的框图。
参照图18，系统1000可以包括控制器1010、输入/输出(I/O)装置1020、存储器装置1030、接口1040和总线1050。
系统1000可以包括移动系统或者发送或接收信息的系统。在一些实施方式中，移动系统可以包括便携式计算机、网络平板、移动电话、数字音乐播放器或存储器卡。
控制器1010可以控制系统1000中的可运行程序，并包括微处理器、数字信号处理器、微控制器等。
I/O装置1020可以用于系统1000的数据输入或输出。系统1000可以使用I/O装置1020连接到外部装置(例如，个人计算机(PC)或网络)并与该外部装置交换数据。例如，I/O装置1020可以包括触摸屏、触摸板、键盘或显示器。
存储器装置1030可以存储用于控制器1010的操作的数据或已由控制器1010处理的数据。存储器装置1030可以包括根据发明构思的上述集成电路器件10、20或30。
接口1040可以对应于系统1000和外部装置之间的数据传输通道。控制器1010、I/O装置1020、存储器装置1030和接口1040可以通过总线1050彼此通信。
上面公开的一个或更多个元件可以包括处理电路或在处理电路中实现，处理电路诸如为：包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
虽然已经参照发明构思的实施方式具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请基于2022年7月5日在韩国知识产权局提交的第10-2022-0082757号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用整体并合于此。

Claims (20)

1.一种集成电路器件，包括：
在衬底上方的多个下电极；
在所述多个下电极之间的支撑件；
在所述多个下电极上的上电极；以及
在所述上电极和所述多个下电极之间的电容器电介质膜，其中
所述支撑件包括金属氧化物、金属氮化物和金属氮氧化物中的一种，
所述电容器电介质膜的一部分包括掺杂剂，以及
所述电容器电介质膜的所述一部分中的所述掺杂剂和所述支撑件中的金属是相同的金属。
2.根据权利要求1所述的集成电路器件，其中
所述支撑件中的所述金属包括铝(Al)、硅(Si)、钴(Co)、镁(Mg)、钙(Ca)、钇(Y)、钽(Ta)、锡(Sn)、钼(Mo)、锶(Sr)、镧(La)、钆(Gd)和锌(Zn)中的至少一种。
3.根据权利要求2所述的集成电路器件，其中
所述支撑件在所述支撑件和所述电容器电介质膜之间的界面处与所述电容器电介质膜接触。
4.根据权利要求3所述的集成电路器件，其中
所述电容器电介质膜的包括所述掺杂剂的所述一部分与所述支撑件和所述电容器电介质膜之间的所述界面相邻。
5.根据权利要求4所述的集成电路器件，其中随着离开所述支撑件和所述电容器电介质膜之间的所述界面的距离增加，所述电容器电介质膜的所述一部分中的所述金属的浓度降低。
6.根据权利要求5所述的集成电路器件，其中
所述电容器电介质膜的与所述上电极相邻的区域基本上不掺与所述支撑件中的所述金属相同的金属。
7.根据权利要求5所述的集成电路器件，其中
所述电容器电介质膜包括第一电介质材料以及第二电介质材料的层，
所述第二电介质材料不同于所述第一电介质材料，以及
所述第二电介质材料的所述层在所述电容器电介质膜的与所述上电极相邻的区域中。
8.根据权利要求7所述的集成电路器件，其中
所述第一电介质材料包括锆氧化物(ZrO2)，以及
所述第二电介质材料包括铝氧化物(Al2O3)。
9.根据权利要求1所述的集成电路器件，其中所述多个下电极中的每个具有柱形或圆筒形，并且在垂直于所述衬底的方向上延伸。
10.根据权利要求9所述的集成电路器件，其中
所述支撑件与所述多个下电极中的每个的侧壁接触，以及
所述电容器电介质膜共形地在所述支撑件的外表面和所述多个下电极中的每个的外表面上。
11.一种集成电路器件，包括：
在衬底上方的多个下电极；
在所述多个下电极之间的支撑件；
在所述多个下电极上的上电极；以及
在所述上电极和所述多个下电极之间的电容器电介质膜，其中
所述支撑件包括第一支撑件和第二支撑件，
所述第一支撑件包括金属氧化物、金属氮化物和金属氮氧化物中的一种，
所述第一支撑件与所述电容器电介质膜接触，
所述第二支撑件不包括金属，
所述第二支撑件被所述第一支撑件围绕，
所述第二支撑件不与所述电容器电介质膜接触，
所述电容器电介质膜的一部分包括掺杂剂，以及
所述电容器电介质膜的所述一部分中的所述掺杂剂和所述第一支撑件中的金属是相同的金属。
12.根据权利要求11所述的集成电路器件，其中
所述第一支撑件中的所述金属包括铝(Al)、硅(Si)、钴(Co)、镁(Mg)、钙(Ca)、钇(Y)、钽(Ta)、锡(Sn)、钼(Mo)、锶(Sr)、镧(La)、钆(Gd)和锌(Zn)中的至少一种，以及
所述第二支撑件包括硅氮化物。
13.根据权利要求12所述的集成电路器件，其中
所述电容器电介质膜的所述一部分和所述第一支撑件通过所述第一支撑件和所述电容器电介质膜之间的界面彼此接触。
14.根据权利要求11所述的集成电路器件，其中
所述第一支撑件在所述第二支撑件的顶表面和所述第二支撑件的底表面中的每个上。
15.根据权利要求14所述的集成电路器件，其中
所述第一支撑件和所述第二支撑件中的每个与所述多个下电极中的每个的侧壁接触，以及
所述电容器电介质膜共形地在所述第一支撑件的外表面和所述多个下电极中的每个的外表面上。
16.一种集成电路器件，包括：
衬底，包括由隔离膜限定的有源区；
在所述衬底上的栅极结构，所述栅极结构与所述有源区交叉并且在第一方向上延伸；
源极/漏极，分别在所述栅极结构的相反侧的所述有源区中；
在所述衬底上的位线结构，所述位线结构在第二方向上延伸，所述第二方向垂直于所述第一方向；
分别在所述源极/漏极上的多个接触结构；
分别在所述多个接触结构上的多个电容器结构，所述多个电容器结构分别包括多个下电极，所述多个电容器结构中的每个包括所述多个下电极当中的对应的下电极、电容器电介质膜和上电极；以及
支撑件，连接并支撑所述多个下电极，其中
所述支撑件包括金属氧化物、金属氮化物和金属氮氧化物中的一种，
所述电容器电介质膜的一部分包括掺杂剂，以及
所述电容器电介质膜的所述一部分中的所述掺杂剂和所述支撑件中的金属是相同的金属。
17.根据权利要求16所述的集成电路器件，其中
所述支撑件中的所述金属包括铝(Al)、硅(Si)、钴(Co)、镁(Mg)、钙(Ca)、钇(Y)、钽(Ta)、锡(Sn)、钼(Mo)、锶(Sr)、镧(La)、钆(Gd)和锌(Zn)中的至少一种，以及
所述支撑件在所述支撑件和所述电容器电介质膜之间的界面处与所述电容器电介质膜接触。
18.根据权利要求17所述的集成电路器件，其中
所述电容器电介质膜具有第一电介质膜、第二电介质膜和第三电介质膜的堆叠结构，
所述第一电介质膜和所述第三电介质膜包括锆氧化物(ZrO2)，
所述第二电介质膜包括铝氧化物(Al2O3)，
所述第一电介质膜的内部包括所述掺杂剂，以及
所述第二电介质膜和所述第三电介质膜中的每个的内部不包括所述掺杂剂。
19.根据权利要求16所述的集成电路器件，其中
所述支撑件包括第一支撑件和第二支撑件，
所述第一支撑件包括所述金属氧化物、所述金属氮化物和所述金属氮氧化物中的一种，
所述第一支撑件与所述电容器电介质膜接触，
所述第二支撑件包括硅氮化物，
所述第二支撑件被所述第一支撑件围绕，以及
所述第二支撑件不与所述电容器电介质膜接触。
20.根据权利要求16所述的集成电路器件，其中所述金属减少所述多个下电极之间的所述电容器电介质膜中的泄漏电流的流动。
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