TW202416500A - 積體電路裝置 - Google Patents

積體電路裝置 Download PDF

Info

Publication number
TW202416500A
TW202416500A TW112124151A TW112124151A TW202416500A TW 202416500 A TW202416500 A TW 202416500A TW 112124151 A TW112124151 A TW 112124151A TW 112124151 A TW112124151 A TW 112124151A TW 202416500 A TW202416500 A TW 202416500A
Authority
TW
Taiwan
Prior art keywords
dielectric film
capacitor dielectric
integrated circuit
metal
circuit device
Prior art date
Application number
TW112124151A
Other languages
English (en)
Inventor
鄭圭鎬
閔淙渶
白智叡
李叡璱
李眞旭
崔原湜
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202416500A publication Critical patent/TW202416500A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種積體電路裝置可包括：多個下部電極，位於基板上方；支撐件，位於所述多個下部電極之間；上部電極，位於所述多個下部電極上；以及電容器介電膜，位於上部電極與所述多個下部電極之間。所述支撐件可包含金屬氧化物、金屬氮化物及金屬氮氧化物中的一者。所述電容器介電膜的一部分可包含摻雜劑。所述電容器介電膜的所述一部分中的摻雜劑與支撐件中的金屬可為相同的金屬。

Description

積體電路裝置
本發明概念是有關於一種積體電路裝置及其製造方法，且更具體而言是有關於一種包括電容器的積體電路裝置及製造所述積體電路裝置的方法。 [相關申請案的交叉參考]
本申請案是基於在2022年7月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0082757號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
近來隨著微型化半導體製程技術的迅速發展，積體電路裝置的高積體密度亦已加速，且每一胞元的面積亦已減小。因此，電容器在每一胞元中可佔據的面積亦已減小。舉例而言，隨著積體電路裝置（例如動態隨機存取記憶體（dynamic random access memory，DRAM））的積體密度增大，每一胞元的面積亦已減小，而所需的電容得到維持或已增大。因此，需要一種藉由克服電容器的空間限制及設計規則限制且使電容器的電容增大來維持所期望電性特性的結構。
本發明概念提供一種積體電路裝置及其製造方法，所述積體電路裝置藉由使得對下部電極進行支撐的支撐件的材料的一部分能夠擴散至位於鄰近的下部電極之間的電容器介電膜中來減小流經所述電容器介電膜的漏電流。
本發明概念並非僅限於以上所提及的內容，且熟習此項技術者將藉由以下說明清楚地理解本發明概念。
根據本發明概念的實施例，一種積體電路裝置可包括：多個下部電極，位於基板上方；支撐件，位於所述多個下部電極之間；上部電極，位於所述多個下部電極上；以及電容器介電膜，位於所述上部電極與所述多個下部電極之間。所述支撐件可包含金屬氧化物、金屬氮化物及金屬氮氧化物中的一者。所述電容器介電膜的一部分可包含摻雜劑。所述電容器介電膜的所述一部分中的所述摻雜劑與所述支撐件中的金屬可為相同的金屬。
根據本發明概念的實施例，一種積體電路裝置可包括：多個下部電極，位於基板上方；支撐件，位於所述多個下部電極之間；上部電極，位於所述多個下部電極上；以及電容器介電膜，位於所述上部電極與所述多個下部電極之間。所述支撐件可包括第一支撐件及第二支撐件。所述第一支撐件可包含金屬氧化物、金屬氮化物及金屬氮氧化物中的一者。所述第一支撐件可與電容器介電膜接觸。所述第二支撐件可不包含金屬。所述第二支撐件可被第一支撐件環繞且可不與電容器介電膜接觸。電容器介電膜的一部分可包含摻雜劑。電容器介電膜的所述一部分中的摻雜劑與第一支撐件中的金屬可為相同的金屬。
根據本發明概念的實施例，一種積體電路裝置可包括：基板，包括由隔離膜界定的主動區；閘極結構，位於所述基板上，所述閘極結構與主動區交叉且在第一方向上延伸；源極/汲極，分別在閘極結構的相對的側處位於主動區中；位元線結構，位於所述基板上，所述位元線結構在第二方向上延伸，所述第二方向垂直於第一方向；多個接觸結構，分別位於源極/汲極上；多個電容器結構，分別位於所述多個接觸結構上；以及支撐件，對所述多個下部電極進行連接及支撐。所述多個電容器結構可分別包括多個下部電極。所述多個電容器結構中的每一者可包括所述多個下部電極之中對應的下部電極、電容器介電膜及上部電極。所述支撐件可包含金屬氧化物、金屬氮化物及金屬氮氧化物中的一者。所述電容器介電膜的一部分可包含摻雜劑。所述電容器介電膜的所述一部分中的摻雜劑與支撐件中的金屬可為相同的金屬。
例如「…中的至少一者（at least one of）」等表達當出現在一系列元件之後時，是修飾整個系列的元件而並非修飾所述系列中的各別元件。舉例而言，「A、B及C中的至少一者」及相似語言（例如，「選自由A、B及C組成的群組的至少一者」）可被視為僅A、僅B、僅C或者A、B及C中的二或更多者的任意組合，例如（舉例而言）ABC、AB、BC及AC。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，旨在使相關聯的數值包括所陳述數值附近的製造容差或操作容差（例如，±10%）。另外，當結合幾何形狀使用用詞「大體上（generally）」及「實質上」時，旨在不要求幾何形狀的精確度，但所述形狀的寬容度（latitude）處於本揭露的範圍內。此外，無論數值或形狀是否被「約」或「實質上」修飾，將理解，該些值及形狀應被視為包括所陳述數值或形狀附近的製造容差或操作容差（例如，±10%）。當指定範圍時，所述範圍包括介於所述範圍之間的所有值，例如0.1%的增量。
在下文中參照附圖詳細闡述各實施例。
圖1是根據實施例的積體電路裝置10的佈局圖，圖2是沿著圖1中的線II-II'截取的剖視圖，且圖3是圖2中的區CX的放大圖。
參照圖1至圖3，積體電路裝置10可包括位於基板110上方的下部電極170、對下部電極170進行支撐的支撐件SPT、位於下部電極170上的電容器介電膜180以及位於電容器介電膜180上的上部電極190。
基板110可包括由隔離膜112界定的主動區AC。基板110可對應於包含矽（Si）的晶圓。在一些實施例中，基板110可對應於包含半導體元素（例如鍺（Ge））或化合物半導體（例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP））的晶圓。基板110可具有絕緣體上矽（silicon on insulator，SOI）結構。基板110可包括導電區，例如經雜質摻雜的阱或經雜質摻雜的結構。
舉例而言，隔離膜112可具有淺溝渠隔離（shallow trench isolation，STI）結構。隔離膜112可包含對基板110中的隔離溝渠112T進行填充的絕緣材料。絕緣材料可包括氟化物矽酸鹽玻璃（fluoride silicate glass，FSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）、磷矽酸鹽玻璃（phospho-silicate glass，PSG）、可流動性氧化物（flowable oxide，FOX）、電漿增強型正矽酸四乙酯（plasma enhanced tetra-ethyl-ortho-silicate，PE-TEOS）或東燃矽氮烷（tonen silazen，TOSZ），但並非僅限於此。
主動區AC可具有相對長的島形狀（island shape）。主動區AC的長軸可佈置於與基板110的頂表面平行的K方向上。主動區AC可經p型雜質或n型雜質摻雜。
基板110可包括在X方向上延伸的閘極線溝渠120T。閘極線溝渠120T可與主動區AC交叉且距基板110的頂表面具有特定深度。閘極線溝渠120T的一部分可延伸至隔離膜112的內部。閘極線溝渠120T的位於隔離膜112中的底部相較於閘極線溝渠120T的位於主動區AC中的底部可處於較低的水準處。
在主動區AC上在閘極線溝渠120T的相對的側中的每一者處可具有源極/汲極區114。源極/汲極區114可包括經與主動區AC不同導電類型的雜質摻雜的雜質區。源極/汲極區114可經n型雜質或p型雜質摻雜。
在閘極線溝渠120T中可形成有閘極結構120。閘極結構120可包括依序形成於閘極線溝渠120T的內壁上的閘極絕緣層122、閘極電極層124及閘極頂蓋層126。
閘極絕緣層122可在閘極線溝渠120T的內壁上共形地形成至特定厚度。閘極絕緣層122可包含選自氧化矽、氮化矽、氮氧化矽、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）及介電常數高於氧化矽的高介電常數（high-k）材料的至少一者。
閘極電極層124可形成於閘極絕緣層122上，以對閘極線溝渠120T進行填充直至距閘極線溝渠120T的底部具有特定高度。閘極電極層124可包括位於閘極絕緣層122上的功函數控制層（未示出）及位於功函數控制層上的隱埋金屬層（未示出），其中隱埋金屬層對閘極線溝渠120T的底部部分進行填充。
閘極頂蓋層126可位於閘極電極層124上且可對閘極線溝渠120T的其餘部分進行填充。舉例而言，閘極頂蓋層126可包含選自氧化矽、氮氧化矽及氮化矽的至少一者。
在源極/汲極區114上可具有位元線結構130，且位元線結構130可在與X方向垂直的Y方向上延伸。位元線結構130可包括依序堆疊於基板110上的位元線接觸件132、位元線134及位元線頂蓋層136。舉例而言，位元線接觸件132可包含複晶矽，位元線134可包含金屬材料，且位元線頂蓋層136可包含氮化矽或氮氧化矽。
在基板110上可具有第一層間絕緣膜142。位元線接觸件132可穿過第一層間絕緣膜142以連接至源極/汲極區114。位元線134及位元線頂蓋層136可位於第一層間絕緣膜142上。在第一層間絕緣膜142上可具有第二層間絕緣膜144，且第二層間絕緣膜144可覆蓋位元線134的側表面以及位元線頂蓋層136的側表面及頂表面。
在源極/汲極區114上可具有接觸結構150。第一層間絕緣膜142及第二層間絕緣膜144可環繞接觸結構150的側壁。在一些實施例中，接觸結構150可包括依序堆疊於基板110上的下部接觸件（未示出）、金屬矽化物層（未示出）及上部接觸件（未示出）。
在第二層間絕緣膜144上可具有電容器結構CS。電容器結構CS可包括電性連接至接觸結構150的下部電極170、共形地覆蓋下部電極170的電容器介電膜180以及位於電容器介電膜180上的上部電極190。在第二層間絕緣膜144上可存在具有開口160T的蝕刻終止膜160，且下部電極170的底部部分可位於蝕刻終止膜160的開口160T中。
示出多個電容器結構CS分別佈置於多個接觸結構150上，所述多個接觸結構150在X方向及Y方向上重複地佈置，但實施例並非僅限於此。不同地，多個電容器結構CS可在多個接觸結構150上佈置成蜂巢狀圖案，所述多個接觸結構150在X方向及Y方向上重複地佈置。
下部電極170可包含金屬氮化物、金屬或其組合。舉例而言，下部電極170可包含選自TiN、TaN、WN、Ru、Pt及Ir的至少一者。可藉由化學氣相沈積（chemical vapor deposition，CVD）或原子層沈積（atomic layer deposition，ALD）來形成下部電極170。
下部電極170可具有非常大的高寬比（aspect ratio）。舉例而言，下部電極170的高寬比可為約10至約30。詳言之，下部電極170的直徑可為約20奈米至約100奈米，且下部電極170的高度可為約500奈米至約4000奈米，但下部電極170並非僅限於該些尺寸。由於下部電極170具有大的高寬比，因此下部電極170可能會塌陷或斷裂。
支撐件SPT可限制及/或防止下部電極170塌陷或斷裂。支撐件SPT可具有包括與下部電極170接觸的支撐件圖案的板形狀。在根據本發明概念的積體電路裝置10中，支撐件SPT不僅可用作支撐件，而且亦可向電容器介電膜180提供金屬摻雜劑。在以下對此進行詳細闡述。
電容器介電膜180可位於下部電極170的外表面及支撐件SPT的外表面上。電容器介電膜180可具有第一介電膜181、第二介電膜182及第三介電膜183的堆疊結構。電容器介電膜180可包含介電常數高於氧化矽的高介電常數材料。舉例而言，電容器介電膜180可具有約10至約25的介電常數。
在一些實施例中，第一介電膜181與第三介電膜183可包含實質上彼此相同的材料，且第二介電膜182可包含與第一介電膜181及第三介電膜183不同的材料。舉例而言，第一介電膜181及第三介電膜183可包含氧化鋯（ZrO 2），且第二介電膜182可包含氧化鋁（Al 2O 3）。
上部電極190可位於電容器介電膜180上。上部電極190可共形地形成於電容器介電膜180上且可覆蓋下部電極170，其中電容器介電膜180位於上部電極190與下部電極170之間。在一些實施例中，上部電極190可與第三介電膜183直接接觸。上部電極190可包含金屬氮化物、金屬或其組合。舉例而言，上部電極190可包含選自TiN、TaN、WN、Ru、Pt及Ir的至少一者。
近來隨著微型化半導體製程技術的迅速發展，積體電路裝置10的高積體密度亦已加速，且每一胞元的面積亦已減小。因此，電容器結構CS在每一胞元中可佔據的面積亦已減小。舉例而言，隨著積體電路裝置10（例如動態隨機存取記憶體（DRAM））的積體密度增大，每一胞元的面積亦已減小，而所需的電容得到維持或已增大。
因此，在其中鄰近的下部電極170由於每一胞元的面積減小而非常靠近彼此的結構中，漏電流可能會以不期望的方式流經電容器介電膜180。為了限制及/或防止漏電流流經電容器介電膜180，可在電容器介電膜180中形成用於限制及/或防止漏電流的介面層，但介面層可能會阻礙電容器介電膜180的高介電常數材料的結晶，且因此導致電容器介電膜180的電容減小。
換言之，需要一種藉由克服具有高積體密度的積體電路裝置10的空間限制及設計規則限制且使積體電路裝置10的電容增大來維持所期望電性特性的結構。
在根據本發明概念的積體電路裝置10中，用於減小電容器介電膜180的漏電流的材料首先被包括於支撐件SPT中，且然後藉由熱擴散而移動至電容器介電膜180中，使得可在不阻礙電容器介電膜180的結晶的情況下限制及/或防止鄰近的下部電極170之間的短路。
詳言之，支撐件SPT可包含金屬氧化物、金屬氮化物或金屬氮氧化物。支撐件SPT中所包含的金屬M可包括選自鋁（Al）、Si、鈷（Co）、鎂（Mg）、鈣（Ca）、釔（Y）、鉭（Ta）、錫（Sn）、鉬（Mo）、鍶（Sr）、鑭（La）、釓（Gd）及鋅（Zn）的至少一者。
在形成構成電容器介電膜180的高介電常數材料之後，可藉由退火製程而使支撐件SPT中所包含的金屬M作為摻雜劑擴散至電容器介電膜180中，使得電容器介電膜180的一部分可經金屬M摻雜。舉例而言，支撐件SPT可與電容器介電膜180的第一介電膜181直接接觸，且金屬M可經由支撐件SPT與第一介電膜181之間的介面而熱擴散至第一介電膜181中。
在一些實施例中，第一介電膜181的內部可經摻雜劑（例如，金屬M）摻雜，但第二介電膜182及第三介電膜183中的每一者的內部實質上可不被金屬M摻雜。換言之，電容器介電膜180中的金屬M的濃度可隨著遠離支撐件SPT而減小。
最終，在根據本發明概念的積體電路裝置10中，作為支撐件SPT中所包含的材料的金屬M的一部分可擴散至電容器介電膜180中，藉此減小流經位於鄰近的下部電極170之間的電容器介電膜180的漏電流。因此，積體電路裝置10可具有高的電容及經改善電性特性。
以下闡述根據本發明概念的積體電路裝置10的特性。圖4是示出在本發明概念的實驗性實例中金屬摻雜劑的濃度根據熱處置的改變的曲線圖。圖5是示出對本發明概念的實驗性實例A中的漏電流特性與比較性實例B中的漏電流特性的比較的曲線圖。
圖4示出在本發明概念的實驗性實例中金屬M的濃度在退火製程ANL之前及退火製程ANL之後的改變。
參照圖4，藉由本發明概念的實驗性實例觀察到，當在本發明概念的實驗性實例中在特定溫度下實行熱處置時，支撐件SPT（參見圖2）中所包含的金屬M移動至支撐件SPT與電容器介電膜180（參見圖2）之間的介面（對應於圖4所示曲線圖的X軸上的點「0」）。
對於熱處置而言，在約350攝氏度至約500攝氏度的溫度下實行退火製程ANL。在將金屬M在退火製程ANL之前的濃度與金屬M在退火製程ANL之後的濃度彼此進行比較時，觀察到在退火製程ANL之後，金屬M在支撐件SPT與電容器介電膜180之間的介面中的濃度已增大。
圖5根據是否實行金屬摻雜示出實驗性實例A中的漏電流的值與比較性實例B中的漏電流的值。
參照圖5，藉由實驗性實例A與比較性實例B之間的比較，觀察到當電容器介電膜經金屬M摻雜時，漏電流的值已發生改變。
當將其中在經金屬M摻雜的電容器介電膜中量測漏電流的實驗性實例A與其中在不被金屬M摻雜的電容器介電膜中量測漏電流的比較性實例B進行比較時會觀察到，在實驗性實例A中漏電流減小。
圖6及圖7是根據實施例的積體電路裝置20及30的剖視圖。
積體電路裝置20及30的元件以及以下闡述的元件的材料大部分且實質上與以上參照圖1至圖3闡述的元件及材料相同或相似。因此，為便於說明而著重於與積體電路裝置10的不同之處來闡述積體電路裝置20及30。
參照圖6，積體電路裝置20可包括位於基板110上方的下部電極170、對下部電極170進行支撐的支撐件SPT2、位於下部電極170上的電容器介電膜180以及位於電容器介電膜180上的上部電極190。
在根據本實施例的積體電路裝置20中，電容器結構CS2可包括支撐件SPT2。支撐件SPT2可包括第一支撐件SPT_P1及第二支撐件SPT_P2。
第一支撐件SPT_P1可包含金屬氧化物、金屬氮化物或金屬氮氧化物且可與電容器介電膜180接觸。舉例而言，第一支撐件SPT_P1中所包含的金屬M可包括選自Al、Si、Co、Mg、Ca、Y、Ta、Sn、Mo、Sr、La、Gd及Zn的至少一者。
第二支撐件SPT_P2可不包含金屬M且可被第一支撐件SPT_P1環繞，且因此不與電容器介電膜180直接接觸。舉例而言，第二支撐件SPT_P2可包含氮化矽。
第一支撐件SPT_P1中所包含的金屬M可作為摻雜劑而擴散至電容器介電膜180中，使得電容器介電膜180的第一介電膜181可經金屬M摻雜。金屬M可經由第一支撐件SPT_P1與第一介電膜181之間的介面而熱擴散至第一介電膜181中。
在一些實施例中，第一支撐件SPT_P1可位於第二支撐件SPT_P2的頂表面及底表面中的每一者上。第一支撐件SPT_P1及第二支撐件SPT_P2中的每一者可與多個下部電極170的側壁接觸，且電容器介電膜180可共形地形成於第一支撐件SPT_P1的外表面及下部電極170的外表面上。
參照圖7，積體電路裝置30可包括位於基板110上方的下部電極370、對下部電極370進行支撐的支撐件SPT、位於下部電極370上的電容器介電膜380以及位於電容器介電膜380上的上部電極390。
積體電路裝置30的下部電極370可具有底部在接觸結構150上封閉的圓柱狀形狀或杯狀形狀。
電容器結構CS3可包括電性連接至接觸結構150的下部電極370、共形地覆蓋下部電極370的電容器介電膜380以及位於電容器介電膜380上的上部電極390。
當下部電極370具有圓柱狀形狀時，與儲存電極對應的下部電極370的表面積可最大化，且因此電容器結構CS3的電容可增大。
圖8是根據實施例的製造積體電路裝置的方法的流程圖。
參照圖8，製造積體電路裝置的方法S10可包括依序實行的操作S110至S160。
在可對實施例進行修改的情況下，操作的次序可不同於所闡述操作的次序。舉例而言，被闡述為依序實行的兩個操作可實質上同時實行或者以相反的次序實行。
方法S10可包括：在操作S110中在基板上形成閘極結構及接觸結構；在操作S120中在接觸結構上形成下部電極；在操作S130中形成與下部電極的側壁接觸的支撐件；在操作S140中在下部電極及支撐件上形成電容器介電膜；在操作S150中對基板實行退火製程；以及在操作S160中在電容器介電膜上形成上部電極。
以下參照圖9至圖17詳細闡述操作S110至S160的技術特性。
圖9至圖17是根據實施例的製造積體電路裝置的方法中的操作的剖視圖。
為便於說明，圖9至圖17是沿著圖1中的線II-II'截取的剖視圖。
參照圖9，可在基板110中形成隔離溝渠112T，且可在隔離溝渠112T中形成對主動區AC進行界定的隔離膜112。
隨後，可在基板110上形成罩幕圖案（未示出），且可藉由使用罩幕圖案作為蝕刻罩幕而在基板110中形成多個閘極線溝渠120T。閘極線溝渠120T可彼此平行地延伸，且閘極線溝渠120T中的每一者可具有與主動區AC交叉的線形狀。
隨後，可在閘極線溝渠120T中的每一者的內壁上形成閘極絕緣層122。可藉由在閘極絕緣層122上形成閘極導電層（未示出）以對每一閘極線溝渠120T進行填充且然後使用回蝕製程將閘極導電層的上部部分移除至特定高度來形成閘極電極層124。
隨後，可藉由形成絕緣材料以對閘極線溝渠120T的其餘部分進行填充且對絕緣材料進行平坦化以暴露出基板110的頂表面而在閘極線溝渠120T中形成閘極頂蓋層126。此時，可移除罩幕圖案。
隨後，可藉由在閘極結構120的相對的側中的每一者處向基板110的一部分中植入雜質離子來形成源極/汲極區114。作為另外一種選擇，可藉由在形成隔離膜112之後向基板110中植入雜質離子而在主動區AC上形成源極/汲極區114。
參照圖10，可在基板110上形成第一層間絕緣膜142，且可在第一層間絕緣膜142中形成開口以暴露出源極/汲極區114的頂表面。
可藉由在第一層間絕緣膜142上形成導電層以對第一層間絕緣膜142的開口進行填充且對導電層的上部部分進行平坦化而在第一層間絕緣膜142的開口中形成電性連接至源極/汲極區114的位元線接觸件132。
隨後，可藉由在第一層間絕緣膜142上依序形成導電層與絕緣層且然後對導電層及絕緣層進行圖案化而形成在與基板110的頂表面平行的Y方向上延伸的位元線134及位元線頂蓋層136。儘管未示出，然而可在位元線134的側壁及位元線頂蓋層136的側壁上進一步形成位元線間隔件。
隨後，可在第一層間絕緣膜142上形成第二層間絕緣膜144以覆蓋位元線134及位元線頂蓋層136。
隨後，可在第一層間絕緣膜142及第二層間絕緣膜144中形成開口以暴露出源極/汲極區114的頂表面，且可在第一層間絕緣膜142及第二層間絕緣膜144的開口中形成接觸結構150。在一些實施例中，可藉由在第一層間絕緣膜142及第二層間絕緣膜144的開口中依序形成下部接觸件（未示出）、金屬矽化物層（未示出）及上部接觸件（未示出）來形成接觸結構150。
參照圖11，可在第二層間絕緣膜144及接觸結構150上依序形成蝕刻終止膜160、模具層ML、支撐件形成層SPTL及犧牲層SL。
模具層ML可包含氧化矽。舉例而言，可使用例如BPSG、旋塗介電質（spin on dielectric，SOD）、PSG、PE-TEOS或低壓TEOS（low pressure TEOS，LPTEOS）等材料來形成模具層ML。模具層ML可被形成為約500奈米至約4000奈米的厚度，但並非僅限於此。
隨後，可在模具層ML中形成支撐件形成層SPTL。支撐件形成層SPTL可包含金屬氧化物、金屬氮化物或金屬氮氧化物。支撐件形成層SPTL中所包含的金屬M可包括選自Al、Si、Co、Mg、Ca、Y、Ta、Sn、Mo、Sr、La、Gd及Zn中的至少一者。
隨後，可在模具層ML上形成犧牲層SL。舉例而言，可使用例如TEOS、BPSG、PSG、USG、SOD或高密度電漿（high density plasma，HDP）氧化物等材料來形成犧牲層SL。犧牲層SL可被形成為約50奈米至約200奈米的厚度，但並非僅限於此。
隨後，可藉由向犧牲層SL施加光阻並藉由曝光及顯影對光阻進行圖案化來形成罩幕圖案MP。其中欲形成下部電極170（參見圖14）的區可由罩幕圖案MP界定。亦可在犧牲層SL上形成抗反射塗層（anti-reflective coating，ARC）（未示出）。
參照圖15，可藉由使用罩幕圖案MP作為蝕刻罩幕依序對犧牲層SL、支撐件形成層SPTL及模具層ML進行蝕刻來形成貫穿孔PH。
隨後，可藉由移除蝕刻終止膜160的在貫穿孔PH的底部處被暴露出的部分來形成開口160T。可藉由貫穿孔PH及蝕刻終止膜160的開口160T來暴露出接觸結構150的頂表面。
隨後，可藉由灰化製程及剝除製程來移除罩幕圖案MP。
參照圖13，可形成共形地覆蓋貫穿孔PH的內壁及蝕刻終止膜160的開口160T的下部電極形成層170L。
在一些實施例中，可在蝕刻終止膜160的側表面、模具層ML的側表面、支撐件形成層SPTL的側表面以及犧牲層SL的側表面及頂表面上形成下部電極形成層170L，以便與接觸結構150的頂表面接觸。舉例而言，可使用CVD或ALD形成下部電極形成層170L。
參照圖14，可藉由使用節點分離製程（node separation process）移除下部電極形成層170L（參見圖13）的位於模具層ML的頂表面上方的部分且移除犧牲層SL（參見圖13）來形成下部電極170。
節點分離製程可藉由回蝕或化學機械拋光（chemical mechanical polishing，CMP）來移除犧牲層SL。
隨後，可移除模具層ML。舉例而言，當模具層ML包含氧化矽時，可藉由使用氫氟酸或經緩衝氧化物蝕刻劑（buffered oxide etchant，BOE）的濕式蝕刻製程來完全移除模具層ML。
在濕式蝕刻製程期間，支撐件SPT可不被蝕刻，而是保持下來且牢固地支撐下部電極170，藉此限制及/或防止下部電極170塌陷或斷裂。可在接觸結構150上將下部電極170形成為具有在與基板110的頂表面垂直的Z方向上延伸的柱形狀。
參照圖15，可藉由在下部電極170及支撐件SPT上依序形成第一介電膜181、第二介電膜182及第三介電膜183來形成電容器介電膜180。
可使用ALD將第一介電膜181及第三介電膜183形成為包含ZrO 2，且可使用CVD或ALD將第二介電膜182形成為包含Al 2O 3。
參照圖16，可對上面形成有電容器介電膜180的基板110實行退火製程ANL。
在一些實施例中，可在約350攝氏度至約500攝氏度的溫度下實行退火製程ANL達約幾分鐘至約幾小時，但並非僅限於該些數值。在退火製程ANL期間，支撐件SPT中所包含的金屬M可作為摻雜劑而熱擴散至電容器介電膜180中，使得電容器介電膜180的一部分可經金屬M摻雜。
參照圖17，可在電容器介電膜180上形成上部電極190。
上部電極190可形成於電容器介電膜180上，以便完全填充由鄰近的下部電極170界定的空間。上部電極190可共形地形成於電容器介電膜180上，以覆蓋每一下部電極170，其中電容器介電膜180位於上部電極190與下部電極170之間。
在一些實施例中，上部電極190可被形成為與第三介電膜183直接接觸。上部電極190可包含金屬氮化物、金屬或其組合。舉例而言，上部電極190可包含選自TiN、TaN、WN、Ru、Pt及Ir的至少一者。
可藉由依序實行上述製程來完全形成積體電路裝置10。
最終，在根據本發明概念的積體電路裝置10中，作為支撐件SPT中所包含的材料的金屬M的一部分可擴散至電容器介電膜180中，藉此減小流經位於鄰近的下部電極170之間的電容器介電膜180的漏電流。因此，積體電路裝置10可具有高的電容及經改善電性特性。
圖18是根據實施例的包括積體電路裝置的系統1000的方塊圖。
參照圖18，系統1000可包括控制器1010、輸入/輸出（input/output，I/O）裝置1020、記憶體裝置1030、介面1040及匯流排1050。
系統1000可包括行動系統或者傳送或接收資訊的系統。在一些實施例中，行動系統可包括可攜式電腦、網路平板（web tablet）、行動電話、數位音樂播放機或記憶卡。
控制器1010可對系統1000中的可執行程式進行控制且可包括微處理器、數位訊號處理器、微控制器或類似裝置。
I/O裝置1020可用於系統1000的資料輸入或資料輸出。系統1000可使用I/O裝置1020連接至外部裝置（例如，個人電腦（personal computer，PC）或網路）並與外部裝置交換資料。舉例而言，I/O裝置1020可包括觸控螢幕、觸控板、鍵盤或顯示器。
記憶體裝置1030可儲存用於控制器1010的操作的資料或者已由控制器1010處理的資料。記憶體裝置1030可包括根據本發明概念的上述積體電路裝置10、20或30。
介面1040可對應於系統1000與外部裝置之間的資料傳送通路。控制器1010、I/O裝置1020、記憶體裝置1030及介面1040可經由匯流排1050彼此進行通訊。
以上所揭露元件中的一或多者可包括處理電路系統或者在處理電路系統中實施，所述處理電路系統例如為：包括邏輯電路的硬體；硬體/軟體組合，例如執行軟體的處理器；或其組合。舉例而言，處理電路系統更具體而言可包括但不限於中央處理單元（central processing unit，CPU）、算術邏輯單元（arithmetic logic unit，ALU）、數位訊號處理器、微型電腦、現場可程式化閘陣列（field programmable gate array，FPGA）、系統晶片（System-on-Chip，SoC）、可程式化邏輯單元、微處理器、應用專用積體電路（application-specific integrated circuit，ASIC）等。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其進行形式及細節上的各種改變。
10、20、30:積體電路裝置 110:基板 112:隔離膜 112T:隔離溝渠 114:源極/汲極區 120:閘極結構 120T:閘極線溝渠 122:閘極絕緣層 124:閘極電極層 126:閘極頂蓋層 130:位元線結構 132:位元線接觸件 134:位元線 136:位元線頂蓋層 142:第一層間絕緣膜 144:第二層間絕緣膜 150:接觸結構 160:蝕刻終止膜 160T:開口 170、370:下部電極 170L:下部電極形成層 180、380:電容器介電膜 181、381:第一介電膜 182、382:第二介電膜 183、383:第三介電膜 190、390:上部電極 1000:系統 1010:控制器 1020:輸入/輸出（input/output，I/O）裝置 1030:記憶體裝置 1040:介面 1050:匯流排 A:實驗性實例 AC:主動區 ANL:退火製程 B:比較性實例 CX:區 CS、CS2、CS3:電容器結構 II-II':線 K、X、Y、Z:方向 M:金屬 ML:模具層 MP:罩幕圖案 PH:貫穿孔 S10:方法 S110、S120、S130、S140、S150、S160:操作 SL:犧牲層 SPT、SPT2:支撐件 SPT_P1:第一支撐件 SPT_P2:第二支撐件 SPTL:支撐件形成層
藉由結合附圖閱讀以下詳細說明，將更清楚地理解各實施例，在附圖中： 圖1是根據實施例的積體電路裝置的佈局圖。 圖2是根據實施例的積體電路裝置的剖視圖。 圖3是圖2中的區CX的放大剖視圖。 圖4是示出根據實施例的積體電路裝置中的金屬摻雜劑的濃度根據熱處置的改變的曲線圖。 圖5是示出根據實施例的積體電路裝置的漏電流特性的改變的曲線圖。 圖6及圖7是根據實施例的積體電路裝置的剖視圖。 圖8是根據實施例的製造積體電路裝置的方法的流程圖。 圖9至圖17是根據實施例的製造積體電路裝置的方法中的操作的剖視圖。 圖18是根據實施例的包括積體電路裝置的系統的方塊圖。
10:積體電路裝置
110:基板
112:隔離膜
112T:隔離溝渠
114:源極/汲極區
120:閘極結構
120T:閘極線溝渠
122:閘極絕緣層
124:閘極電極層
126:閘極頂蓋層
130:位元線結構
132:位元線接觸件
134:位元線
136:位元線頂蓋層
142:第一層間絕緣膜
144:第二層間絕緣膜
150:接觸結構
160:蝕刻終止膜
160T:開口
170:下部電極
180:電容器介電膜
181:第一介電膜
182:第二介電膜
183:第三介電膜
190:上部電極
AC:主動區
CX:區
CS:電容器結構
II-II':線
K、Z:方向
SPT:支撐件

Claims (10)

  1. 一種積體電路裝置，包括： 多個下部電極，在基板上方； 支撐件，在所述多個下部電極之間； 上部電極，在所述多個下部電極上；以及 電容器介電膜，在所述上部電極與所述多個下部電極之間，其中 所述支撐件包含金屬氧化物、金屬氮化物及金屬氮氧化物中的一者， 所述電容器介電膜的一部分包含摻雜劑，且 所述電容器介電膜的所述部分中的所述摻雜劑與所述支撐件中的金屬是相同的金屬。
  2. 如請求項1所述的積體電路裝置，其中 所述支撐件中的所述金屬包括鋁（Al）、矽（Si）、鈷（Co）、鎂（Mg）、鈣（Ca）、釔（Y）、鉭（Ta）、錫（Sn）、鉬（Mo）、鍶（Sr）、鑭（La）、釓（Gd）及鋅（Zn）中的至少一者。
  3. 如請求項2所述的積體電路裝置，其中 所述支撐件在所述支撐件與所述電容器介電膜之間的介面處與所述電容器介電膜接觸。
  4. 如請求項3所述的積體電路裝置，其中 所述電容器介電膜的包含所述摻雜劑的所述部分相鄰於所述支撐件與所述電容器介電膜之間的所述介面。
  5. 如請求項4所述的積體電路裝置，其中所述電容器介電膜的所述部分中的所述金屬的濃度隨著遠離所述支撐件與所述電容器介電膜之間的所述介面的距離增大而減小。
  6. 如請求項5所述的積體電路裝置，其中 所述電容器介電膜的與所述上部電極相鄰的區實質上不被與所述支撐件中的所述金屬的相同的金屬摻雜。
  7. 如請求項5所述的積體電路裝置，其中 所述電容器介電膜包含第二介電材料的層及第一介電材料， 所述第二介電材料不同於所述第一介電材料，且 所述第二介電材料的所述層在所述電容器介電膜的與所述上部電極相鄰的區中。
  8. 如請求項7所述的積體電路裝置，其中 所述第一介電材料包括氧化鋯（ZrO 2），且 所述第二介電材料包括氧化鋁（Al 2O 3）。
  9. 如請求項1所述的積體電路裝置，其中所述多個下部電極中的每一者具有柱形狀或圓柱狀形狀且在垂直所述基板的方向上延伸。
  10. 如請求項9所述的積體電路裝置，其中 所述支撐件與所述多個下部電極中的每一者的側壁接觸，且 所述電容器介電膜共形地在所述支撐件的外表面及所述多個下部電極中的每一者的外表面上。
TW112124151A 2022-07-05 2023-06-28 積體電路裝置 TW202416500A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0082757 2022-07-05
KR1020220082757A KR20240005529A (ko) 2022-07-05 2022-07-05 집적회로 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
TW202416500A true TW202416500A (zh) 2024-04-16

Family

ID=89367975

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112124151A TW202416500A (zh) 2022-07-05 2023-06-28 積體電路裝置

Country Status (4)

Country Link
US (1) US20240015949A1 (zh)
KR (1) KR20240005529A (zh)
CN (1) CN117355133A (zh)
TW (1) TW202416500A (zh)

Also Published As

Publication number Publication date
CN117355133A (zh) 2024-01-05
KR20240005529A (ko) 2024-01-12
US20240015949A1 (en) 2024-01-11

Similar Documents

Publication Publication Date Title
JP5361626B2 (ja) 窪み付きゲート構造を有するメモリデバイスの製造方法
US7772649B2 (en) SOI field effect transistor with a back gate for modulating a floating body
CN108206181B (zh) 半导体装置
KR101934421B1 (ko) 반도체 소자 및 이의 제조 방법
KR102656866B1 (ko) 반도체 장치
TWI786612B (zh) 具有氣隙結構的半導體元件結構及其製備方法
JPH10178162A (ja) Ｓｏｉ埋込プレート・トレンチ・キャパシタ
KR102336105B1 (ko) 반도체 장치의 제조 방법
US9437420B2 (en) Capacitors including amorphous dielectric layers and methods of forming the same
JP2011238905A (ja) 半導体構造体及びその製造方法
US6787836B2 (en) Integrated metal-insulator-metal capacitor and metal gate transistor
JP2009170857A (ja) 半導体装置及びその製造方法
US6872629B2 (en) Method of forming a memory cell with a single sided buried strap
US6548348B1 (en) Method of forming a storage node contact hole in a porous insulator layer
JP2012038994A (ja) 半導体装置及びその製造方法
US6674111B2 (en) Semiconductor device having a logic transistor therein
US20220130840A1 (en) Semiconductor structure and semiconductor structure manufacturing method
WO2023004937A1 (zh) 埋入式位线结构及其制作方法、半导体结构
TW202416500A (zh) 積體電路裝置
US20240015948A1 (en) Integrated circuit device and method of manufacturing the same
US20240015946A1 (en) Integrated circuit device and method of manufacturing the same
US7026210B2 (en) Method for forming a bottle-shaped trench
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
TW202335189A (zh) 積體電路裝置
TW202401771A (zh) 半導體結構及其形成方法、佈局結構