KR20140062602A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

몰드의 두께 증가 없이 캐패시터의 용량을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 순차적으로 적층된 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막을 포함하는 절연층을 형성하고, 상기 절연층 내에 콘택홀을 형성하고, 상기 콘택홀 내에 하부 전극을 형성하고, 상기 제2 서포터막의 하부와 상기 제2 몰드막을 제거하고, 제1 몰드막을 제거하여, 상기 하부 전극을 감싸는 제2 서포터 패턴 및 제1 서포터 패턴을 각각 형성하는 것을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
반도체 소자 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 DRAM에서도 나타나고 있다. DRAM 장치가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 캐패시턴스가 필요하다. 이를 위해, 높은 유전 상수를 갖는 유전막을 캐패시터에 활용하거나, 캐패시터의 하부 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다.
본 발명이 해결하려는 과제는, 몰드의 두께 증가 없이 캐패시터의 용량을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 소자 제조 방법을 이용하여 제조한 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 기판 상에 순차적으로 적층된 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막을 포함하는 절연층을 형성하고, 상기 절연층 내에 콘택홀을 형성하고, 상기 콘택홀 내에 하부 전극을 형성하고, 상기 제2 서포터막의 하부와 상기 제2 몰드막을 제거하고, 제1 몰드막을 제거하여, 상기 하부 전극을 감싸는 제2 서포터 패턴 및 제1 서포터 패턴을 각각 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 서포터막은 제2 상부 서포터막과 제2 하부 서포터막을 포함하고, 상기 제2 서포터막의 하부를 제거하는 것은 상기 제2 하부 서포터막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 상부 서포터막은 상기 제2 하부 서포터막과 접촉하여 형성된다.
본 발명의 몇몇 실시예에서, 제2 서포터 패턴을 형성하는 것은 상기 제2 하부 서포터막을 노출시키는 제1 트렌치를 상기 제2 서포터막 내에 형성하고, 상기 제1 트렌치를 형성한 후, 상기 제2 하부 서포터막 및 상기 제2 몰드막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 서포터 패턴을 형성하는 것은 상기 제1 몰드막을 노출시키는 제2 트렌치를 상기 제1 서포터막 내에 형성하고, 상기 제2 트렌치를 형성한 후, 상기 제1 몰드막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 제2 서포터 패턴을 형성하는 것은 상기 제2 몰드막을 노출시키는 제1 트렌치를 상기 제2 서포터막 내에 형성하고, 상기 제1 트렌치를 형성한 후, 상기 제2 하부 서포터막 및 상기 제2 몰드막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 하부 서포터막의 두께는 상기 제2 서포터막 두께의 0.1 내지 0.9 사이로 형성된다.
본 발명의 몇몇 실시예에서, 상기 콘택홀을 형성하는 것은 상기 절연층 상에 노드 마스크를 형성하고, 상기 노드 마스크를 마스크로 이용하여, 상기 절연층을 식각하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극을 형성하는 것은 상기 콘택홀의 내벽 및 상기 노드 마스크의 상면을 따라 하부 전극막을 균일하게 형성하고, 상기 콘택홀을 채우는 희생막을 형성하고, 상기 제2 서포터막이 노출될 때까지, 상기 하부 전극막 및 상기 노드 마스크를 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극을 형성하는 것은 상기 콘택홀을 채우는 하부 전극막을 형성하고, 상기 제2 서포터막이 노출될 때까지, 상기 하부 전극막 및 상기 노드 마스크를 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 몰드막을 형성하는 것은 상기 기판 상에 제1 하부 몰드막을 형성하고, 상기 제1 하부 몰드막 상에, 상기 제1 하부 몰드막과 식각율이 다른 제1 상부 몰드막을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극, 상기 제1 및 제2 서포터 패턴 상에 유전막을 형성하는 것을 더 포함하고, 상기 유전막 상에 상부 전극을 형성하는 것을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 기판 상에 순차적으로 적층된 제1 몰드막, 제1 서포터막, 제2 몰드막, 제2 하부 서포터막 및 제2 상부 서포터막을 포함하는 절연층을 형성하고, 상기 절연층 상에 노드 마스크를 형성하고, 상기 노드 마스크를 마스크로 이용하여, 상기 절연층 내에 콘택홀을 형성하고, 상기 콘택홀 내에 하부 전극막을 형성하고, 상기 제2 하부 서포터막과, 상기 제2 몰드막을 제거하여, 상기 하부 전극막을 감싸는 서포터 패턴을 형성하고, 상기 서포터 패턴이 노출될 때까지 상기 노드 마스크 및 상기 하부 전극막을 제거하여, 상기 콘택홀 내에 하부 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 서포터 패턴을 형성하는 것은 상기 제2 하부 서포터막을 노출시키는 제1 트렌치를 상기 제2 서포터막 내에 형성하고, 상기 제1 트렌치를 형성한 후, 상기 제2 하부 서포터막 및 상기 제2 몰드막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극을 형성하는 것은 상기 콘택홀의 내벽 및 상기 노드 마스크의 상면을 따라 상기 하부 전극막을 균일하게 형성하고, 상기 제2 서포터 패턴을 형성한 후, 상기 콘택홀을 채우는 희생막을 형성하고, 상기 제2 서포터 패턴이 노출될 때까지, 상기 노드 마스크, 상기 희생막 및 상기 하부 전극막을 제거하고, 상기 콘택홀에 내에 남아 있는 상기 희생막을 제거하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양은 기판, 상기 기판 상에 형성되고, 제1 방향으로 연장된 하부 전극, 상기 하부 전극과 인접하는 하부 전극 사이에 형성된 제1 및 제2 서포터 패턴으로, 제1 서포터 패턴 및 제2 서포터 패턴은 상기 제1 방향으로 이격되어 있고, 상기 기판으로부터 상기 하부 전극의 높이는 상기 기판으로부터 상기 제2 서포터 패턴의 높이와 동일한 제1 및 제2 서포터 패턴, 상기 하부 전극과 상기 제1 및 제2 서포터 패턴 상에 형성된 유전막, 및 상기 유전막 상에 형성된 상부 전극을 포함하되, 상기 하부 전극은 상기 제2 서포터 패턴과 접하는 부분의 바로 아래에 형성된 리세스를 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 전극의 형상은 실린더 형상 및 필라(pillar) 형상 중 하나이다.
본 발명의 몇몇 실시예에서, 상기 리세스의 폭을 상기 리세스의 폭과 상기 제2 서포터 패턴의 두께의 합으로 나눈 것은 0.1 내지 0.9 사이이다.
본 발명의 몇몇 실시예에서, 상기 제2 서포터 패턴의 두께는 100Å 내지 500Å이다.
본 발명의 몇몇 실시예에서, 상기 제1 서포터 패턴의 두께는 100Å 내지 200Å이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 2b는 도 2a의 O 부분을 확대한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 16a 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 19은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 레이아웃을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도이다. 도 1은 캐패시터가 형성되기 이전까지의 레이아웃을 보여준다.
도 1을 참고하면, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자에서, 단위 활성 영역(103)은 기판(100) 내에 소자 분리 영역(105)을 형성함으로써 정의된다. 구체적으로 설명하면, 단위 활성 영역(103)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(130)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장되어 형성되고, 비트 라인(170)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장되어 형성된다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 활성 영역(103)과 비트 라인(210)을 연결하는 비트 라인 컨택(200)과, 단위 활성 영역(103)과 커패시터(미도시)를 연결하는 스토리지 노드 컨택(180)(도 2의 제2 컨택 플러그) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 2b는 도 2a의 O 부분을 확대한 도면이다. 도 2a는 도 1의 AA방향에서 바라본 반도체 소자의 단면을 나타낸다.
도 2a를 참고하면, 반도체 소자(1)은 기판(100), 하부 전극(260), 제1 서포터 패턴(220), 제2 서포터 패턴(240), 캐패시터 유전막(270) 및 상부 전극(280)을 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 제1 도전형(예를 들어, P형)일 수 있으나, 이에 한정되지 않는다.
기판(100)과 하부 전극(260) 사이에는 비트 라인(170)과 워드 라인으로 사용되는 게이트 전극(130)이 배치될 수 있다.
구체적으로, 기판(100)에는 단위 활성 영역(103)과 소자 분리 영역(105)이 형성되어 있다. 1개의 단위 활성 영역(103) 내에 2 개의 트랜지스터가 형성될 수 있다. 두 개의 트랜지스터는 단위 활성 영역(103)을 가로지르도록 형성된 2개의 게이트 전극(130)과 2개의 게이트 전극(130) 사이의 단위 활성 영역(103) 내에 형성된 제1 소오스/드레인 영역(107a)과 각각의 게이트 전극(130)과 소자 분리 영역(105) 사이에 형성된 제2 소오스/드레인 영역(107b)를 포함한다. 즉, 2개의 트랜지스터는 제1 소오스/드레인 영역(107a)를 공유하고, 제2 소오스/드레인 영역(107b)을 공유하지 않는다.
게이트 절연막(120)은 기판(100) 내에 형성된 제1 트렌치(110)의 측벽 및 바닥면을 따라 형성될 수 있다. 게이트 절연막(120)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 유전체를 포함할 수 있다. 게이트 전극(130)은 제2 트렌치(245)를 완전히 채우지 않고, 제1 트렌치(110)의 일부를 채우도록 형성될 수 있다. 즉, 게이트 전극(130)은 리세스된 형태일 수 있다. 게이트 전극(130)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 캡핑 패턴(140)은 게이트 전극(130) 상에, 제1 트렌치(110)를 채우도록 형성될 수 있다. 캡핑 패턴(140)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 층간 절연막(150)이 형성될 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(150)은 단일층 또는 다층일 수 있다. 층간 절연막(150) 내에 제1 소오스/드레인 영역(107a)과 전기적으로 연결되는 제1 콘택 플러그(160)가 형성될 수 있다. 제1 콘택 플러그(160)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 컨택 플러그(160) 상에, 제1 콘택 플러그(160)와 전기적으로 연결되는 비트 라인(170)이 형성될 수 있다. 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 층간 절연막(150) 내에, 층간 절연막(150)을 관통하여, 제2 컨택 플러그(180)가 형성될 수 있다. 제2 컨택 플러그(180)은 제2 소오스/드레인 영역(107b)와 전기적으로 연결될 수 있다. 제2 콘택 플러그(180)은 스토리지 노드 컨택을 포함할 수 있다. 제2 콘택 플러그(180)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
하부 전극(260)은 기판(100) 상에 형성될 수 있다. 구체적으로, 하부 전극(260)은 게이트 전극(130)과 비트 라인(170)을 덮고 있는 층간 절연막(150) 상에 형성되고, 하부의 제2 콘택 플러그(180)과 전기적으로 연결될 수 있다. 하부 전극(260)은 제4 방향(DR4)로 연장되어 형성될 수 있다. 즉, 하부 전극(260)은 기판(100)의 두께 방향으로 길게 연장될 수 있다. 본 발명의 실시예에 따른 반도체 소자에서, 하부 전극(260)은 실린더 형상을 가질 수 있다. 실린더 형상을 갖는 하부 전극(260)의 측벽은 예를 들어, 계단과 같은 향상을 가질 수 있으나, 이에 제한되는 것은 아니다. 하부 전극(260)은 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 인접하는 하부 전극(260) 사이에 배치될 수 있다. 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 하부 전극(260)의 외벽에 형성되어, 하부 전극(260)과 인접하는 하부 전극(260)의 외벽을 연결할 수 있다. 제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 예를 들어, 하부 전극(260)과 접촉될 수 있다.
제1 서포터 패턴(220)과 제2 서포터 패턴(240)은 서로 이격되어 있고, 구체적으로, 제4 방향(DR4)으로 이격되어 있다. 예를 들어, 제1 서포터 패턴(220)은 제2 서포터 패턴(240)보다 기판(100)의 상면까지 가까울 수 있다. 본 발명의 실시예에 따른 반도체 소자에서, 기판(100)으로부터 하부 전극(260)의 높이는 기판(100)으로부터 제2 서포터 패턴(240)의 높이와 동일할 수 있다. 다시 말하면, 하부 전극(260)의 최상부에 제2 서포터 패턴(240)은 형성되어 있을 수 있다. 제1 서포터 패턴(220)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄소 질화물, 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다. 제2 서포터 패턴(240)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2a에서, 하부 전극(260)은 제2 서포터 패턴(240)과 하부 전극(260)이 접하는 부분의 바로 아래에 형성된 리세스(도 2b의 260r)를 포함할 수 있다. 이와 관련된 설명은 도 2b를 참고하여 자세히 설명한다.
본 발명의 실시예에 따른 반도체 소자에서, 제2 서포터 패턴(240)의 두께는 예를 들어, 100Å 내지 500Å일 수 있고, 제1 서포터 패턴(220)의 두께는 예를 들어, 100Å 내지 200Å일 수 있으나, 이에 제한되는 것은 아니다.
캐패시터 유전막(270)은 하부 전극(260)과, 제1 서포터 패턴(220)과, 제2 서포터 패턴(240) 상에 형성될 수 있다. 구체적으로, 캐패시터 유전막(270)은 하부 전극(260)의 외벽 및 내벽에 전체적으로 형성될 수 있다. 캐패시터 유전막(270)은 하부 전극(260)과, 제1 서포터 패턴(220)과, 제2 서포터 패턴(240) 상에 컨포말하게 형성될 수 있다. 캐패시터 유전막(270)은 단층 또는 복수층으로 이뤄질 수 있다. 캐패시터 유전막(270)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상부 전극(280)은 캐패시터 유전막(270) 상에 형성될 수 있다. 상부 전극(280)은 실린더 형상을 갖는 하부 전극(260)의 측벽 사이에 형성될 수 있다. 즉, 상부 전극(280)은 하부 전극(260)의 측벽으로 둘러싸이는 부분을 포함할 수 있다. 상부 전극(280)은 예를 들어, 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
도 2b를 참고하면, 제2 서포터 패턴(240)과 접하는 부분의 바로 아래에 리세스(260r)가 형성될 수 있다. 리세스(260r)는 제2 서포터 패턴(240)을 하나의 측벽으로 갖고, 하부 전극(260)을 바닥면 및 또 다른 하나의 측벽으로 가질 수 있다. 리세스(260r)내에도 캐패시터 유전막(270)은 컨포말하게 형성되어 있을 수 있다. 리세스(260r)의 폭은 d2일 수 있고, 제2 서포터 패턴(240)의 두께는 d1일 수 있다.
본 발명의 실시예에 따른 반도체 소자에서, 리세스(260r)의 폭을 리세스(260r)의 폭과 제2 서포터 패턴(240)의 두께를 더한 합으로 나눈 값(X=d2÷(d1＋d2))은 0.1 내지 0.9일 수 있다. X의 값이 증가할수록 제2 서포터 패턴(240)의 두께는 줄어들게 된다. 따라서, 캐패시터 유전막(270)이 형성되는 하부 전극(260)의 면적이 증가하게 되어, 캐패시터의 용량이 증가할 수 있다. 반대의 경우, 캐패시터 유전막(270)이 형성되는 하부 전극(260)의 면적이 감소하여, 캐패시터의 용량이 감소할 수 있다.
도 3을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자에 대해 설명한다. 본 실시예는 하부 전극의 모양을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 3를 참고하면, 반도체 소자(2)은 기판(100), 하부 전극(260), 제1 서포터 패턴(220), 제2 서포터 패턴(240), 캐패시터 유전막(270) 및 상부 전극(280)을 포함한다.
하부 전극(260)은 제4 방향(DR4)으로 연장되어 형성될 수 있고, 제2 콘택 플러그(180)과 전기적으로 연결될 수 있다. 본 발명의 실시예에 따른 반도체 소자에서, 하부 전극(260)의 형상은 필라(pillar) 형상일 수 있다. 필라 형상인 하부 전극(260)의 외벽은 돌기가 형성되어 있을 수 있다. 하부 전극(260)의 외벽에 형성된 돌기는 예를 들어, 계단 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
하부 전극(260) 상에서, 캐패시터 유전막(270)은 도 2a와 달리, 하부 전극(260)의 외벽에만 컨포말하게 형성될 수 있다.
상부 전극(280)은 캐패시터 유전막(270)이 형성된 하부 전극(260) 상에 형성될 수 있다. 도 2a와 달리, 상부 전극(280)은 하부 전극(260)의 측벽으로 둘러싸이는 부분을 포함하지 않는다.
도 2a, 도 4 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 9b는 도 9a를 CC로 자른 단면도이다. 도 11b는 도 11a를 CC로 자른 단면도이다.
도 4를 참고하면, 기판(100) 상에 절연층(200)이 형성된다. 절연층(200)은 순차적으로 적층된 제1 몰드막(210), 제1 서포터막(222), 제2 몰드막(230) 및 제2 서포터막(242)을 포함할 수 있다.
구체적으로, 제1 콘택 플러그(160) 및 제2 콘택 플러그(180)가 형성되어 있는 층간 절연막(150) 상에 식각 저지막(202)이 형성되고, 식각 저지막(202) 상에 제1 몰드막(210), 제1 서포터막(222), 제2 몰드막(230) 및 제2 서포터막(242)이 순차적으로 형성될 수 있다. 식각 저지막(202)은 산화물을 포함하는 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 저지막(202)은 화학적 기상 증착법(Chemical Vapor Deposition) 등을 이용하여 형성될 수 있고, 예를 들어, 실리콘 질화물을 포함할 수 있다.
식각 저지막(202) 상에 제1 몰드막(210)이 형성될 수 있다. 제1 몰드막(210)은 실리콘 산화물을 포함할 수 있고, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 몰드막(210)은 서로 식각 속도가 다른 제1 상부 몰드막(212)과 제1 하부 몰드막(214)을 포함할 수 있다. 예를 들어, 제1 하부 몰드막(214)은 불순물이 도핑된 산화물을 포함할 수 있고, 제1 상부 몰드막(212)은 불순물이 도핑되지 않은 산화물을 포함할 수 있다. 제1 하부 몰드막(214)은 BPSG 또는 PSG를 포함할 수 있고, 제1 상부 몰드막(212)은 PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다. 이 후에 진행되는 식각 공정에서, 제1 하부 몰드막(214)이 제1 상부 몰드막(212)에 비해 빠른 속도록 식각될 수 있다. 이와 같은 제1 하부 몰드막(214) 및 제1 상부 몰드막(212)의 식각 속도 차이로 인해, 콘택홀의 측벽(도 6의 250)에 계단과 같은 형상 또는 피라미드 형상이 나타날 수 있다.
제1 몰드막(210) 상에 제1 서포터막(222)이 형성될 수 있다. 이후의 공정을 통해, 제1 서포터막(222)은 제1 서포터 패턴(도 2a의 220)을 형성할 수 있다. 제1 서포터막(222)은 이후에 형성되는 콘택홀(도 6의 250)의 형상이나, 콘택홀을 형성하는 식각 시간을 변화시킬 수 있으므로, 제1 서포터막(222)의 위치는 필요에 따라 조절될 수 있다. 제1 서포터막(222)은 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 몰드막(210) 및 제2 몰드막(230)이 산화물을 포함할 경우, 제1 서포터막(222)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄소 질화물, 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다.
제1 서포터막(222) 상에 제2 몰드막(230)이 형성될 수 있다. 제2 몰드막(230)은 제1 몰드막(210)에 포함될 수 있다고 기술된 산화물을 포함할 수 있다. 제2 몰드막(230)은 예를 들어, PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다. 제2 몰드막(230)은 제1 상부 몰드막(212)과 제1 하부 몰드막(214)을 포함하는 제1 몰드막(210)과 서로 다른 불순물 농도를 갖는 산화물을 사용하여 형성함으로써, 각기 상이한 식각 속도로 식각되게 할 수 있다.
제2 몰드막(230) 상에 제2 서포터막(242)이 형성될 수 있다. 제2 서포터막(242)은 제2 하부 서포터막(244)과 제2 상부 서포터막(246)을 포함할 수 있다. 제2 상부 서포터막(246)의 제1 두께는 d3이고, 제2 하부 서포터막(244)의 제2 두께는 d2일 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제2 서포터막(242)의 두께에 대한 제2 하부 서포터막(244)의 두께의 비율은 0.1 내지 0.9 사이일 수 있다. 즉, 제2 하부 서포터막(244)의 두께는 제2 서포터막 두께의 0.1 내지 0.9 사이로 형성될 수 있다.
제2 하부 서포터막(244)의 두께는 도 2b의 리세스(260r)의 폭과 동일한 d2일 수 있다. 이는 도 2b의 리세스(260r)이 제2 하부 서포터막(244)이 제거됨에 따라 형성될 수 있는 공간이기 때문이다. 이에 관한 설명이 도 6 및 도 10에 대한 설명에서 상술한다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제2 상부 서포터막(246)은 제2 하부 서포터막(244) 바로 위에 접촉하여 형성될 수 있다.
제2 서포터막(242)은 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 상부 서포터막(246)은 예를 들어, 실리콘 질화물을 포함할 수 있고, 제2 하부 서포터막(244)은 실리콘 산질화물을 포함할 수 있다. 특히, 제2 하부 서포터막(244)이 포함하는 실리콘 산질화물은 밀도가 낮은 실리콘 산질화물일 수 있다. 구체적으로, 밀도가 낮은 실리콘 산질화물의 비중은 1.2 내지 1.4일 수 있지만, 일반적인 실리콘 산질화물의 비중은 약 2.3 일 수 있다. 또한, 밀도가 낮은 실리콘 산질화물에 포함되는 질소의 원자 분률(at%)는 38% 내지 50%일 수 있다. 실리콘 산화물을 식각하는 식각 용액을 이용할 식각할 경우, 밀도가 낮은 실리콘 산질화물은 일반적인 실리콘 산질화물에 비해 식각 속도가 20배 이상 빠르다.
비중이 낮은 실리콘 산질화물은 반응 가스로 사일렌(SiH4), 암모니아(NH3) 및 질소 산화물(N2O)을 이용하고, 캐리어 가스로 질소(N2) 또는, 질소 및 헬륨 혼합 가스(N2＋He)를 이용하여, 화학적 기상 증착법으로 형성될 수 있다. 비중이 낮은 실리콘 산질화물을 형성하기 위한 반응 압력은 예를 들어, 0.5torr 내지 10torr일 수 있으나, 이에 제한되는 것은 아니다.
도 5를 참고하면, 절연층(200) 상에 노드 마스크(252) 형성될 수 있다. 구체적으로, 제2 서포터막(242) 상에 노드 마스크(252)가 형성될 수 있다.
구체적으로, 절연층(200) 상에 마스크층(미도시)가 형성된다. 마스크층은 제2 서포터막(242)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 마스크층을 식각하여, 하부 전극(도 8의 260)을 위한 콘택홀(도 6의 250)이 형성될 영역을 정의하는 노드 마스크(252)가 제2 서포터막(242) 상에 형성된다.
도 6을 참고하면, 절연층(200) 내에 콘택홀(250)이 형성된다. 콘택홀(250)은 노드 마스크(252)를 마스크로 이용하여, 절연층(200)을 식각하여 형성된다. 즉, 제2 서포터막(242), 제2 몰드막(230), 제1 서포터막(222) 및 제1 몰드막(210)을 식각하여, 절연층(200) 내에 콘택홀(250)이 형성된다. 콘택홀(250)에 의해 제2 콘택 플러그(180)는 노출될 수 있다.
콘택홀(250)을 형성하는 식각 공정은 예를 들어, 습식 식각 및 건식 식각 중 적어도 하나를 포함할 수 있다. 구체적으로, 실리콘 질화물을 포함하는 제2 상부 서포터막(246)은 질화물을 식각하는 식각 가스를 사용하여 식각될 수 있다. 이후, 제2 하부 서포터막(244), 제2 몰드막(230), 제1 서포터막(222), 제1 몰드막(210) 및 식각 저지막(202)은 각각 층에 따라 각각의 식각 공정을 진행하여 식각될 수 있다. 이와 같이, 콘택홀(250)을 여러 단계의 식각 공정을 통해 형성할 경우, 콘택홀(250)을 식각하는 식각 공정의 균일성이 향상될 수 있다.
콘택홀(250)을 형성하기 위한 식각 공정 후, 세정 공정이 수행될 수 있다. 세정 공정을 통해, 콘택홀(250)이 형성된 기판(100)으로부터 자연 산화막이나 폴리머 등의 부산물이 제거될 수 있다. 세정 공정이 탈이온수와 암모니아 수용액 또는 황산을 포함하는 세정액을 사용하여 수행할 경우, 제1 몰드막(210) 및 제2 몰드막(230)은 부분적으로 식각되어, 콘택홀(250)의 직경이 확장될 수 있다. 이에 반하여, 제1 몰드막(210) 및 제2 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함하는 제1 서포터막(222) 및 제2 서포터막(242)은 세정 공정 동안 식각되지 않을 수 있다. 따라서, 제1 서포터막(222) 및 제2 서포터막(242)이 부분적으로 기판(100)에 대해서 수평한 방향을 따라 확장되어, 콘택홀(250) 내부로 돌출될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 세정 공정 중 제2 하부 서포터막(244)은 식각되지 않는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 제2 하부 서포터막(244)은 세정 공정 중 일부가 식각 될 수 있다. 이럴 경우, 제2 하부 서포터막(244)이 콘택홀(250) 내로 돌출되는 정도는 제2 상부 서포터막(246)이 콘택홀(250) 내로 돌출되는 정도보다 작을 수 있음은 물론이다. 또는, 세정 공정 중, 제2 하부 서포터막(244)이 식각되는 정도가 제2 몰드막(230)이 식각되는 정도가 실질적으로 같을 경우, 제2 상부 서포터막(246)만이 부분적으로 기판(100)에 대해서 수평한 방향을 따라 확장되어, 콘택홀(250) 내부로 돌출될 수 있음은 물론이다.
도 7을 참고하면, 노출된 제2 콘택 플러그(180)의 상면과, 콘택홀(250)의 내벽과, 돌출된 제1 서포터막(222) 및 제2 서포터막(242)과, 노드 마스크(252) 상에 하부 전극막(262)이 형성된다. 하부 전극막(262)은 도전 물질일 수 있고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
돌출된 제1 서포터막(222) 및 제2 서포터막(242)은 콘택홀(250)의 내부로 수평하게 돌출되기 때문에, 하부 전극막(262)은 제1 서포터막(222) 및 제2 서포터막(242)의 돌출부를 각각 감싸며 형성될 수 있다.
도 8을 참고하면, 콘택홀(250)을 채우면서, 하부 전극막(262) 상에 희생막(266)이 형성된다. 희생막(266)은 갭-필(gap filling) 능력이 좋은 물질을 포함할 수 있고, 예를 들어, USG 또는 SOG(Spin On Glass) 등과 같은 산화물을 포함할 수 있다. 희생막(266)은 이 후의 하부 전극(260)을 완성하기 위한 연마 공정 및 식각 공정 동안 하부 전극(260)을 보호하는 역할을 할 수 있다.
화학적 기계적 연마(Chemical Mechanical Polishing) 및 에치 백(etch back) 중 적어도 하나를 포함하는 공정을 이용하여, 제2 서포터막(242)이 노출될 때까지 제2 서포터막(242) 상의 노드 마스크(252), 하부 전극막(262) 및 희생막(266)의 일부를 제거할 수 있다. 이를 통해, 제2 콘택 플러그(180)와 전기적으로 연결되는 하부 전극(260)이 콘택홀(250) 내에 형성될 수 있고, 각각의 하부 전극(260)은 전기적으로 분리될 수 있다. 하부 전극(260)이 형성된 콘택홀(250) 내부에는 희생막(266)이 채워져 있을 수 있다.
도 1의 제2 컨택 플러그(180)이 있는 위치에 하부 전극(260)이 형성되는 것이므로, 도 9a는 허니콤(honeycomb) 모양으로 배열되어 있는 하부 전극(260)을 보여준다.
도 9a 및 도 9b를 참고하면, 제2 서포터막(242) 내에 제2 트렌치(245)가 형성된다. 제2 트렌치(245)는 제2 서포터막(242) 중 제2 하부 서포터막(244)을 노출시킨다. 제2 트렌치(245)는 이후의 공정에서 제2 하부 서포터막(244) 및 제2 몰드막(230)을 제거하기 위해 식각 용액의 유출입구가 될 수 있다.
구체적으로, 제2 서포터막(242) 상에 제2 트렌치(245)를 형성하기 위한 마스크 패턴(미도시)가 형성될 수 있다. 마스크 패턴을 식각 마스크로 이용하여, 제2 서포터막(242)의 일부, 즉, 제2 상부 서포터막(246)을 제거할 수 있다. 제2 상부 서포터막(246)을 제거함으로써, 제2 하부 서포터막(244)이 노출될 수 있다. 제2 상부 서포터막(246)을 제거하는 식각 공정은 예를 들어, 건식 식각 공정일 수 있다.
평면 상으로 볼 때, 제2 트렌치(245)는 사각형의 모양을 갖는 것으로 도시되고, 4개의 하부 전극(260)에 걸쳐서 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제2 트렌치(245)는 제2 서포터막(242) 중 일부에 형성이 될 수 있다. 이는 제2 서포터막(242) 중 제2 상부 서포터막(246)은 이후의 공정에서 제2 서포터 패턴(240)이 되어 하부 전극(260)의 구조적 안정성을 도모하기 때문에, 제2 트렌치(245)의 크기 및 개수는 조절될 필요가 있다.
도 9a에서 BB를 자른 단면은 도 8과 동일한 단면을 갖는다. 이는 BB로 잘려지는 부분에는 제2 트렌치(245)가 형성되어 있지 않기 때문이다.
도 9b를 참고하면, 제2 트렌치(245)의 측벽은 인접하는 하부 전극(260)과 제2 상부 서포터막(246)으로 이뤄질 수 있고, 제2 트렌치(245)의 바닥면은 제2 하부 서포터막(244)의 상면일 수 있다. 제2 상부 서포터막(246) 중, 제1 컨택 플러그(160) 바로 위쪽에 위치하는 제2 상부 서포터막(246)이 제거될 수 있다.
도 10을 참고하면, 제2 서포터막(242)의 일부와 제2 몰드막(230)을 제거하여, 하부 전극(260)을 감싸는 제2 서포터 패턴(240)이 형성될 수 있다. 다시 말하면, 제2 하부 서포터막(244)과 제2 몰드막(230)을 제거됨으로써 남은 제2 상부 서포터막(246)이 제2 서포터 패턴(240)이 될 수 있다. 제2 서포터 패턴(240)을 형성하기 위한 식각 공정은 예를 들어, 습식 식각 공정일 수 있으나, 이에 제한되는 것은 아니다.
제2 서포터 패턴(240)은 하부의 제1 서포터막(222) 및 제1 몰드막(210)과 이격되어 형성된다. 제2 서포터 패턴(240)과 제1 서포터막(222) 사이에는 공간이 형성되어 있다. 제2 서포터 패턴(240)은 하부 전극(260)을 받침대로 하여, 공간에 떠있을 수 있다. 제2 서포터 패턴(240)은 하부 전극(260)의 끝부분과 접하여 형성될 수 있다. 제2 서포터 패턴(240)과 접하는 하부 전극 부분의 바로 아래에는 제2 하부 서포터막(244)이 제거됨으로써, 리세스가 형성될 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 제2 서포터막(242) 내에 형성된 제2 트렌치(245)를 통해, 식각 용액을 주입할 수 있다. 식각 용액은 예를 들어, 실리콘 산화물에 대한 식각율이 높은 것일 수 있다. 도 4에서 설명한 것과 같이, 제2 하부 서포터막(244)은 밀도가 낮은 실리콘 산질화막을 포함하고 있다. 실리콘 산화물을 식각하기 위한 식각 용액을 이용하여, 밀도가 낮은 실리콘 산질화막은 용이하게 식각될 수 있다.
도 11a 및 도 11b를 참고하면, 제1 서포터막(222) 내에 제3 트렌치(211)가 형성된다. 제3 트렌치(211)는 제1 몰드막(210)을 노출시킨다. 제3 트렌치(211)는 이후의 공정에서 제1 몰드막(210)을 제거하기 위해 식각 용액의 유출입구가 될 수 있다.
구체적으로, 제2 트렌치(245)를 포함하는 제2 서포터 패턴(240)을 식각 마스크로 이용하여, 제1 서포터막(222)을 제거하여 제3 트렌치(211)가 형성된다. 제3 트렌치(211)가 형성됨으로써, 제1 몰드막(210)은 노출된다. 제1 서포터막(222)을 제거하는 식각 공정은 예를 들어, 건식 식각 공정일 수 있다.
도 11a에서 BB를 자른 단면은 도 10과 동일한 단면을 갖는다. 이는 BB로 잘려지는 부분에는 제2 트렌치(245) 및 제3 트렌치(211)가 형성되어 있지 않기 때문이다.
도 11b를 참고하면, 제3 트렌치(211)의 측벽은 인접하는 하부 전극(260)과 제1 서포터막(222)으로 이뤄질 수 있고, 제3 트렌치(211)의 바닥면은 제1 몰드막(210)의 상면일 수 있다. 제2 상부 서포터막(246) 중, 제1 컨택 플러그(160) 바로 위쪽에 위치하는 제1 서포터막(222)이 제거될 수 있다. 제3 트렌치(211)가 형성된 부분은 제2 트렌치(245)가 형성되어 있으므로, 노출된 제1 몰드막(210) 바로 위쪽으로는 구조물이 없을 수 있다.
도 12를 참고하면, 제1 몰드막(210)을 제거하여, 하부 전극(260)을 감싸는 제1 서포터 패턴(220)이 형성될 수 있다. 다시 말하면, 제1 몰드막(210)이 제거됨으로써 남은 제1 서포터막(222)이 제1 서포터 패턴(220)이 될 수 있다. 제1 서포터 패턴(220)을 형성하기 위한 식각 공정은 예를 들어, 습식 식각 공정일 수 있으나, 이에 제한되는 것은 아니다.
제1 서포터 패턴(220)은 하부의 식각 저지막(202) 및 상부의 제2 서포터 패턴(240)과 이격되어 형성된다. 제1 서포터 패턴(220)과 식각 저지막(202) 사이에는 공간이 형성되고, 하부 전극(260)의 측벽을 받침대로 하여, 공간에 떠있을 수 있다. 식각 저지막(202) 상에는 실린더 형상의 하부 전극(260)과 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)을 제외하고, 이전에 있었던 제1 몰드막(210), 제2 몰드막(230) 및 제2 하부 서포터막(244)은 DRAM의 메모리 셀 영역에서 모두 제거될 수 있다.
인접하는 하부 전극(260)들을 감싸고 있는 제1 서포터 패턴(220) 및 제2 서포터 패턴(240)은 하부 전극(260)으로 이뤄진 구조가 기울어지지 않도록 하여, 하부 전극(260) 구조의 안정화를 도모할 수 있다.
도 2a를 참고하면, 하부 전극(260), 제1 서포터 패턴(220) 및 제2 서포터 패턴(240) 상에 캐패시터 유전막(270)이 형성될 수 있다. 캐패시터 유전막(270)은 컨포말하게 형성될 수 있다. 이어서, 캐패시터 유전막(270) 상에 상부 전극(280)이 형성될 수 있다.
도 2a, 도 4 내지 도 8, 도 10 내지 도 13b를 참고하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 13a 및 도 13b를 참고하면, 도 8을 통해 전기적으로 분리된 하부 전극(260)을 형성한 후, 제2 서포터막(242) 내에 제2 트렌치(245)가 형성된다. 제2 트렌치(245)는 제2 몰드막(230)을 노출시킨다.
제2 상부 서포터막(246) 및 제2 하부 서포터막(244)을 순차적으로 식각하여, 제2 트렌치(245)가 형성되고, 제2 몰드막(230)이 노출될 수 있다. 제2 트렌치(245)를 형성하기 위한 식각 공정은 예를 들어, 건식 식각 공정일 수 있다.
도 13a에서 BB를 자른 단면은 도 8과 동일한 단면을 갖는다.
도 13b를 참고하면, 제2 트렌치(245)의 측벽은 인접하는 하부 전극(260)의 측벽과 제2 서포터막(242)으로 이뤄질 수 있고, 제2 트렌치(245)의 바닥면은 제2 몰드막(230)의 상면일 수 있다. 제1 컨택 플러그(180) 상에 위치하는 제2 서포터막(242)이 제거될 수 있다.
이후, 제2 몰드막(230)을 제거하여, 제2 서포터 패턴(240)이 형성될 수 있다.
도 3 내지 도 6, 도 9a 내지 도 12를 참고하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14를 참고하면, 콘택홀(250)을 채우면서, 노드 마스크(252)를 덮는 하부 전극막(264)이 형성된다. 하부 전극막(264)는 도전 물질이 있고, 도핑된 폴리 실리콘, 도전성 금속 질화물, 금속, 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다.
도 15를 참고하면, 제2 서포터막(242)이 노출될 때까지 하부 전극막(264) 일부 및 노드 마스크(252)를 제거하여, 하부 전극(260)이 형성된다. 노드 마스크(252)를 제거함으로써, 하부 전극(260)은 인접하는 하부 전극(260)으로부터 전기적으로 절연될 수 있다. 하부 전극막(264) 및 노드 마스크(252)를 제거하는 공정은 예를 들어, 화학적 기계적 평탄화 공정 및 에치 백 공정 중 적어도 하나를 포함할 수 있다.
콘택홀(250)을 채워 제2 콘택 플러그(180)와 전기적으로 연결되는 하부 전극(260)은 필라 형상일 수 있다. 필라 형상인 하부 전극(260)의 외벽은 계단과 같은 형상을 포함할 수 있다. 필라 형상의 하부 전극(260)은 예를 들어, 복수의 역 사다리꼴이 결합된 형상을 가질 수 있다.
이 후, 제2 서포터 패턴(240)을 형성하기 위한 제2 트렌치(245)를 형성하여, 제2 몰드막(230)과 제2 하부 서포터막(244), 또는 제2 몰드막(230)을 예를 들어, 습식 식각 공정으로 제거할 수 있다.
도 2a, 도 4 내지 도 8, 도 11a 내지 도 12 및 도 16a 내지 도 18을 참고하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 16a 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 16a 및 도 16b를 참고하면, 콘택홀(250)의 내벽과 노드 마스크(252) 상에 하부 전극막(262)이 형성된 후, 제2 서포터막(242) 내에 제2 트렌치(245)가 형성된다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제2 트렌치(245)는 제2 하부 서포터막(244)을 노출시키는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 제2 트렌치(245)는 제2 몰드막(230)을 노출시킬 수 있음은 물론이다.
구체적으로, 기판(100) 상에 형성된 하부 전극막(262) 상에 제2 트렌치(245)를 형성하기 위한 마스크 패턴(미도시)가 형성된다. 마스크 패턴을 식각 마스크로 이용하여, 하부 전극막(262) 일부와 노드 마스크(252) 일부를 제거하여, 제2 서포터막(242)을 노출시킬 수 있다. 노출된 제2 서포터막(242)의 제2 상부 서포터막(246)을 식각하여, 제2 하부 서포터막(244)을 노출시키는 제2 트렌치(245)가 제2 서포터막(242) 내에 형성될 수 있다. 제2 트렌치(245)를 형성하는 식각 공정은 예를 들어, 건식 식각 공정일 수 있고, 하부 전극막(262), 노드 마스크(252) 및 제2 상부 서포터막(246)은 별개의 식각 공정으로 진행될 수 있으나, 이에 제한되는 것은 아니다.
도 16a에서 BB를 자른 단면은 도 7과 동일한 단면을 갖는다.
도 16b를 참고하면, 제2 트렌치(245)의 측벽은 하부 전극막(262) 및 제2 상부 서포터막(246)으로 형성될 수 있다. 제2 트렌치(245)의 바닥면은 제2 하부 서포터막(244)의 상면일 수 있다. 제2 상부 서포터막(246) 중, 제1 컨택 플러그(160) 바로 위쪽에 위치하는 제2 상부 서포터막(246)이 제거될 수 있다. 제2 트렌치(245) 주변에는 하부 전극막(262)이 내벽에 형성된 콘택홀(250)이 배치될 수 있다.
도 17을 참고하면, 제2 하부 서포터막(244)과 제2 몰드막(230)을 제거하여, 하부 전극막(262)을 감싸는 제2 서포터 패턴(240)이 형성될 수 있다. 제2 서포터 패턴(240)을 형성하기 위한 식각 공정은 예를 들어, 습식 식각 공정일 수 있으나, 이에 제한되는 것은 아니다. 제2 하부 서포터막(244) 및 제2 몰드막(230)이 제거되어 형성된 공간은 하부 전극막(262)에 의해 덮여있을 수 있다.
도 18을 참고하면, 콘택홀(250)을 채우면서, 하부 전극막(262) 상에 희생막(266)이 형성된다. 희생막(266)은 갭-필 능력이 좋은 물질을 포함할 수 있고, 산화물을 포함할 수 있다.
화학적 기계적 연마 및 에치 백 중 적어도 하나를 포함하는 공정을 이용하여, 제2 서포터 패턴(240)이 노출될 때까지 제2 서포터 패턴(240) 상의 노드 마스크(252), 하부 전극막(262) 및 희생막(266)의 일부를 제거할 수 있다. 이를 통해, 제2 콘택 플러그(180)와 전기적으로 연결되는 하부 전극(260)이 콘택홀(250) 내에 형성될 수 있다. 하부 전극(260)이 형성된 콘택홀(250) 내부에는 희생막(266)이 채워져 있다. 희생막(266)이 내부에 채운 실린더 형상의 하부 전극(260)에서, 하부 전극(260)의 상부는 제2 하부 서포터막(244) 및 제2 몰드막(230)이 제거되어 형성된 공간에 의해 둘러싸여 있고, 하부 전극(260)의 하부는 제1 몰드막(210) 및 제1 서포터막(222)에 의해 둘러싸여 있다.
이 후, 제1 서포터막(222) 내에 제3 트렌치(211)가 형성될 수 있다. 제3 트렌치(211)를 형성한 후, 제1 몰드막(210) 및 하부 전극(260)의 내부를 채우는 희생막(266)을 제거한다. 이를 통해, 하부 전극(260)을 감싸는 제1 서포터 패턴(220)이 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 하부 전극(260)은 실린더형인 것으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 콘택홀(250)을 매워 필라형의 하부 전극이 형성될 수 있음은 물론이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 19를 참고하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(1130)는 본 발명의 몇몇 실시예에 따른 반도체 장치(1~9 중 어느 하나)를 포함할 수 있다. 기억 장치(1130)는 DRAM을 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 20을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 130: 게이트 전극
160, 180: 콘택 플러그 170: 비트 라인
210, 230: 매몰막 220: 제1 서포터 패턴
222: 제1 서포터막 240: 제2 서포터 패턴
242: 제2 서포터막 260: 하부 전극
270: 캐패시터 유전막 280: 상부 전극

Claims (10)

  1. 기판 상에 순차적으로 적층된 제1 몰드막, 제1 서포터막, 제2 몰드막 및 제2 서포터막을 포함하는 절연층을 형성하고,
    상기 절연층 내에 콘택홀을 형성하고,
    상기 콘택홀 내에 하부 전극을 형성하고,
    상기 제2 서포터막의 하부와 상기 제2 몰드막을 제거하고, 제1 몰드막을 제거하여, 상기 하부 전극을 감싸는 제2 서포터 패턴 및 제1 서포터 패턴을 각각 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 서포터막은 제2 상부 서포터막과 제2 하부 서포터막을 포함하고,
    상기 제2 서포터막의 하부를 제거하는 것은 상기 제2 하부 서포터막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제2 항에 있어서,
    제2 서포터 패턴을 형성하는 것은
    상기 제2 하부 서포터막을 노출시키는 제1 트렌치를 상기 제2 서포터막 내에 형성하고,
    상기 제1 트렌치를 형성한 후, 상기 제2 하부 서포터막 및 상기 제2 몰드막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제2 항에 있어서,
    제2 서포터 패턴을 형성하는 것은
    상기 제2 몰드막을 노출시키는 제1 트렌치를 상기 제2 서포터막 내에 형성하고,
    상기 제1 트렌치를 형성한 후, 상기 제2 하부 서포터막 및 상기 제2 몰드막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 콘택홀을 형성하는 것은
    상기 절연층 상에 노드 마스크를 형성하고,
    상기 노드 마스크를 마스크로 이용하여, 상기 절연층을 식각하는 것을 포함하는 반도체 소자 제조 방법.
  6. 제5 항에 있어서,
    상기 하부 전극을 형성하는 것은
    상기 콘택홀의 내벽 및 상기 노드 마스크의 상면을 따라 하부 전극막을 균일하게 형성하고,
    상기 콘택홀을 채우는 희생막을 형성하고,
    상기 제2 서포터막이 노출될 때까지, 상기 하부 전극막 및 상기 노드 마스크를 제거하는 것을 포함하는 반도체 소자 제조 방법.
  7. 기판 상에 순차적으로 적층된 제1 몰드막, 제1 서포터막, 제2 몰드막, 제2 하부 서포터막 및 제2 상부 서포터막을 포함하는 절연층을 형성하고,
    상기 절연층 상에 노드 마스크를 형성하고,
    상기 노드 마스크를 마스크로 이용하여, 상기 절연층 내에 콘택홀을 형성하고,
    상기 콘택홀 내에 하부 전극막을 형성하고,
    상기 제2 하부 서포터막과, 상기 제2 몰드막을 제거하여, 상기 하부 전극막을 감싸는 서포터 패턴을 형성하고,
    상기 서포터 패턴이 노출될 때까지 상기 노드 마스크 및 상기 하부 전극막을 제거하여, 상기 콘택홀 내에 하부 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 서포터 패턴을 형성하는 것은
    상기 제2 하부 서포터막을 노출시키는 제1 트렌치를 상기 제2 서포터막 내에 형성하고,
    상기 제1 트렌치를 형성한 후, 상기 제2 하부 서포터막 및 상기 제2 몰드막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 하부 전극을 형성하는 것은
    상기 콘택홀의 내벽 및 상기 노드 마스크의 상면을 따라 상기 하부 전극막을 균일하게 형성하고,
    상기 제2 서포터 패턴을 형성한 후, 상기 콘택홀을 채우는 희생막을 형성하고,
    상기 제2 서포터 패턴이 노출될 때까지, 상기 노드 마스크, 상기 희생막 및 상기 하부 전극막을 제거하고,
    상기 콘택홀에 내에 남아 있는 상기 희생막을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  10. 기판;
    상기 기판 상에 형성되고, 제1 방향으로 연장된 하부 전극;
    상기 하부 전극과 인접하는 하부 전극 사이에 형성된 제1 및 제2 서포터 패턴으로,
    제1 서포터 패턴 및 제2 서포터 패턴은 상기 제1 방향으로 이격되어 있고,
    상기 기판으로부터 상기 하부 전극의 높이는 상기 기판으로부터 상기 제2 서포터 패턴의 높이와 동일한 제1 및 제2 서포터 패턴;
    상기 하부 전극과 상기 제1 및 제2 서포터 패턴 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 상부 전극을 포함하되,
    상기 하부 전극은 상기 제2 서포터 패턴과 접하는 부분의 바로 아래에 형성된 리세스를 포함하는 반도체 소자.
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