KR101934093B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 2차원적으로 배열된 하부 전극들, 하부 전극들의 표면들을 덮는 유전막, 및 유전막 상의 상부 전극을 포함하는 캐패시터, 하부 전극들의 하부 측벽들과 연결되며, 제 1 오프닝을 갖는 제 1 지지 패턴, 및 하부 전극들의 상부 측벽들과 연결되며, 제 2 오프닝을 갖는 제 2 지지 패턴을 포함하되, 제 1 지지 패턴과 제 2 지지 패턴 간의 수직적 거리는 하부 전극의 바닥면과 제 1 지지 패턴 간의 수직적 거리보다 클 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 캐패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)이 이용될 수 있다.
본원 발명이 해결하고자 하는 과제는 보다 안정적인 구조의 캐패시터를 포함하는 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 보다 안정적인 구조의 캐패시터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 2차원적으로 배열된 하부 전극들, 하부 전극들의 표면들을 덮는 유전막, 및 유전막 상의 상부 전극을 포함하는 캐패시터, 하부 전극들의 하부 측벽들과 연결되며, 제 1 오프닝을 갖는 제 1 지지 패턴, 및 하부 전극들의 상부 측벽들과 연결되며, 제 2 오프닝을 갖는 제 2 지지 패턴을 포함하되, 제 1 지지 패턴과 제 2 지지 패턴 간의 수직적 거리는 하부 전극의 바닥면과 제 1 지지 패턴 간의 수직적 거리보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 2차원적으로 배열된 하부 전극들, 하부 전극들의 표면들을 덮는 유전막, 및 유전막 상의 상부 전극을 포함하는 캐패시터, 하부 전극들의 하부 측벽들과 연결되며, 제 1 오프닝을 갖는 제 1 지지 패턴, 하부 전극들의 상부 측벽들과 연결되며, 제 2 오프닝을 갖는 제 2 지지 패턴을 포함하되, 제 1 지지 패턴의 제 1 오프닝과, 제 2 지지 패턴의 제 2 오프닝은 평면적 관점에서 서로 중첩되되, 제 1 오프닝의 폭이 제 2 오프닝의 폭보다 넓을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 하부 구조체 상에 몰드막을 형성하는 것, 상기 몰드막 상면에 상기 몰드막에 대해 식각 선택성을 갖는 버퍼막을 형성하는 것, 상기 버퍼막 상에 상기 버퍼막을 노출시키는 오프닝을 갖는 지지막을 형성하는 것, 상기 몰드막, 상기 버퍼막 및 상기 지지막을 패터닝하여, 상기 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것, 상기 홀들 내에 하부 전극들을 형성하는 것, 상기 몰드막 및 버퍼막을 차례로 제거하는 것, 및 상기 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 하부 구조체 상에, 차례로 적층된 제 1 몰드막, 제 1 버퍼막, 및 제 1 버퍼막을 노출시키는 제 1 개구부를 갖는 제 1 지지막을 포함하는 제 1 몰드 구조체를 형성하는 것, 제 1 몰드 구조체 상에, 차례로 적층된 제 2 몰드막, 제 2 버퍼막, 및 제 2 버퍼막을 노출시키는 제 2 개구부를 갖는 제 2 지지막을 포함하는 제 2 몰드 구조체를 형성하는 것, 제 1 및 제 2 몰드 구조체들을 패터닝하여, 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것, 홀들 내에 하부 전극들을 형성하는 것, 제 1 및 제 2 버퍼막들과 제 1 및 제 2 몰드막들을 제거하는 것, 및 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 하부 전극들의 상부를 지지하는 제 2 지지 패턴을 형성하기 전에, 하부 전극들의 하부를 지지하는 제 1 지지 패턴이 형성되므로, 제 1 지지 패턴과 제 2 지지 패턴 간의 수직적 간격이 자유롭게 조절될 수 있다.
이에 더하여, 하부 전극들을 형성하기 전에 제 1 및 제 2 지지 패턴들을 형성하므로, 제 1 및 제 2 지지 패턴들을 형성하는 동안 하부 전극들이 손상되거나, 부산물(예를 들어, 비휘발성 폴리머)이 발생하는 것을 방지할 수 있다. 또한, 실리콘 계열의 몰드막 표면에 버퍼막을 형성함으로써, 제 1 및 제 2 지지 패턴들을 형성하기 위한 이방성 식각 공정에 의해 몰드막이 손상되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 지지 패턴들을 형성시, 부산물이 발생하거나 몰드막이 손상되는 것을 방지할 수 있으므로, 하부 전극들을 형성하는데 이용된 몰드막을 제거하는 공정이 용이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I 선을 따라 자른 단면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치에서 하부 전극의 변형례를 설명하기 위한 평면도 및 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치에서 지지 패턴들의 변형례를 나타내는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 사시도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다.
도 11 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면들을 나타낸다.
도 20 및 도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 지지 패턴들을 형성하는 방법을 설명하기 위한 도면들이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2는 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 1의 I-I'선을 따라 자른 단면이다. 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 장치에서 하부 전극의 변형례를 설명하기 위한 평면도 및 단면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 장치에서 지지 패턴의 변형례를 나타내는 평면도이다.
도 1 내지 도 3을 참조하면, 하부 구조체(100) 상에 캐패시터들이 배치될 수 있다.
하부 구조체(100)는 반도체 기판(미도시), 반도체 소자들(미도시), 및 층간 절연막들(미도시)을 포함한다. 상세하게, 반도체 기판은 메모리 셀들이 형성되는 셀 영역(A)과, 메모리 셀들을 제어하는 주변 회로들이 형성되는 주변회로 영역(B)을 포함한다. 반도체 기판 상에 반도체 소자들이 배치될 수 있으며, 반도체 소자들은 예를 들어, MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 일 실시예에 따르면, 셀 영역(A)의 반도체 기판 상에 게이트 라인들 및 비트 라인들이 형성될 수 있으며, MOS 트랜지스터의 소오스/드레인 전극들 및 게이트 전극과 연결되는 콘택 플러그들이 형성될 수 있다.
하부 구조체(100)의 최상층은 평탄화된 층간 절연막으로 구성될 수 있으며, 층간 절연막 상에 캐패시터의 하부 전극들(170)이 배치될 수 있다. 상세하게, 캐패시터는 하부 전극(170), 유전막(180) 및 상부 전극(190)을 포함하며, 캐패시터의 하부 전극(170)은 하부 구조체(100) 내의 스위칭 소자(미도시)와 전기적으로 연결될 수 있다.
하부 전극들(170)은, 평면적 관점에서 도 1 및 도 4에 도시된 것처럼, 행 방향 및 열 방향으로 배열될 수 있다. 이와 달리, 하부 전극들(170)은 평면적 관점에서 도 6에 도시된 것처럼, 지그재그(zig zag) 형태로 배열될 수도 있다.
하부 전극(170)은, 도 1 내지 도 3에 도시된 것처럼, 바닥부 및 바닥부로부터 수직적으로 연장된 측벽부를 갖는 실린더(cylinder) 형태를 가질 수 있다. 하부 전극(170)의 바닥부 및 측벽부는 실질적으로 동일한 두께를 가질 수 있다. 이와 달리, 도 4 및 도 5에 도시된 것처럼, 하부 전극(170)은 기둥(pillar) 형태를 가질 수 있다. 하부 전극(170)의 폭은 상부에서 하부로 갈수록 감소될 수 있다. 즉, 하부 전극(170)의 하부 폭은 하부 전극(170)의 상부 폭보다 작을 수 있다. 이에 더하여, 실시예들에 따르면, 하부 전극들(170)의 상부면들은 실질적으로 공면(coplanar)을 이루수 있다. 그리고, 하부 전극들(170)의 상부 폭들이 균일하게 형성될 수 있다.
하부 전극들(170)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 어느 하나로 형성될 수 있다. 예를 들어, 하부 전극(170)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 하부 전극(170)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 하부 전극(170)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극(170)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
실시예들에 따르면, 캐패시터의 정전용량(capacitance)은 하부 전극(170)의 표면적에 비례하므로, 제한된 면적 내에 형성되는 하부 전극(170)의 표면적을 증가시키기 위해 하부 전극(170)의 높이가 증가될 수 있다. 따라서, 캐패시터의 정전 용량이 증가될수록 하부 전극(170)의 종횡비(하부 전극의 폭에 대한 하부 전극의 높이 비)가 증가될 수 있다. 이에 따라, 하부 전극(170)의 휨 또는 쓰러짐을 방지하기 위해 하부 전극들(170)을 수평적으로 지지하는 제 1 및 제 2 지지 패턴들(132, 152)이 하부 전극(170)의 측벽 일부에 연결될 수 있다. 제 1 및 제 2 지지 패턴들(132, 152)은 서로 다른 높이에 위치할 수 있다. 본 발명의 실시예들에서, 하부 전극(170)을 지지하는 패턴들이 2개인 것으로 도시하고 있으나, 하부 전극(170)의 종횡비가 증가함에 따라 지지 패턴들은 2개 이상 형성될 수도 있다.
상세하게, 제 1 지지 패턴(132)은 하부 전극들(170)의 하부 측벽들과 연결되며, 소정 영역들에서 제 1 오프닝들(131; openings)을 가질 수 있다. 제 2 지지 패턴(152)은 하부 전극들(170)의 상부 측벽들과 연결되며, 소정 영역들에서 제 2 오프닝(151)들을 가질 수 있다.
제 1 및 제 2 오프닝들(131, 151)은 바(bar) 형태, 직사각형 형태 또는 라인 형태일 수 있다. 제 1 및 제 2 오프닝들(131, 151)의 형태는 다양하게 변형될 수 있되, 하부 전극들(170)의 측벽 일부분들은 제 1 및 제 2 지지 패턴들(132, 152)과 연결된다.
일 실시예에 따르면, 제 1 및 제 2 오프닝들(131, 151)은 평면적 관점에서 실질적으로 동일한 위치에 배치될 수 있다. 다시 말해, 제 1 및 제 2 오프닝들(131, 151)이 평면적으로 중첩될 수 있다. 그리고, 제 1 및 제 2 오프닝들(131, 151)의 최소 폭은 하부 전극들(170) 간의 간격보다 클 수 있다. 일 실시예에서, 제 1 오프닝(131)의 폭과 제 2 오프닝(151)의 폭은 실질적으로 동일할 수 있다. 나아가, 제 1 및 제 2 오프닝들(131, 151)은 도 1에 도시된 것처럼, 행 방향 및 열 방향으로 배열될 수 있으며, 이와 달리, 제 1 및 제 2 오프닝들(131, 151)은 도 6에 도시된 바와 같이, 행 방향 및 열 방향에 대해 사선 방향으로 배열될 수도 있다.
실시예들에 따르면, 제 1 및 제 2 지지 패턴들(132, 152)의 수직적 높이는 자유롭게 조절될 수 있다. 이에 따라, 하부 전극(170)의 하부면과 제 1 지지 패턴(132) 간의 수직적 거리(H1)보다 제 1 지지 패턴(132)과 제 2 지지 패턴(152) 간의 수직적 거리(H2)가 크거나, 실질적으로 동일할 수 있다. 일 실시예에 따르면, 하부 전극(170)의 하부면과 제 1 지지 패턴(132) 간의 수직적 간격과, 제 1 지지 패턴(132)과 제 2 지지 패턴(152)간의 수직적 간격의 비율은 약 1:1 내지 1:9일 수 있다.
나아가, 제 1 지지 패턴(132)과 제 2 지지 패턴(152)의 두께가 다를 수 있다. 예를 들어, 제 1 지지 패턴(132)은 제 2 지지 패턴(152)보다 얇을 수 있다. 이와 달리, 제 1 지지 패턴(132)과 제 2 지지 패턴(152)의 두께가 실질적으로 동일할 수도 있다. 일 실시예에서, 제 1 지지 패턴(132)의 두께는 약 100Å ~ 500Å일 수 있으며, 제 2 지지 패턴(152)의 두께는 약 300Å ~ 1500Å 일 수 있다. 이러한 제 1 및 제 2 지지 패턴들(132, 152)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나로 형성될 수 있다.
캐패시터의 유전막(180)은 복수 개의 하부 전극들(170)의 표면 상에 균일한 두께로 형성될 수 있다. 또한, 유전막(180)은 제 1 및 제 2 지지 패턴들(132, 152)의 표면에 균일한 두께로 형성될 수 있다. 예를 들어, 유전막(180)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(180)은 약 50Å~150Å의 두께를 가질 수 있다.
상부 전극(190)은 유전막(180) 상에 형성되어 복수 개의 하부 전극들(170)을 덮을 수 있다. 나아가, 상부 전극(190)은 실린더 형태의 하부 전극(170) 상에서 유전막(180)이 형성된 하부 전극(170)의 내부를 채울 수 있다. 예를 들어, 상부 전극(190)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(190)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다. 도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 사시도이다. 도 7 및 도 8에 도시된 반도체 장치의 구성요소들 중 도 1 내지 도 3에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략한다.
도 7 및 도 8을 참조하면, 하부 전극들(170)을 지지하는 제 1 및 제 2 지지 패턴들(132, 152)이 서로 다른 높이에 위치할 수 있다. 제 1 지지 패턴(132)은 하부 전극들(170)의 하부 부분들과 연결되며, 소정 영역들에서 제 1 오프닝들(131)을 가질 수 있다. 제 2 지지 패턴(152)은 하부 전극들(170)의 상부 부분들과 연결되며, 소정 영역들에서 제 2 오프닝들(151)을 가질 수 있다.
이 실시예에 따르면, 제 1 지지 패턴(132)의 제 1 오프닝(131)과 제 2 지지 패턴(152)의 제 2 오프닝(151)의 폭이 서로 다를 수 있다. 예를 들어, 도면에 도시된 바와 같이, 제 1 지지 패턴(132)의 제 1 오프닝(131)의 폭(W1)이 제 2 지지 패턴(152)의 제 2 오프닝(151)의 폭(W2)보다 클 수 있다. 이와 반대로, 제 1 오프닝(131)의 폭이 제 2 오프닝(151)의 폭보다 클 수도 있다. 여기서, 제 1 및 제 2 오프닝들(131, 151)의 최소 폭은 인접하는 하부 전극들(170) 간의 간격보다 클 수 있다.
나아가, 도 2를 참조하여 설명한 것처럼, 제 1 및 제 2 지지 패턴들(132, 152)의 수직적 높이는 자유롭게 조절될 수 있다. 이에 따라, 하부 전극(170)의 하부면과 제 1 지지 패턴(132) 간의 수직적 거리(H1)보다 제 1 지지 패턴(132)과 제 2 지지 패턴(152) 간의 수직적 거리(H2)가 크거나, 실질적으로 동일할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 평면도이다. 도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 사시도이다. 도 9 및 도 10에 도시된 반도체 장치의 구성요소들 중 도 1 내지 도 3에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략한다.
도 9 및 도 10을 참조하면, 하부 전극들(170)을 지지하는 제 1 및 제 2 지지 패턴들(132, 152)이 서로 다른 높이에 위치할 수 있다. 제 1 및 제 2 지지 패턴들(132, 152)은 하부 전극들(170)의 측벽 일부분들과 연결되며, 소정 영역들에서 오프닝들을 가질 수 있다. 이 실시예에 따르면, 제 1 지지 패턴(132)의 제 1 오프닝(131)들과 제 2 지지 패턴(152)의 제 2 오프닝(151)들이, 평면적 관점에서, 서로 어긋나게 배치될 수 있다. 다시 말해, 제 1 오프닝(131)과 제 2 오프닝(151)은, 도 9 및 도 10에 도시된 바와 같이, 평면적 관점에서, 서로 중첩(overlap)되지 않거나, 일부분이 오버랩되도록 배치될 수 있다. 즉, 본 발명의 실시예들에 따르면, 제 1 및 제 2 오프닝들(131, 151)을 갖는 제 1 및 제 2 지지 패턴들(132, 152)은 수직적으로 서로 다른 높이에 위치하되, 평면적 관점에서 제 1 및 제 2 오프닝들(131, 151)의 위치는 제한되지 않을 수 있다.
반도체 장치의 캐패시터를 형성하는데 있어서, 하부 전극들(170)의 종횡비가 증가함에 따라 하부 전극 홀들을 갖는 몰드막을 이용하여 하부 전극들을 형성한다. 이에 따라, 캐패시터의 용량(capacitance)을 증가시키기 위해, 몰드막의 두께가 증가될 수 있다. 한편, 몰드막을 두껍게 형성할수록 하부 전극(170)의 종횡비가 증가되어 하부 전극들(170)이 쓰러질 수 있다. 이에 따라, 하부 전극(170)의 상부 및 하부에 제 1 및 제 2 지지 패턴들(132, 152)을 형성하여 하부 전극(170)의 쓰러짐을 방지할 수 있다. 이하, 도 11 내지 도 22를 참조하여, 캐패시터를 포함하는 반도체 장치의 제조 방법에 대해 상세히 설명한다.
도 11 내지 도 19는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면들을 나타낸다. 도 20 및 도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서 제 1 및 제 2 지지 패턴들을 형성하는 방법을 설명하기 위한 도면들이다.
도 11을 참조하면, 반도체 기판, 반도체 소자들, 및 층간 절연막들을 포함하는 하부 구조체(100)를 준비한다.
상세하게, 반도체 기판은 메모리 셀들이 형성되는 셀 영역(A)과, 메모리 셀들을 제어하는 주변 회로들이 형성되는 주변회로 영역(B)을 포함한다. 반도체 소자들은 예를 들어, MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 일 실시예에 따르면, 셀 영역(A)의 반도체 기판 상에 게이트 라인들 및 비트 라인들이 형성될 수 있으며, MOS 트랜지스터의 소오스/드레인 전극들 및 게이트 전극과 연결되는 콘택 플러그들이 형성될 수 있다.
하부 구조체(100)의 최상층은 평탄화된 층간 절연막으로 구성될 수 있다. 층간 절연막은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
이어서, 도 11에 도시된 바와 같이, 하부 구조체(100) 상에, 차례로 적층된 제 1 몰드막(120), 제 1 버퍼막(121), 및 제 1 개구부(131)를 갖는 제 1 지지막(130)을 포함하는 제 1 몰드 구조체를 형성한다.
일 실시예에서, 제 1 몰드막(120)은 반도체 물질로 형성될 수 있다. 예를 들어, 제 1 몰드막(120)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수 있다. 이와 달리, 제 1 몰드막(120)은 실리콘 산화막으로 형성될 수도 있다. 일 실시예에 따르면, 제 1 몰드막(120)은 약 5000Å 내지 10000Å의 두께를 가질 수 있다. 제 1 몰드막(120)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
이에 더하여, 제 1 몰드막(120)을 형성하기 전에, 식각 정지막(110)이 평탄화된 하부 구조체(100) 상면에 형성될 수 있다. 식각 정지막(110)은 평탄화된 층간 절연막 및 제 1 몰드막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(110)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
일 실시예에 따르면, 제 1 몰드막(120) 상면에 제 1 버퍼막(121)이 형성될 수 있다. 제 1 버퍼막(121)은 제 1 몰드막(120) 및 제 1 지지 패턴(132)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 버퍼막(121)은, 실리콘 산화막, 실리콘 산질화막, 실리콘 카바이드막 및 실리콘카본질화막 중에서 선택된 어느 하나로 형성될 수 있다. 제 1 버퍼막(121)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다. 제 1 버퍼막(121)은 약 50Å 내지 200Å의 두께를 가질 수 있다. 이와 같은 제 1 버퍼막(121)은 제 1 버퍼막(121) 상에 제 1 지지막(131)을 형성할 때 식각 정지막(110)으로 이용될 수 있으며, 후속하는 공정들(예를 들어, 제 1 및 제 2 지지패턴들 형성 공정(도 14 참조))에서 제 1 및 제 2 몰드막들(120, 140)이 손상되는 것을 방지할 수 있다.
이어서, 제 1 버퍼막(121)을 노출시키는 제 1 오프닝들(131)을 갖는 제 1 지지막(130; first supporting layer)이 형성될 수 있다.
상세하게, 제 1 지지막(130)을 형성하는 것은, 제 1 버퍼막(121) 상에 지지막을 형성하는 것, 지지막 상에 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 이용하여 지지막을 이방성 식각하는 것을 포함할 수 있다.
제 1 지지막(130)은 제 1 버퍼막(121) 및 제 1 및 제 2 몰드막들(120, 140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 1 지지막(130)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 제 1 지지막(130)은 약 100Å 내지 500Å의 두께를 가질 수 있다.
제 1 지지막(130)을 형성하기 위한 이방성 식각 공정으로, 플라즈마 식각(plasma etching) 공정이 이용될 수 있다. 예를 들어, 제 1 지지막(130)이 실리콘 질화막으로 형성되고, 제 1 버퍼막(121)이 실리콘을 함유하는 막일 경우, 플라즈마 식각 공정시 CxFy 계열 또는 CxHyFz 계열의 식각 가스가 사용될 수 있다. 여기서, 제 1 지지막(130) 아래의 제 1 버퍼막(121)은 식각 정지막으로 이용될 수 있다. 이에 따라, 제 1 오프닝들(131)을 형성하기 위한 이방성 식각 공정에 의해 제 1 몰드막(120)이 노출되는 것을 방지할 수 있다. 제 1 버퍼막(121)은 고에너지의 플라즈마에 의해 제 1 몰드막(120)의 표면이 손상되는 것을 방지할 수 있다.
이와 같이 형성되는 제 1 지지막(130)은 셀 영역(A)에서 제 1 버퍼막(121)을 노출시키는 제 1 오프닝들(131)을 가질 수 있다. 그리고, 제 1 지지막(130)은 주변회로 영역(B)의 제 1 버퍼막(121)을 노출시킬 수 있다. 보다 상세하게, 제 1 지지막(130)은 도 1에 도시된 것처럼, 바(bar) 형태의 제 1 오프닝들(131)을 가질 수 있다. 바 형태의 제 1 오프닝들(131)은 행 방향 및 열방향으로 배열되거나, 지그재그 형상으로 배열될 수 있다. 이와 달리, 제 1 지지막(130)은 라인 형상의 제 1 오프닝들(131)을 가질 수도 있다.
도 12를 참조하면, 제 1 몰드 구조체 상에, 제 2 몰드막(140), 제 2 버퍼막(141), 및 제 2 개구부(151)를 갖는 제 2 지지막(150)을 포함하는 제 2 몰드 구조체를 형성한다.
상세하게, 제 1 지지막(130) 상에 제 1 오프닝들(131)을 채우는 제 2 몰드막(140)을 형성한다. 제 2 몰드막(140)은 제 1 몰드막(120)과 동일하거나, 하부 전극 홀들을 형성하는 공정(도 14 참조)에서 10% 이하의 식각율 차이를 갖는 물질로 형성될 수 있다. 일 실시예에서, 제 2 몰드막(140)은 반도체 물질로 형성될 수 있다. 예를 들어, 제 2 몰드막(140)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수 있다. 이와 달리, 제 2 몰드막(140)은 실리콘 산화막으로 형성될 수도 있다. 제 2 몰드막(140)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
나아가, 일 실시예에 따르면, 제 2 몰드막(140)은 제 1 몰드막(120)과 실질적으로 동일한 두께를 갖거나 제 1 몰드막(120)보다 두꺼울 수 있다. 일 실시예에서, 제 1 몰드막(120)과 제 2 몰드막(140)의 두께비는 약 1:1 내지 1:9일 수 있다. 예를 들어, 제 2 몰드막(140)은 약 5000Å 내지 15000Å의 두께를 가질 수 있다.
일 실시예에 따르면, 제 2 몰드막(140) 상에 제 2 버퍼막(141)이 형성될 수 있다. 제 2 버퍼막(141)은 제 2 몰드막(140) 및 제 2 지지막(150)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 2 버퍼막(141)은 제 1 버퍼막(121)과 동일한 물질로 형성될 수 있다. 예를 들어, 제 2 버퍼막(141)은, 실리콘 산화막, 실리콘 산질화막, 실리콘 카바이드막 및 실리콘카본질화막 중에서 선택된 어느 하나로 형성될 수 있다. 제 2 버퍼막(141)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
일 실시예에 따르면, 제 2 버퍼막(141)은 제 1 버퍼막(121)과 실질적으로 동일한 두께로 형성되거나, 제 1 버퍼막(121)보다 두껍게 형성될 수 있다. 예를 들어, 제 2 버퍼막(141)은 약 100Å 내지 500Å의 두께를 가질 수 있다. 제 2 버퍼막(141)은 제 2 지지막(150)에 제 2 오프닝들(151)을 형성할 때 식각 정지막으로 이용될 수 있으며, 제 2 지지막(150)을 이방성 식각할 때, 고에너지 플라즈마에 의해 제 2 몰드막(140)이 손상되는 것을 방지할 수 있다.
이어서, 제 2 버퍼막(141)을 노출시키는 제 2 오프닝들(151)을 갖는 제 2 지지막(150)이 형성될 수 있다.
상세하게, 제 2 지지막(150)을 형성하는 것은, 제 2 버퍼막(141) 상에 지지막을 형성하는 것, 지지막 상에 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 이용하여 지지막을 이방성 식각하는 것을 포함할 수 있다.
제 2 지지막(150)은 후속하는 제 1 및 제 2 몰드막들(120, 140)을 제거하는 공정에서 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제 2 지지막(150)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 나아가, 일 실시예에 따르면, 제 2 지지막(150)은 제 1 지지막(130)과 실질적으로 동일한 두께를 갖거나, 제 1 지지막(130) 보다 두꺼울 수 있다. 구체적으로, 제 1 지지막(130)과 제 2 지지막(150)의 두께 비는 약 1:1 내지 1:5일 수 있다. 예를 들어, 제 2 지지막(150)은 약 300Å 내지 1500Å의 두께를 가질 수 있다.
제 2 지지막(150)을 형성하기 위한 이방성 식각 공정으로, 플라즈마 식각(plasma etching) 공정이 이용될 수 있다. 예를 들어, 제 2 지지막(150)이 실리콘 질화막으로 형성되고, 제 2 버퍼막(141)이 실리콘을 함유하는 막일 경우, 플라즈마 식각 공정시 CxFy 계열 또는 CxHyFz 계열의 식각 가스가 사용될 수 있다. 여기서, 제 2 버퍼막(141)은 식각 정지막으로 이용될 수 있다. 이에 따라, 제 2 오프닝들(151)을 형성하기 위한 이방성 식각 공정에 의해 제 2 몰드막(140)이 노출되는 것을 방지할 수 있다.
이와 같이 형성되는 제 2 지지막(150)은 셀 영역(A)에서 제 2 버퍼막(141)을 노출시키는 제 2 오프닝들(151)을 가질 수 있다. 그리고, 제 2 지지막(150)은 주변회로 영역(B)의 제 2 버퍼막(141)을 노출시킬 수 있다. 이방성 식각 공정시, 제 2 지지막 아래의 제 2 버퍼막(141)은 식각 정지막(110)으로 이용될 수 있다. 이에 따라, 이방성 식각 공정에 의해 제 2 몰드막(140)이 노출되는 것을 방지할 수 있다.
제 2 지지막(150)은, 도 1에 도시된 것처럼, 바(bar) 형태의 제 2 오프닝(151)들을 가질 수 있다. 바 형태의 제 2 오프닝(151)들은 행 방향 및 열 방향으로 배열되거나, 지그재그 형상으로 배열될 수 있다. 이와 달리, 제 2 지지막(150)은 라인 형상으로 패터닝될 수도 있다. 일 실시예에 따르면, 제 2 지지막(150)의 제 2 오프닝들(151)은 제 1 지지막(130)의 제 1 오프닝들(131) 상에 배치될 수 있다. 다시 말해, 평면적 관점에서 제 1 오프닝(131)들과 제 2 오프닝들(151)이 중첩될 수 있다. 이러한 경우, 제 2 오프닝들(151)을 형성시, 제 1 오프닝들(131) 형성시 사용되는 마스크 패턴과 동일한 마스크 패턴이 이용될 수 있다. 다른 실시예에 따르면, 제 2 지지막(150)의 제 2 오프닝(151)의 폭은, 제 1 지지 패턴(132)의 제 2 오프닝(151)의 폭과 다를 수 있다. 예를 들어, 도 20에 도시된 것처럼, 제 2 오프닝(151)의 폭(W2)이 제 1 오프닝(131)의 폭(W1)보다 작을 수 있다. 이와 달리, 제 2 지지막(150)의 제 2 오프닝(151)의 폭이 제 1 지지 패턴(132)의 제 1 오프닝(131)의 폭보다 클 수도 있다. 또 다른 실시예에 따르면, 도 21에 도시된 것처럼, 평면적 관점에서, 제 1 지지막(130)의 제 1 오프닝(131)과 제 2 지지막(150)의 제 2 오프닝(151)이 오버랩되지 않도록 형성될 수 있다. 즉, 실시예들에 따르면, 제 2 오프닝들(151)을 갖는 제 2 지지막(150)이 제 1 오프닝들(131)을 갖는 제 1 지지막(130)을 형성한 후에 형성되므로, 제 1 오프닝들(131)과 제 2 오프닝들(151)의 평면적 위치 또는 크기는 변경될 수 있다.
한편, 제 2 지지 패턴(152)을 형성한 후에, 제 1 지지 패턴(132)을 형성할 수도 있으나, 이러한 경우, 제 1 지지 패턴(132)을 형성하기 위한 이방성 식각시 제 2 지지 패턴(152)의 두께가 감소할 수 있으며, 이로 인해 제 1 지지 패턴(132)과 제 2 지지 패턴(152) 간의 수직적 간격을 일정 간격 이상으로 증가시키는데 어려움이 있다. 즉, 제 1 지지 패턴(132)과 제 2 지지 패턴(152) 간의 수직적 간격이 하부 전극(170)의 바닥면과 제 1 지지 패턴(132) 간의 수직적 간격보다 작을 수 있다.
그러나, 실시예들에 따르면, 제 2 지지 패턴(152)을 형성하기 전에, 제 2 지지 패턴(152) 아래에 제 1 지지 패턴(132)이 형성되므로, 제 1 지지 패턴(132)과 제 2 지지 패턴(152) 간의 수직적 간격을 자유롭게 조절될 수 있으며, 제 1 및 제 2 지지 패턴들(132, 152)을 형성하기 위한 이방성 식각 공정에 의해 부산물이 발생하거나, 하부 전극(170) 및 제 2 지지 패턴(152)이 손상되는 것을 방지할 수 있다.
하부 구조체(100) 상에 도 11 및 도 12를 참조하여 설명한 것처럼, 제 1 및 제 2 몰드 구조체들을 형성한 후, 하부 전극 홀들(H) 형성하는 공정이 수행된다.
도 13을 참조하면, 제 2 지지막(150)이 형성된 제 2 버퍼막(141) 상에 하부 전극 홀들(H)을 형성하기 위한 마스크 구조체(160)를 형성한다. 두꺼운 제 1 및 제 2 몰드막들(120, 140)을 관통하는 하부 전극 홀들(H)을 형성하기 위해서, 제 1 및 제 2 몰드막들(120, 140)을 식각하는 동안 제 1 및 제 2 몰드막들(120, 140)에 대한 식각 선택비가 우수한 마스크 구조체(160)가 요구된다. 마스크 구조체(160)는 하부 전극 홀들(H)을 형성하기 위한 이방성 식각 공정 동안 제 1 및 제 2 몰드막들(120, 140)과, 제 1 및 제 2 지지막들(130, 150)에 대해 식각 선택성을 갖는 물질들로 형성될 수 있다.
하부 전극 홀들(H)을 형성하기 위한 마스크 구조체(160)는, 도 1 도시된 것처럼, 행 방향 및 열 방향으로 배열된 오프닝들(169)을 가질 수 있다. 이와 달리, 마스크 구조체(160)는 도 6에 도시된 것처럼, 사선방향으로 배열되는 다시 말해, 지그재그 형태로 배열된 오프닝들(169)을 가질 수 있다.
상세히 설명하면, 마스크 구조체(160)는 차례로 적층된 희생 마스크막(161), 하드 마스크막(163) 및 유기 마스크막(165)을 포함할 수 있다. 마스크 구조체(160)를 형성하는 것은, 하부 전극 홀들(H)을 형성하기 위한 마스크 패턴(미도시)을 이용하여 유기 마스크막(165)을 패터닝하고, 패터닝된 유기 마스크막(165)을 이용하여 하드 마스크막(163) 및 희생 마스크막(161)을 차례로 이방성 식각하는 것을 포함한다.
희생 마스크막(161)은 제 2 지지막(150)의 제 2 오프닝들(151)을 채울 수 있다. 희생 마스크막(161)은 제 1 및 제 2 몰드막들(120, 140)과 제 1 및 제 2 지지막들(130, 150)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에서, 희생 마스크막(161)은 제 2 버퍼막(141)과 동일한 물질로 형성될 수 있다. 예를 들어, 희생 마스크막(161)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), 및 USG(Undoped Silicate Glass)와 같은 실리콘 산화막으로 형성될 수 있다.
하드 마스크막(163)은 희생 마스크막(161)을 식각하는 공정에서 희생 마스크막(161)에 대해 식각 선택성을 갖는 무기 물질로 형성될 수 있다. 예를 들어, 하드 마스크막(163)은, 폴리실리콘, SiON, Si3N4, SiCN 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다.
유기 마스크막(165)은 하드 마스크막(163)을 식각하는 공정에서 하드 마스크막(163)에 대해 식각 선택성을 갖는 유기 물질로 형성될 수 있다. 예를 들어, 유기 마스크막(165)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
이어서, 개구부들(169)이 형성된 마스크 구조체(160)를 이용하여, 제 2 지지막 및 제 2 버퍼막(141)을 이방성 식각한다. 이에 따라, 제 2 오프닝들 및 홀들이 형성된 제 2 지지 패턴(152)이 형성될 수 있다. 제 2 지지막을 이방성 식각할 때, 오버 에치(over etch)에 의해 제 2 몰드막(140)의 상면이 노출될 수 있다. 나아가, 일 실시예에 따르면, 제 2 지지 패턴(152)을 형성한 후, 유기 마스크막(165)은 애싱 공정에 의해 제거될 수 있다.
도 14를 참조하면, 제 1 및 제 2 몰드 구조체들을 관통하여 하부 구조체(100)를 노출시키는 하부 전극 홀들(H)을 형성한다.
상세하게, 마스크 구조체(160)를 이용하여 제 2 몰드막(140), 제 1 지지 패턴(132) 및 제 1 몰드막(120)을 순차적으로 이방성 식각하여, 하부 전극 홀들(H)을 형성할 수 있다.
하부 전극 홀들(H)을 형성하는 이방성 식각 공정은, 제 1 및 제 2 몰드막들(120, 140)과 제 1 및 제 2 지지막들(130, 150)에 대한 식각률 차이가 10% 이하인 식각 레서피가 이용될 수 있다. 또한, 하부 전극 홀들(H)을 형성하는 이방성 식각 공정은, 제 1 및 제 2 몰드막들(120, 140)을 식각하는 식각가스와, 제 1 지지 패턴(132)을 식각하는 식각가스가 이용될 수 있다.
구체적으로, 하부 전극 홀들(H)을 형성하는 것은, 제 2 몰드막(140)을 플라즈마 이방성 식각하여 제 1 지지막(130)을 노출시키는 것, 제 1 지지막(130)을 플라즈마 이방성 식각하는 것, 및 제 1 몰드막(120)을 플라즈마 이방성식 각하는 것을 포함한다. 여기서, 제 2 몰드막(140)을 플라즈마 이방성 식각한 후 제 1 지지막(130)을 이방성 식각할 때, 제 1 지지막(130)을 식각하기 위한 식각 가스는 노출된 제 2 몰드막(140)의 측벽을 손상시키거나 폴리머를 발생시킬 수 있다. 이에 따라, 제 1 지지막(130)을 이방성 식각하기 전에 제 2 몰드막(140)의 측벽에 패시베이션막(미도시)을 형성할 수도 있다. 예를 들어, 제 1 지지 패턴(132)을 식각하기 전에 노출된 제 2 몰드막(140)의 측벽에 대한 산소(O2) 플라즈마 처리가 수행될 수 있다.
종횡비가 큰 하부 전극 홀들(H)을 형성하는 동안, 하드 마스크막(도 13의 163 참조)이 제거될 수 있으며, 희생 마스크막(161)의 상부면이 리세스될 수 있다. 그리고, 제 2 지지 패턴(132) 상에 잔류하는 희생 마스크막(161)은 하부 전극들을 형성시 몰드로 이용될 수 있다.
이와 같이 형성된 하부 전극 홀들(H)은, 도 1에 도시된 것처럼, 평면적 관점에서 행 방향 및 열 방향으로 배열될 수 있다. 이와 달리, 하부 전극 홀들(H)은 도 6에 도시된 것처럼, 평면적 관점에서 사선방향으로 다시 말해, 지그재그 형태로 배열될 수 있다. 또한, 하부 전극 홀들(H)은, 이방성 식각 공정에 의해 하부 전극 홀들(H)의 하부 폭이 상부 폭보다 작을 수 있다. 또한, 하부 전극 홀들(H)을 형성할 때, 과도 식각(over etch)에 의해 식각 정지막(110)이 제거되어 하부 구조체(100)의 상면이 노출될 수 있다.
도 15를 참조하면, 하부 전극 홀들(H) 내에 하부 전극들(170)을 형성한다.
하부 전극들(170)을 형성하는 것은, 하부 전극 홀들(H) 내에 도전막을 증착하고, 평탄화 공정을 수행하여 희생 마스크막(161) 상에 증착된 도전막을 제거함으로써, 하부 전극들(170)을 서로 분리시키는 것을 포함한다.
도전막을 증착하는 것은, 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용될 수 있다. 일 실시예에 따르면, 도전막은 하부 전극 홀들(H)의 폭의 절반 이상의 두께로 증착되어, 하부 전극 홀들(H)을 완전히 채울 수 있다. 이에 따라, 도면에 도시된 것처럼 필라(pillar) 형태의 하부 전극들(170)이 형성될 수 있다. 다른 실시예에 따르면, 도전막은 하부 전극 홀들(H)의 폭의 절반 이하의 두께로 하부 전극 홀들(H)의 내벽을 컨포말하게 덮을 수 있다. 이러한 경우, 도전막을 증착한 후, 도전막 상에 하부 전극 홀들(H)을 채우는 희생막이 형성될 수도 있으며, 도 2에 도시된 것처럼, 실린더 형태의 하부 전극들(170)이 형성될 수 있다.
일 실시예에서, 도전막은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 도전막은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 도전막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 도전막은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 도전막은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
한편, 도전막을 증착한 후에는, 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수도 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
도전막을 증착한 후 수행되는 평탄화 공정은 가령, 화학적 기계적 연마 공정 또는 드라이 에치 백 공정(Dry Etch Back)일 수 있다. 평탄화 공정에 의해 하부 전극들의 상부면들과 희생 마스크막의 상부면은 공면을 이룰 수 있다.
본 발명의 실시예들에 따르면, 하부 전극들(170)을 형성하기 전에, 제 1 및 제 2 지지 패턴들(132, 152)이 형성되므로, 제 1 및 제 2 지지 패턴들(132, 152)을 형성하기 위한 식각 가스에 하부 전극들(170)이 노출되는 것이 방지될 수 있다. 또한, 제 1 및 제 2 지지 패턴들(132, 152)을 형성하기 위한 식각 가스에 하부 전극들(170)이 노출되어 발생된 부산물들(예를 들어, TiFx와 같은 비휘발성 폴리머)이 제 1 및 제 2 몰드막들(120, 140) 일부분에 잔류하지 않으므로, 후속 공정으로 진행되는 제 1 및 제 2 몰드막들(120, 140)을 제거하는 것이 용이할 수 있다.
도 16 내지 도 18을 참조하면, 제 1 및 제 2 몰드막들(120, 140) 및 제 1 및 제 2 버퍼막들(121, 141)을 제거하는 공정들을 수행한다.
도 16을 참조하면, 평탄화 공정에 의해 노출된 희생 마스크막(161)을 제거하여 제 2 지지 패턴(152)을 노출시킨다.
일 실시예에 따르면, 희생 마스크막(161)을 제거하기 전에, 제 2 오프닝들(도 12의 151 참조)을 갖는 제 2 지지 패턴(152)이 형성되어 있으므로, 희생 마스크막(161)을 제거하는 공정에 의해 주변회로 영역(B)과 제 2 지지 패턴(152)의 제 2 오프닝들(151)에서 제 2 버퍼막(141)의 상면이 노출될 수 있다.
일 실시예에 따르면, 희생 마스크막(161)을 제거하는 공정에서, 제 2 버퍼막(141)과 희생 마스크막(161)은 식각률 차이가 10% 이하일 수 있으며, 제 2 지지 패턴(152)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 이에 따라, 제 2 지지 패턴(152)의 제 2 오프닝들(도 1의 151 참조)에 노출된 제 2 버퍼막(141)이 함께 제거될 수 있다. 이에 따라, 희생 마스크막(161) 및 제 2 버퍼막(141)이 동시에 제거되어 제 2 몰드막(140)의 상면이 노출될 수 있으며, 제 2 지지 패턴(152)의 하부면이 노출될 수 있다.
희생 마스크막(161) 및 제 2 버퍼막(141)을 제거하기 위해 습식 식각 공정이 이용될 수 있다. 일 실시예에서, 희생 마스크막(161) 및 제 2 버퍼막(141)이 실리콘 산화막으로 이루어진 경우, LAL(Limulus amoebocyte lysate) 용액을 이용한 습식 식각 공정이 수행될 수 있다.
일 실시예에 따르면, 희생 마스크막(161)을 제거하기 전에, 제 2 오프닝들(도 12의 151 참조)을 갖는 제 2 지지 패턴(152)이 형성되어 있으므로, 제 2 지지 패턴(152)을 형성하기 위한 식각 공정에 의해 제 2 몰드막(140)의 상부면이 손상되는 것을 방지할 수 있다.
이어서, 제 2 몰드막(140)을 제거하여 도 17에 도시된 바와 같이, 하부 전극들(170)의 상부 측벽들을 노출시킨다. 제 2 몰드막(140)을 제거하는 공정은 제 1 지지 패턴(132) 및 제 1 버퍼막(121)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 제 2 몰드막(140)을 제거하는 것은, 제 2 지지 패턴(152)의 제 2 오프닝들(도 1의 151 참조) 및 주변회로 영역(B)에 노출된 제 2 몰드막(140)으로 습식 식각액을 제공하여 수행될 수 있다. 일 실시예에서, 제 2 몰드막(140)이 실리콘 계열의 물질로 이루어진 경우, 수산화칼륨(KOH), 수산화암모늄(NH4OH), 수산화나트륨(NaOH), 또는 TMAH(tetramethylammoniumhydroxide)이 식각액으로 이용될 수 있다.
일 실시예에 따르면, 제 2 몰드막(140)을 제거하기 전에, 제 1 오프닝들(도 12의 131 참조)을 갖는 제 1 지지 패턴(132)이 형성되어 있으므로, 제 2 몰드막(140)을 제거하는 공정에 의해 주변회로 영역(B)과 제 1 지지 패턴(132)의 제 1 오프닝들(131)에서 제 1 버퍼막(121)의 상면이 노출될 수 있다.
계속해서, 제 1 지지 패턴(132)에 의해 노출된 제 2 버퍼막(141)을 제거하는 공정이 수행된다.
제 2 버퍼막(141)을 제거하는 것은, 제 1 및 제 2 지지 패턴들(132, 152)과 제 1 몰드막(120)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 제 2 버퍼막(141)은 습식 식각 공정에 의해 제거될 수 있으며, 제 1 버퍼막(121)이 실리콘 산화막으로 이루어진 경우, 제 1 지지 패턴(132)에 노출된 제 1 버퍼막(121)의 상면으로 LAL(Limulus amoebocyte lysate) 용액을 공급함으로써 제 1 버퍼막(121)이 제거될 수 있다. 이에 따라, 도 18에 도시된 바와 같이, 제 1 지지 패턴(132)에 의해 제 1 몰드막(120)의 상면이 노출될 수 있다.
일 실시예에 따르면, 제 1 몰드막(120)을 제거하기 전에, 제 1 오프닝들(도 12의 131 참조)을 갖는 제 1 지지 패턴(132)이 형성되어 있으므로, 제 1 지지 패턴(132)을 형성하기 위한 식각 공정에 의해 하부 전극들(170) 및 제 2 지지 패턴(152)이 손실되는 것을 방지할 수 있다.
이어서, 도 19를 참조하면, 제 1 몰드막(120)을 제거하여, 하부 전극들(170)의 하부 측벽들을 노출시킨다. 제 1 몰드막(120)을 제거하는 공정은 제 1 및 제 2 지지 패턴들(132, 152)과 식각 정지막(112)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다.
일 실시예에서, 제 1 몰드막(120)이 실리콘 계열의 물질로 이루어진 경우, 수산화칼륨(KOH), 수산화암모늄(NH4OH), 수산화나트륨(NaOH), 또는 TMAH(tetramethylammoniumhydroxide)이 식각액으로 이용될 수 있다.
제 1 몰드막(120)을 제거함으로써, 하부 구조체(100) 상에 측벽들이 노출된 하부 전극들(170)이 형성될 수 있다. 또한, 큰 종횡비(aspect ratio)를 갖는 하부 전극들(170)은 제 1 및 제 2 지지 패턴들(132, 152)에 의해 수평적으로 서로 연결되어 쓰러짐이 방지될 수 있다.
이어서, 하부 전극들(170) 상에 도 2에 도시된 것처럼, 유전막(180) 및 상부 전극(190)을 차례로 형성한다.
유전막(180) 및 상부 전극(190)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
유전막(180)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(180)은 약 50Å~150Å의 두께를 가질 수 있다.
상부 전극(190)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(190)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. 한편, 상부 전극(190)을 형성한 후에는, 상부 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 따른 전자 시스템의 블록도이다.
도 23을 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1250)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있으며, 도 23의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 2차원적으로 배열된 하부 전극들, 상기 하부 전극들의 표면들을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 캐패시터;
    상기 하부 전극들의 하부 측벽들과 연결되며, 제 1 오프닝을 갖는 제 1 지지 패턴;
    상기 하부 전극들의 상부 측벽들과 연결되며, 제 2 오프닝을 갖는 제 2 지지 패턴을 포함하되,
    상기 제 1 지지 패턴의 제 1 오프닝과, 상기 제 2 지지 패턴의 제 2 오프닝은 평면적 관점에서 서로 중첩되되, 상기 제 1 오프닝의 폭이 상기 제 2 오프닝의 폭보다 넓고,
    상기 제 1 지지 패턴과 상기 제 2 지지 패턴 간의 수직적 거리와 상기 하부 전극의 바닥면과 상기 제 1 지지 패턴 간의 수직적 거리의 비율은 1:1 내지 1:9인 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 지지 패턴의 두께는 상기 제 2 지지 패턴의 두께와 실질적으로 동일하거나 얇은 반도체 장치.
  8. 삭제
  9. 삭제
  10. 제 6 항에 있어서,
    상기 제 2 지지 패턴의 상면과 상기 하부 전극들의 상면들 간의 수직적 거리는 균일한 반도체 장치.
  11. 하부 구조체 상에 몰드막,버퍼막, 및 지지막을 차례로 적층하되, 상기 버퍼막은 상기 몰드막 및 상기 지지막에 대해 식각 선택성을 갖는 물질로 이루어지는 것;
    상기 지지막을 패터닝하여 상기 버퍼막의 일부분을 노출시키는 오프닝을 형성하는 것;
    상기 오프닝을 갖는 상기 지지막, 상기 버퍼막, 및 상기 몰드막을 관통하여 상기 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것;
    상기 홀들 내에 하부 전극들을 각각 형성하는 것;
    상기 몰드막 및 상기 버퍼막을 제거하는 것; 및
    상기 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함하되,
    상기 홀들을 형성하기 전에 상기 지지막의 상기 오프닝이 형성되고,
    상기 몰드막 및 상기 버퍼막을 제거하기 전에, 상기 지지막의 상기 오프닝에 노출된 상기 버퍼막의 상기 일부분은 상기 하부 전극들 중 인접하는 하부 전극들 사이에 노출되는 반도체 장치의 제조 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 몰드막은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 지지막은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나로 형성되는 반도체 장치의 제조 방법.
  15. 삭제
  16. 하부 구조체 상에, 차례로 적층된 제 1 몰드막, 제 1 버퍼막, 및 상기 제 1 버퍼막을 노출시키는 제 1 개구부를 갖는 제 1 지지막을 포함하는 제 1 몰드 구조체를 형성하는 것;
    상기 제 1 몰드 구조체 상에, 차례로 적층된 제 2 몰드막, 제 2 버퍼막, 및 상기 제 2 버퍼막을 노출시키는 제 2 개구부를 갖는 제 2 지지막을 포함하는 제 2 몰드 구조체를 형성하는 것;
    상기 제 1 및 제 2 몰드 구조체들을 패터닝하여, 상기 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것;
    상기 홀들 내에 하부 전극들을 형성하는 것;
    상기 제 1 및 제 2 버퍼막들과 상기 제 1 및 제 2 몰드막들을 제거하는 것; 및
    상기 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함하되,
    상기 복수의 홀들 중 적어도 하나는 상기 제 1 및 제 2 개구부들과 이격되고,
    상기 제 1 버퍼막은 상기 제 1 몰드막 및 상기 제 1 지지막에 대해 식각 선택성을 갖는 물질로 형성되며, 상기 제 2 버퍼막은 상기 제 2 몰드막 및 상기 제 2 지지막에 대해 식각 선택성을 갖는 물질로 형성되는 반도체 장치의 제조 방법.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 제 2 몰드막은 상기 제 1 몰드막보다 두꺼운 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 2 개구부의 폭이 상기 제 1 개구부의 폭보다 작은 반도체 장치의 제조 방법.
  20. 삭제
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