CN108666274B - 半导体存储装置的形成方法 - Google Patents

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Abstract

本发明公开一种半导体存储装置的形成方法，其包含以下步骤。首先，在半导体基底上形成介电层，并在介电层内形成接触垫。然后，在介电层上形成堆叠结构，堆叠结构包含依序堆叠在接触垫上的第一层、第二层与第三层。接着，在堆叠结构上形成图案化掩模层，并且，移除堆叠结构的一部分，而在堆叠结构内形成开口，开口在第二层与第一层内具有倾斜侧壁。然后，垂直地蚀刻开口在第二层内的倾斜侧壁，而形成接触孔。最后，移除图案化掩模层。

Description

半导体存储装置的形成方法
技术领域
本发明涉及一种半导体存储装置的制作工艺，特别是涉及一种动态随机处理存储器装置的制作工艺。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)装置的设计也必须符合高集成度及高密度的要求。一般来说，动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
发明内容
本发明的一目的在于提供一种半导体存储装置的形成方法，其是制作工艺简化的前提下，在堆叠结构内蚀刻出高纵宽比(high aspect ratio)的接触孔，来显露出下方的存储节点接垫(storage node pad)。并且，尽可能地使该接触孔具有垂直的侧壁，使该半导体存储装置的电容器能维持一定的电容值。
为达上述目的，本发明的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，在一半导体基底上形成一介电层，并在该介电层内形成一接触垫。然后，在该介电层上形成一堆叠结构，该堆叠结构包含依序堆叠在该接触垫上的一第一层、一第二层与一第三层。接着，在该堆叠结构上形成一图案化掩模层，并且，移除该堆叠结构的一部分，而在该堆叠结构内形成一开口，该开口在该第二层与该第一层内具有一倾斜侧壁。然后，垂直地蚀刻该开口在该第二层内的该倾斜侧壁，而在该堆叠结构内形成一接触孔。最后，移除该图案化掩模层。
本发明提供的半导体存储装置的形成方法是在进行该图案化掩模层的移除制作工艺时，一并修正高纵宽比的初始开口在其下半部的结构缺陷。该移除制作工艺是利用该真空机台营造低偏压与不接触大气的环境，来提高该图案化掩模层与下方堆叠层之间的蚀刻选择比。并且，在移除保护层时一并垂直蚀刻位于该初始开口下半部的倾斜侧壁，之后再选择性移除第一掩模层。由此，不仅可以在进行该图案化掩模层的移除制作工艺中，避免该初始开口的结构缺陷扩大，更能有效改善既有的缺陷问题，有利于形成具有优化结构的存储器单元，如动态随机处理存储器装置，而能提供较佳的元件效能。
附图说明
图1至图7为本发明优选实施例中半导体存储装置的形成方法的步骤示意图，其中：
图1为一半导体存储装置于形成方法之初的剖面示意图；
图2为一半导体存储装置于形成初始开口图案后的剖面示意图；
图3为一半导体存储装置于形成图案化掩模后的剖面示意图；
图4为一半导体存储装置于形成开口后的剖面示意图；
图5为一半导体存储装置于形成接触孔后的剖面示意图；
图6为一半导体存储装置于移除图案化掩模层后的剖面示意图；
图7为一半导体存储装置于形成插塞后的剖面示意图。
主要元件符号说明
100 基底
101 位线结构
103 导电结构
103a 插塞
103b 接触垫
110 介电层
130 堆叠结构
131 第一层
132 第二层
133 第四层
134 第五层
135 第三层
136 第六层
150 掩模结构
151 第一掩模层
151a 开口
152 第二掩模层
152a 初始开口
153 第三掩模层
154 第四掩模层
155 第五掩模层
155a 开口图案
156、156a 保护层
200 开口
200a 侧壁
210 接触孔
210a 侧壁
210b 侧壁
210c 肩部
211 阻障层
213 金属导电层
215 插塞
215c 肩部
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图7，所绘示者为本发明优选实施例中，一半导体存储装置的形成方法的步骤示意图。该半导体存储装置例如是一动态随机处理存储器(dynamic randomaccess memory,DRAM)装置，其包含有至少一晶体管元件(未绘示)以及至少一电容元件(未绘示)，以作为DRAM阵列中的最小组成单元(memory cell)并接收来自于位线(bit line,BL)101及字符线(word line,WL,未绘示)的电压信号。
在本实施例中，该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100中形成有一埋藏式晶体管(未绘示)以作为字符线，而基底100上则形成有位线结构101与导电结构103。其中，位线结构101与导电结构103是形成在位于基底100上的一介电层110内，介电层110例如包含氮化硅(SiN)，但不以此为限。具体来说，位线结构101是通过形成于部分位线结构101下方的一位线接触插塞(bit line contact,BLC,未绘示)，而电连接至该晶体管元件的一源极/漏极区(未绘示)，而导电结构103则是通过直接形成在基底100表面的一金属硅化物层(silicide layer,未绘示)而电连接至该晶体管元件的另一源极/漏极区(未绘示)。此外，导电结构103包含位于下方的插塞130a以及位于上方的接触垫130b，插塞130a是直接接触该金属硅化物层，而作为一存储节点(storage node contact,SNC)，接触垫130b则与插塞130a连接而作为一存储节点接垫(SN pad)。
如图1所示，在介电层110上依序形成一堆叠结构130与一掩模结构150。堆叠结构130是由材质各不相同的不同膜层交替堆叠而成。在本实施例中，堆叠结构130包含由下而上依序堆叠的第一层131例如是包含氮化硅、第二层132例如是包含硼磷硅玻璃(borophosphosilicate glass,BPSG)、第四层133例如是包含氧化硅(SiO2)、第五层134、第三层135与第六层136等。在一实施例中，第二层132较佳具有大于第一层131的一厚度，例如是约为2至3倍以上，而第三层135则较佳是具有大于第二层132的厚度，例如是约为2至3倍以上，但不以此为限。而掩模结构150则同样由材质各不相同的不同膜层堆叠而成，其例如是包含由下而上依序堆叠的一第一掩模层151、第二掩模层152例如是包含氧化硅、第三掩模层153例如是包含一有机介电材质(organic dielectric layer,ODL)、第四掩模层154例如是一含硅硬掩模(silicon-containing hard mask,SHB)与第五掩模层155例如是包含KrF光致抗蚀剂材料等，其是经过曝光等制作工艺图案化第五掩模层155，但不以此为限。需注意的是，第一掩模层151较佳包含相对于堆叠结构130具有显著蚀刻选择比的材质，例如是非晶硅(amorphous silicon,a-Si)等，但不限于此。
然后，将第五掩模层155的开口图案155a转移至下方的各堆叠掩模层中，然后移除部分的掩模结构150。本实施例是进行一蚀刻制作工艺，将位于第五掩模层155的开口图案155a依序转移至位于掩模结构150底层的第二掩模层152与部份的第一掩模层151，形成初始开口152a，如图2所示。需注意的是，当第五掩模层155的开口图案155a被转移至第二掩模层152时，下方的第一掩模层151的表面随即被暴露并进一步被蚀刻。而暴露的表面会同时与环境中的大气自然反应，而形成一保护层156，例如是包含一氧化物层，如氧化硅等，如图2所示。之后，再完全移除上方的第五掩模层155、第四掩模层154与第三掩模层153。
接着，如图3所示，继续蚀刻第一掩模层151而在第一掩模层151内形成对应于开口图案155a的开口151a。由此，具有对应开口151a的第一掩模层151则可作为一图案化掩模层，用以继续蚀刻下方的堆叠结构130。需注意的是，在继续蚀刻第一掩模层151而形成开口151a的过程中，第一掩模层151被暴露的表面逐渐增加，该些被暴露的表面同样会在蚀刻的过程中一并与环境中的大气自然反应，而形成保护层156a。
之后，完全移除第二掩模层152。第二掩模层152移除后，也会使第一掩模层151的表面被暴露出。该些被暴露的表面同样会在蚀刻的过程中一并与环境中的大气自然反应，形成保护层156a。在本实施例中，保护层156a是均匀地形成在开口151a侧壁上，以及形成在第一掩模层151的上表面上，如图4所示。
而后，进行另一蚀刻制作工艺，例如是一干蚀刻制作工艺。利用该图案化掩模层(即，具开口151a的第一掩模层151)来依序蚀刻下方的第六层136、第三层135、第五层134、第四层133、第二层132与第一层131，而在堆叠结构130内形成一开口200，暴露下方的导电结构103。在一实施例中，该干蚀刻制作工艺是使用含二氟甲烷(difluoromethane,CH2F2)、三氟甲烷(fluoromethane,CH3F)、氟仿(fluoroform,CHF3)与氩/氧(Ar/O2)的混合气体来蚀刻第六层136，并使用含六氟丁二烯(C4F6)、八氟环丁烷(C4F8)与氩/氧的混合气体来蚀刻第三层135、第四层133。并且，在蚀刻位于堆叠结构130中的第五层134与第一层131时，则是使用含二氟甲烷、三氟甲烷、氟仿与氩/氧的混合气体外，再加上少量的含六氟丁二烯与八氟环丁烷的气体，轮流地蚀刻对应材料以保护堆叠结构130中已蚀刻成开口200的侧壁部分。然而，在其他实施例中，蚀刻各堆叠层的气体选择并不以前述为限。并且，在一优选实施例中，该干蚀刻制作工艺是在低压且高偏压(high bias)的条件下进行，其功率例如是约为10000瓦(W)以上，由此穿透堆叠结构130的各堆叠层，来形成开口200，但不以此为限。
需注意的是，穿透堆叠结构130的开口200具有高纵宽比(high aspect ratio)。其中，开口200的上半部，即其在第六层136、第三层135、第五层134与第四层133内的部分，具有垂直的一侧壁200a，如图4所示。另一方面，开口200的下半部，即其在第二层132与第一层131内的部分，因受到高纵宽比的影响而具有向开口200内倾斜的一侧壁200b，如图4所示。
后续，则将该半导体存储装置移至一真空机台(未绘示)内进行该图案化掩模层的移除制作工艺。该移除制作工艺是先通过一第一移除制作工艺，来移除保护层156a，再利用一第二蚀刻制作工艺来移除保护层156a下的第一掩模层151。该第二移除制作工艺与该第一移除制作工艺较佳是在该真空机台的不同腔室(chamber,未绘示)内依序进行。
该第一移除制作工艺，例如是进行一软蚀刻(soft etching)制作工艺，其是在不接触大气的环境下，完全去除保护层156a。在一实施例中，该第一移除制作工艺是使用含三氟化氮(NF3)、氨(NH3)与氩/氧的混合气体来进行蚀刻，但不以此为限。需特别注意的是，在该第一移除制作工艺中，会同时垂直地蚀刻开口200位于第二层132内的侧壁200b，而形成在接触孔210。而接触孔210仅在第一层131内仍维持倾斜的一侧壁210b，而在第六层136、第三层135、第五层134、第四层133与第二层132内的部分则都是具有垂直的一侧壁210a，如图5所示。
具体来说，该真空机台具有一滤片(filter,未绘示)，其可排除带电离子，使该第一移除制作工艺可在偏压状态小于前述干蚀刻制作工艺的一低偏压(low bias)状态下进行。据此，使第二层132与保护层156a之间的蚀刻选择比进一步增高，例如，蚀刻选择比约为200或200以上，但不限于此。也就是说，该第一移除制作工艺是选择性地移除保护层156a，但在前述状态下，开口200位于第二层132内的侧壁200b也会一并被垂直蚀刻，进而形成垂直的侧壁210a。同时，在该侧壁200b被垂直蚀刻后，一部分第一层131的上表面也会一并被暴露出，而使接触孔210在其下半部，即第一层131与第二层312的交界面之间，可具有一肩部210c，如图5所示。
该第二移除制作工艺，例如同样是进行一软蚀刻制作工艺，仍是在不接触大气的环境下，选择性地蚀刻第一掩模层151，如图6所示。在一实施例中，该第二移除制作工艺是使用含三氟化氮、四氟化碳(CF4)与氩/氧的混合气体来进行蚀刻，但不以此为限。需特别注意的是，该第二移除制作工艺，同样是利用该机台的该滤片排除带电离子，而在该低偏压的状态(其偏压小于该干蚀刻制作工艺时的偏压状态)下进行。因此，使第一掩模层151相对于第二层132之间的蚀刻选择比更为提高，例如，蚀刻选择比约为1000或1000以上，但不限于此。在此情况下，在进行该第二移除制作工艺的过程中，仅第一掩模层151会被蚀刻，而不会影响下方堆叠结构130的各堆叠层以及接触孔210，如图6所示。
而后，如图7所示，依序进行沉积制作工艺与平坦化制作工艺，而在接触孔210内形成一插塞215。插塞215包含共行地覆盖在接触孔210表面的一阻障层211，例如是包含钛(Ti)或氮化钛(TiN)，以及填满接触孔210的一金属导电层213，例如是包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质，但不以此为限。其中，插塞215的下半部，即在第一层131与第二层132的交界面之间，具有一肩部215c。最后，在插塞215上方形成电连接插塞215的电容元件(未绘示)。
由此，即完成本发明优选实施例中的半导体存储装置的形成方法。根据本实施例的形成方法，其是先利用该图案化掩模层进行干蚀刻制作工艺，使堆叠结构130的各堆叠层在蚀刻选择比较不明显的情形下被干蚀刻，而形成开口200。之后，再将该半导体存储装置移至该真空机台的不同腔室内依序进行该图案化掩模层的移除制作工艺，以依序移除保护层156a与下方的第一掩模层151。其中，在移除保护层156a的过程中，还会一并垂直地蚀刻开口200位于第二层132内的侧壁200b，来修正开口200的倾斜侧壁200b，而最终形成仅在底层具倾斜侧壁210b接触孔210。由此，本发明可在移除该图案化掩模层的过程中，同时改善高纵宽比的开口200在制作工艺余裕(process window)上的不足。因此，利用前述形成方法所得的半导体存储装置可具有结构优化的插塞215，使其上方的该电容元件能维持一定的电容值。
整体来说，本发明的形成方法是在进行该图案化掩模层的移除制作工艺时，一并修正高纵宽比的初始开口在其下半部的结构缺陷。该移除制作工艺是利用该真空机台营造低偏压与不接触大气的环境，来提高该图案化掩模层的蚀刻选择比，在移除保护层时一并垂直蚀刻位于该初始开口下半部的倾斜侧壁，之后再选择性移除第一掩模层。由此，不仅可以在进行该图案化掩模层的移除制作工艺中，避免该初始开口的结构缺陷扩大，更能有效改善缺陷问题，有利于形成具有优化结构的存储器单元，如动态随机处理存储器装置等，而能提供较佳的元件效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体存储装置的形成方法，其特征在于，包含：
在一半导体基底上形成一介电层；
在该介电层内形成一接触垫；
在该介电层上形成一堆叠结构，该堆叠结构包含依序堆叠在该接触垫上的一第一层、一第二层与一第三层；
在该堆叠结构上形成一图案化掩模层；
移除该堆叠结构的一部分，而在该堆叠结构内形成一开口，该开口在该第二层与该第一层内具有一倾斜侧壁；
垂直蚀刻该开口在该第二层内的该倾斜侧壁，而在该堆叠结构内形成一接触孔；以及
移除该图案化掩模层，
其中，所述形成方法还包含：
在该堆叠结构上形成一掩模层；
图案化该掩模层而形成该图案化掩模层；以及
在该图案化掩模层上形成一保护层。
2.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该保护层是在该掩模层被图案化的过程中形成。
3.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，还包含：
在进行该垂直蚀刻时，移除该保护层。
4.依据权利要求3所述的半导体存储装置的形成方法，其特征在于，该垂直蚀刻是利用该第二层与该保护层之间的蚀刻选择比来进行。
5.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该保护层相对于该图案化掩模层具有蚀刻选择。
6.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该垂直蚀刻包含提供三氟化氮与氨。
7.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该图案化掩模层的移除包含提供三氟化氮与四氟化碳。
8.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该图案化掩模层的移除是利用该第二层与该图案化掩模层之间的蚀刻选择比来进行。
9.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该堆叠结构的移除包含利用六氟丁二烯与八氟环丁烷蚀刻该第三层。
10.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该堆叠结构的移除包含利用二氟甲烷、三氟甲烷与氟仿蚀刻该第一层。
11.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该接触孔在该第一层与该第二层之间具有一肩部。
12.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该接触孔在该第二层内具有垂直侧壁。
13.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该第二层具有大于该第一层的一厚度，且该第三层具有大于该第二层的另一厚度。
14.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该接触孔暴露一部分的该接触垫。
15.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，还包含：
在该接触孔内形成一插塞，该插塞包含一阻障层与一导电层。
16.依据权利要求15所述的半导体存储装置的形成方法，其特征在于，该插塞在该第一层与该第二层的交界处具有一肩部。
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