KR101723986B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는 하부 전극, 제1 지지막 패턴들, 제2 지지막 패턴들, 유전막 및 상부 전극을 포함한다. 하부 전극은 기판 상에 복수 개로 배열된다. 제1 지지막 패턴들은 제2 방향을 따라 서로 인접한 하부 전극들 사이에서 제2 방향에 수직한 제1 방향으로 각각 연장되며, 하부 전극들 하부 측면과 접촉한다. 제2 지지막 패턴들은 제1 방향을 따라 서로 인접한 하부 전극들 사이에서 제2 방향으로 각각 연장되며, 하부 전극들 상부 측면과 접촉한다. 유전막은 하부 전극들 상에 형성된다. 상부 전극은 유전막 상에 형성된다. 하부 전극의 하부 및 상부가 각각 서로 직교하는 제1 지지막 패턴 및 제2 지지막 패턴에 의해 지지되어 하부 전극의 구조적 안정성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 커패시터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가하고, 디자인 룰이 감소됨에 따라 상기 반도체 소자에 포함되는 커패시터의 종횡비가 크게 증가하고 있다. 이에 따라, 상기 커패시터의 하부 전극이 기울어지거나 쓰러지는 현상이 발생한다.
또한, 커패시터의 임계치수(CD) 혹은 선폭이 감소하면서, 커패시터의 측벽들이 접촉하는 단락 현상이 문제될 수 있으며, 하부 전극 형성을 위한 콘택 홀 형성 시 보잉(bowing) 현상이 발생함에 따라 하부 전극 간의 거리가 더욱 감소하여 인접하는 하부 전극 사이에 브리지(bridge) 현상이 발생할 수 있다.
본 발명의 일 목적은 구조적 안정성이 우수한 커패시터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 구조적 안정성이 우수한 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 하부 전극, 제1 지지막 패턴들, 제2 지지막 패턴들, 유전막 및 상부 전극을 포함한다. 상기 하부 전극은 기판 상에 복수 개로 배열된다. 상기 제1 지지막 패턴들은 제2 방향을 따라 서로 인접한 하부 상기 전극들 사이에서 제2 방향에 수직한 제1 방향으로 각각 연장되며, 상기 하부 전극들 하부 측면과 접촉한다. 상기 제2 지지막 패턴들은 상기 제1 방향을 따라 서로 인접한 상기 하부 전극들 사이에서 상기 제2 방향으로 각각 연장되며, 상기 하부 전극들 상부 측면과 접촉한다. 유전막은 상기 하부 전극들 상에 형성된다. 상부 전극은 상기 유전막 상에 형성된다.
예시적인 실시예들에 따르면, 상기 각 하부 전극은 2개의 상기 제1 지지막 패턴들 및 2개의 상기 제2 지지막 패턴들에 의해 지지될 수 있다.
예시적인 실시예들에 따르면, 상기 각 하부 전극은 제1 부분, 제2 부분 및 제3 부분을 포함할 수 있다. 상기 제1 부분은 상기 하부 전극의 상면부터 상기 제2 지지막 패턴의 상면 위치까지의 길이에 해당된다. 상기 제2 부분은 상기 제2 지지막 패턴의 상면부터 상기 제1 지지막 패턴의 상면 위치까지의 길이에 해당된다. 상기 제3 부분은 상기 제1 지지막 패턴의 상면부터 상기 하부 전극의 저면까지의 길이에 해당된다. 이 때, 상기 제1, 제2 및 제3 부분들의 형상은 서로 상이할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 부분은 원통 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제2 부분의 상기 제1 방향으로의 폭은 인접하는 상기 제2 지지막 패턴들 사이의 간격과 동일할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 부분 및 제3 부분의 상기 제1 방향으로의 양 측면은 상기 기판에 대해 수직한 방향으로 편평한 형상을 가지며, 상기 제2 부분의 상기 제2 방향으로의 양 측면은 라운드 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제3 부분의 상기 제2 방향으로의 폭은 인접하는 상기 제1 지지막 패턴들 사이의 간격과 동일할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 부분은 가운데가 빈 직육면체 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제1 지지막 패턴 및 상기 제2 지지막 패턴은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 실리콘 탄질화물을 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도 장치의 제조 방법에 따르면, 도전 영역을 포함하는 기판 상에 제1 몰드막을 형성한다. 상기 제1 몰드막 상에 각각이 제1 방향으로 연장되며 제1 폭으로 서로 이격되는 복수의 제1 지지막 패턴들을 형성한다. 상기 제1 몰드막 상에 상기 제1 지지막 패턴들을 덮는 제2 몰드막을 형성한다. 상기 제2 몰드막 상에 각각이 상기 제1 방향에 수직한 제2 방향으로 연장되며 제2 폭으로 서로 이격되는 복수의 제2 지지막 패턴들을 형성한다. 상기 제2 몰드막 상에 상기 제2 지지막 패턴들을 덮는 제3 몰드막을 형성한다. 상기 제3 몰드막, 제2 몰드막, 제1 몰드막을 부분적으로 식각하여 상기 도전 영역을 노출하는 복수의 개구부들을 형성한다. 상기 개구부들의 내벽 상에 상기 도전 영역과 접속되는 하부 전극들을 형성한다. 상기 하부 전극들 상에 유전막을 형성한다. 상기 유전막 상에 상부 전극을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 몰드막, 제2 몰드막 및 제3 몰드막은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), FOX(flowable oxide), TOSZ(Tonen Silazane), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS) 또는 HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 지지막 패턴 및 상기 제2 지지막 패턴은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 실리콘 탄질화물 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 개구부들은 상기 제1 지지막 패턴 및 제2 지지막 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하부 전극을 형성한 이후에, 불산 용액 혹은 버퍼 산화물 식각액(Buffer Oxide Etchant)을 사용하는 습식 식각 공정을 통해 잔류하는 상기 제1 몰드막, 제2 몰드막 및 제1 몰드막을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 하부 전극들은 상기 제2 몰드막 및 상기 제2 지지막 패턴 내에서 상기 제1 방향으로의 폭이 상기 제2 폭과 동일하게 형성되며, 상기 제1 몰드막 및 상기 제1 지지막 패턴 내에서 상기 제2 방향으로의 폭이 상기 제1 폭과 동일하게 형성될 수 있다.
본 발명의 실시예들에 따르면, 서로 수직인 방향으로 연장되는 제1 지지막 패턴 및 제2 지지막 패턴에 의해 커패시터의 하부 전극의 하부 및 상부가 각각 지지됨에 따라, 상기 커패시터의 구조적 안정성이 증대될 수 있다. 또한, 상기 제1 및 제2 지지막 패턴들에 의해 상기 하부 전극의 폭이 조절될 수 있으므로, 상기 하부 전극의 측벽이 서로 접촉하는 브리지 현상 혹은 단락 현상이 방지될 수 있다.
추가적으로, 상기 하부 전극을 형성하기 전에 상기 제1 및 제2 지지막 패턴들을 미리 형성하므로, 원하는 위치 혹은 높이에 상기 제1 및 제2 지지막 패턴들을 용이하게 형성할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도 및 단면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도 및 단면도이다.
도 5 내지 도 14c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도, 단면도 및 평면도들이다.
도 15 내지 도 19는 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 3 및 도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도 및 단면도이다.
도 5 내지 도 14c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도, 단면도 및 평면도들이다.
도 15 내지 도 19는 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 사시도 및 평면도이다.
도 1 및 도 2를 함께 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 하부 전극(170), 제1 지지막 패턴(130) 및 제2 지지막 패턴(150)을 포함한다. 또한, 상기 반도체 장치는 하부 전극(170) 상에 순차적으로 형성된 유전막(도시되지 않음) 및 상부 전극(도시되지 않음)을 더 포함할 수 있으며, 이에 따라 하부 전극(170), 상기 유전막 및 상기 상부 전극은 커패시터를 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 한편, 도시되지는 않았으나 기판(100) 상에는 트랜지스터, 비트 라인과 같은 도전성 패턴, 절연 패턴 등의 각종 하부 구조물들이 구비될 수 있다.
기판(100)과 하부 전극(170) 사이에는 층간 절연막(110)이 구비될 수 있다. 예시적인 실시예들에 따르면, 다수 개의 플러그들(도시되지 않음)이 층간 절연막(110)을 관통하도록 형성될 수 있으며, 상기 플러그들은 기판(100)에 형성된 불순물 영역들(도시되지 않음)에 접속될 수 있다. 또한, 층간 절연막(110) 상에는 식각 저지막(도시하지 않음)이 더 형성될 수도 있다.
하부 전극(170)은 저면이 상기 플러그들과 접속될 수 있다. 예시적인 실시예들에 따르면, 하부 전극(170)은 제1 방향으로 복수 개로 형성되어 하부 전극 열(row)을 형성하며, 상기 하부 전극 열들이 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 배치될 수 있다.
예시적인 실시예들에 따르면, 하부 전극(170)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 알루미늄 질화물, 티타늄-알루미늄 질화물 등을 포함할 수 있다.
제1 지지막 패턴(130)은 상기 제2 방향을 따라 서로 인접하는 하부 전극들(170) 사이에서 상기 제1 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 제1 지지막 패턴(130)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 지지막 패턴들(130)은 인접하는 하부 전극들(170) 하부의 양 측벽과 접촉하여 하부 전극(170)을 지지함으로써, 하부 전극(170)의 쓰러짐 현상을 방지하는 기능을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 지지막 패턴(130)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 실리콘 탄질화물 등을 포함할 수 있다.
제2 지지막 패턴(150)은 제1 지지막 패턴(130) 상부에 배치되며, 상기 제1 방향을 따라 서로 인접하는 하부 전극들(170) 사이에서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 제2 지지막 패턴(150)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 제2 지지막 패턴들(150)은 인접하는 하부 전극들(170) 상부의 양 측벽과 접촉하여 하부 전극(170)을 지지할 수 있다. 제2 지지막 패턴(150)은 하부 전극(170)의 기울어짐 혹은 쓰러짐 현상을 방지함과 동시에, 보잉 현상 등에 의한 하부 전극(170)의 단락 혹은 브리지 현상을 방지하는 기능을 수행할 수 있다.
예시적인 실시예들에 따르면, 제2 지지막 패턴(150)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 실리콘 탄질화물 등을 포함할 수 있다.
하부 전극(170)은 제1 및 제2 지지막 패턴들(130, 150)에 의해, 제1 부분(170a), 제2 부분(170b) 및 제3 부분(170c)으로 구분될 수 있다. 예시적인 실시예들에 따르면, 하부 전극(170)의 제1 부분(170a)은 하부 전극(170) 상면부터 제2 지지막 패턴(150a) 상면까지의 길이에 해당하는 부분으로 정의된다. 하부 전극(170)의 제2 부분(170b)은 제2 지지막 패턴(150) 상면부터 제1 지지막 패턴(130) 상면까지의 길이에 해당하는 부분으로 정의된다. 하부 전극(170)의 제3 부분(170c)은 제1 지지막 패턴(130)의 상면부터 하부 전극(170)의 저면, 즉 층간 절연막(110)의 상면까지의 길이에 해당하는 부분으로 정의된다.
도 1 및 도 2에 도시된 바와 같이, 하부 전극(170)의 제1 부분(170a)은 속이 빈 원통 형상을 가질 수 있다. 이때, 제1 부분(170a)은 상기 제1 방향으로의 제1 폭(D1) 및 상기 제2 방향으로의 제2 폭(D2)을 가질 수 있다.
하부 전극(170)의 제2 부분(170b)에서의 상기 제1 방향으로의 폭은 하부 전극(170)의 상기 제1 방향으로의 양 측면을 지지하는 제2 지지막 패턴들(150) 사이의 간격에 의해 제한될 수 있다. 즉, 하부 전극(170)의 제2 부분(170b)은 제3 폭(D3)을 가지며, 제3 폭(D3)은 제1 부분(170a)의 상기 제1 방향으로의 제1 폭(D1)보다 작을 수 있다.
예시적인 실시예들에 따르면, 하부 전극(170)의 제2 부분(170b)의 상기 제1 방향으로의 양 측면은 기판(100)에 대해 수직한 제3 방향을 따라 편평한 형상을 가질 수 있다. 한편, 제2 부분(170b)의 상기 제2 방향으로의 양 측면은 제1 부분(170b)과 동일하거나 유사하게 곡면 혹은 라운드 형상을 가질 수 있다.
하부 전극(170)의 제3 부분(170c)에서의 상기 제2 방향으로의 폭은 하부 전극(170)의 상기 제2 방향으로의 양 측면을 지지하는 제1 지지막 패턴들(130) 사이의 간격에 의해 제한될 수 있다. 즉, 하부 전극(170)의 제3 부분(170c)은 제4 폭(D4)을 가지며, 제4 폭(D4)은 제2 부분(170b)의 상기 제2 방향으로의 제2 폭(D2) 보다 작을 수 있다.
예시적인 실시예들에 따르면, 하부 전극(170)의 제3 부분(170c)의 상기 제1 방향으로의 양 측면은 제2 부분(170b)과 동일하거나 유사하게 상기 제3 방향을 따라 편평한 형상을 가질 수 있으며, 또한 상기 제2 방향으로의 양 측면은 상기 제3 방향을 따라 편평한 형상을 가질 수 있다. 이에 따라, 제3 부분(170c)은 전체적으로 가로 및 세로가 각각 제3 폭(D3) 및 제4 폭(D4)에 해당하는 길이를 가지며 가운데가 빈 직육면체 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 하부 전극(170)의 상부 및 하부가 각각 서로 직교하는 방향으로 연장되는 제2 지지막 패턴(150) 및 제1 지지막 패턴(130)에 의해 지지될 수 있다. 특히, 하나의 하부 전극은 2개의 제1 지지막 패턴들(130) 및 2개의 제2 지지막 패턴들(150)에 의해 지지될 수 있다. 이에 따라, 하부 전극(170)이 높은 종횡비를 갖더라도, 하부 전극(170)의 기울어짐 혹은 쓰러짐 현상이 모든 방향에서 억제될 수 있다.
또한, 제1 및 제2 지지막 패턴들(130, 150)에 의해 하부 전극(170)의 폭이 제한 혹은 조절될 수 있으므로, 인접하는 하부 전극들(170) 사이에 혹은 각 하부 전극(170)의 양 측벽 상에 발생하는 단락 현상 또는 브리지 현상을 방지할 수 있다.
도 3 및 도 4는 각각 다른 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 사시도 및 평면도이다.
도 3 및 도 4를 함께 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 층간 절연막(110), 하부 전극(270), 제1 지지막 패턴(230) 및 제2 지지막 패턴(250)을 포함한다. 또한, 상기 반도체 장치는 하부 전극(270) 상에 순차적으로 형성된 유전막(도시되지 않음) 및 상부 전극(도시되지 않음)을 더 포함할 수 있으며, 이에 따라 하부 전극(270), 상기 유전막 및 상기 상부 전극은 커패시터를 형성할 수 있다.
기판(100)과 하부 전극(270) 사이에는 층간 절연막(110) 구비될 수 있다. 예시적인 실시예들에 따르면, 다수 개의 플러그들(도시되지 않음)이 층간 절연막(110)을 관통하도록 형성될 수 있으며, 상기 플러그들은 기판(100)에 형성된 불순물 영역들(도시되지 않음)에 접속될 수 있다. 또한, 층간 절연막(110) 상에는 식각 저지막(도시하지 않음)이 더 형성될 수도 있다.
하부 전극(270)은 저면은 상기 플러그들과 접속될 수 있으며, 상기 플러그는 기판(100) 상에 형성된 불순물 영역(도시되지 않음)과 접속될 수 있다. 예시적인 실시예들에 따르면, 하부 전극(270)은 속이 빈 직육면체 형상을 가질 수 있다.
도 3 및 도 4에 도시된 바와 같이, 하부 전극(270)은 제1 방향으로 복수 개로 형성되어 하부 전극 열(row)을 형성하며, 상기 하부 전극 열 들이 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 배치될 수 있다.
제1 지지막 패턴(230)은 상기 제2 방향을 따라 서로 인접하는 하부 전극(270)들 사이에서 상기 제1 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 제1 지지막 패턴(230)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 지지막 패턴(230)은 인접하는 하부 전극들(270) 하부의 양 측벽과 접촉하며 하부 전극(270)을 지지할 수 있다. 인접하는 제1 지지막 패턴(230)들은 제5 폭(D5)의 거리로 서로 이격될 수 있다.
제2 지지막 패턴(250)은 제1 지지막 패턴(230) 상부에 배치되며, 상기 제1 방향을 따라 서로 인접하는 하부 전극들(270) 사이에서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 제2 지지막 패턴(250)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 제2 지지막 패턴들(250)은 인접하는 하부 전극들(270) 상부의 양 측벽과 접촉하며 하부 전극(270)을 지지할 수 있다. 인접하는 제2 지지막 패턴들(250)은 제6 폭(D6)의 거리로 서로 이격될 수 있다.
하부 전극(270)의 상기 제2 방향으로의 폭은 제1 지지막 패턴들(230)에 의해 정의된다. 즉, 하부 전극(270)의 상기 제2 방향으로의 폭은 제5 폭(D5)과 실질적으로 동일한 값을 가질 수 있다.
하부 전극(270)의 상기 제1 방향으로의 폭은 제2 지지막 패턴들(250)에 의해 정의된다. 즉, 하부 전극(270)의 상기 제1 방향으로의 폭은 제6 폭(D6)과 실질적으로 동일한 값을 가질 수 있다.
예시적인 실시예들에 따르면, 하부 전극(270)의 상부 및 하부가 각각 서로 직교하는 방향으로 연장되는 제2 지지막 패턴(250) 및 제1 지지막 패턴(230)에 의해 지지되므로, 하부 전극(270)의 구조적 안정성을 향상시킬 수 있다.
또한, 제1 및 제2 지지막 패턴들(230, 250)에 의해 하부 전극(270)의 폭을 제한 혹은 조절할 수 있고, 동시에 인접하는 하부 전극들(270) 간의 이격 거리를 조절할 수 있으므로 하부 전극(270)들 사이에 발생할 수 있는 단락 현상 또는 브리지 현상을 방지할 수 있다.
도 5 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, 평면도 및 사시도이다. 구체적으로, 도 5 내지 도 7, 도 9, 도 10a, 도 11, 도 13c, 도 13d, 도 14b 및 도 14c는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 8, 도 10b 및 도 13b는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이며, 도 12, 도 13a 및 도 14a는 상기 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 5를 참조하면, 기판(100) 상에 층간 절연막(110)을 형성하고, 층 간 절연막(110)을 관통하는 복수의 플러그들(112)을 기판(100) 상에 형성한다.
예시적인 실시예들에 따르면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 또한, 도시되지는 않았으나 기판(100) 상에는 트랜지스터, 비트 라인 등을 포함하는 도전성 패턴, 절연 패턴 등과 같은 하부 구조물들이 형성될 수 있다.
층간 절연막(110)은 실리콘 산화물을 사용하여 화학 기상 증착(chemical vapor deposition : CVD) 공정, 플라즈마 증대 화학 기상 증착(palsma enhanced chemical vapor deposition : PECVD) 공정, 스핀 코팅(spin coating) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition : HDP-CVD) 공정, 저압 화학 기상 증착 (low pressure chemical vapor deposition : LPCVD) 공정 등을 통해 형성될 수 있다.
층간 절연막(110)을 사진 식각 공정 등을 통해 부분적으로 식각하여 기판(100) 상면을 노출시키는 복수 개의 콘택 홀들을 형성한다. 예시적인 실시예들에 따르면, 기판(100)에는 불순물 영역(도시되지 않음)과 같은 소정의 도전성 영역이 형성될 수 있으며, 상기 각 콘택 홀들은 상기 도전성 영역을 노출시키도록 형성될 수 있다. 이후, 상기 콘택 홀들을 매립하는 도전막을 기판(100) 및 층간 절연막(110) 상에 형성한 후, 층간 절연막(110)의 상면이 노출될 때까지 평탄화 공정을 수행하여 플러그들(112)을 형성한다.
상기 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 스퍼터링(sputtering) 공정, CVD 공정, 물리 기상 증착 공정(physical vapor deposition : PVD), 원자층 증착(atomic layer deposition : ALD) 공정 등을 통해 형성할 수 있다. 또한, 상기 평탄화 공정의 예로서 화학 기계적 연마(chemical mechanical polish : CMP) 공정 및/또는 에치 백(etch back) 공정 등을 들 수 있다.
도 6을 참조하면, 층간 절연막(110) 및 플러그들(112) 상에 식각 저지막(116), 제1 몰드막(120) 및 제1 지지막(125)을 순차적으로 형성한다.
식각 저지막(116)은 후속하는 식각 공정들을 수행할 때 층간 절연막(110)이 식각되는 것을 방지하여, 기판(100) 상에 제공되는 상기 하부 구조물들을 보호하는 역할을 수행할 수 있다. 식각 저지막(116)은 실리콘 질화물을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다.
제1 몰드막(120)은 실리콘 산화물과 같은 산화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정 등을 통해 식각 저지막(116) 상에 형성될 수 있다. 예를 들면, 제1 몰드막(120)은 POX(propylene oxide), USG(undoped silicate glass), SOG(spin on glass), PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), FOX(flowable oxide), TOSZ(Tonen Silazane), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합하여 사용될 수 있다.
제1 지지막(125)은 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물 또는 실리콘 산질화물을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 제1 몰드막(120) 상에 형성될 수 있다. 상기 물질들은 단독으로 혹은 2 이상을 혼합하여 사용할 수 있다.
도 7 및 도 8을 참조하면, 제1 지지막(125)을 부분적으로 식각하여 제1 몰드막(120) 상에 제1 방향으로 연장되는 복수의 제1 지지막 패턴들(130)을 형성한다.
예시적인 실시예들에 따르면, 제1 지지막(125) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 하여 제1 지지막(125)을 패터닝함으로써 제1 지지막 패턴들(130)을 형성할 수 있다.
이후, 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정 등을 이용하여 제거될 수 있다.
도 9를 참조하면, 제1 몰드막(120) 상에 제1 지지막 패턴들(130)을 덮는 제2 몰드막(140)을 형성하고, 제2 몰드막(140) 상에 제2 지지막(145)을 형성한다.
제2 몰드막(140)은 POX, USG, SOG, PSG, BPSG, FOX, TOSZ, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
제2 지지막(145)은 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물 또는 실리콘 산질화물을 사용하여 CVD 공정, PECVD 공정, LPCVD 공정 등을 통해 형성될 수 있다. 상기 물질들은 단독으로 혹은 2 이상을 혼합하여 사용할 수 있다.
도 10a 및 도 10b를 참조하면, 제2 지지막(145)을 부분적으로 식각하여, 제2 몰드막(140) 상에서 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장되는 복수의 제2 지지막 패턴들(150)을 형성한다. 도 10b에서 제2 몰드막(140) 아래에 형성된 제1 지지막 패턴들(130)은 점선으로 도시하였다.
예시적인 실시예들에 따르면, 제2 지지막(145) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 포토레지스트 패턴을 식각 마스크로 하여 제2 지지막(145)을 패터닝함으로써 제2 지지막 패턴들(150)을 형성할 수 있다. 상기 포토레지스트 패턴은 애싱 및/또는 스트립 공정을 수행하여 제거될 수 있다.
제2 지지막 패턴들(150)은 개구부(165, 도 13a 참조) 형성 시 발생할 수 있는 보잉 현상 등을 방지하기 위해 적절한 위치에 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 몰드막(140)의 높이를 조절함으로써, 제2 지지막 패턴(150) 형성되는 위치를 조절할 수 있다.
도 11 및 도 12를 참조하면, 제2 몰드막(140) 상에 제2 지지막 패턴들(150)을 덮는 제3 몰드막(160)을 형성한다.
제3 몰드막(160)은 POX, USG, SOG, PSG, BPSG, FOX, TOSZ, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
도 13a 내지 도 13d를 참조하면, 제3 몰드막(160), 제2 몰드막(140) 및 제1 몰드막(120)의 일부 영역을 순차적으로 식각하고, 계속하여 식각 저지막(116)을 부분적으로 제거함으로써, 층간 절연막(110) 내부에 형성된 플러그들(112)을 노출시키는 개구부들(165)을 형성한다. 이때, 각 개구부들(165)은 제3 몰드막(160) 내에서 상기 제1 방향으로 제1 폭(D1) 및 상기 제2 방향으로 제2 폭(D2)을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 개구부들(165)을 형성하기 위한 식각 공정은 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 탄질화물 등을 포함하는 제1 및 제2 지지막 패턴(130, 150) 대비 실리콘 산화물을 포함하는 제1, 제2, 제3 몰드막들(120, 140, 160)에 대해 식각 선택비가 매우 높은 조건으로 수행될 수 있다. 따라서, 상기 식각 공정을 수행하는 동안 제1 및 제2 지지막 패턴(130, 150)들은 실질적으로 제거되지 않을 수 있으므로 식각 마스크 역할을 수행할 수 있다.
한편, 도 13b 및 도 13a의 I-I' 라인을 따라 절단한 단면도인 도 13c를 참조하면, 제2 지지막 패턴(150) 및 제2 몰드막(140) 내에서 각 개구부들(165)은 제1 폭(D1)보다 작은 제3 폭(D3)을 갖도록 형성될 수 있다. 즉, 상기 식각 공정 동안, 제2 지지막 패턴(150)이 일종의 식각 마스크 역할을 수행할 수 있으며, 이에 따라 각 개구부들(165)은 상기 제1 방향으로의 폭, 즉 제3 폭(D3)이 상기 제1 방향으로 인접하는 제2 지지막 패턴들(150) 사이의 간격과 실질적으로 동일하도록 형성될 수 있다.
또한, 도 13b 및 도 13a의 II-II' 라인을 따라 절단한 단면도인 도 13d를 참조하면, 제1 지지막 패턴(130) 및 제1 몰드막(120) 내에서 각 개구부들(165)은 제2 폭(D2)보다 작은 제4 폭(D4)을 갖도록 형성될 수 있다. 즉, 상기 식각 공정 동안, 제1 지지막 패턴(130)이 일종의 식각 마스크 역할을 수행할 수 있으며, 이에 따라 각 개구부들(165)은 상기 제2 방향으로의 폭, 즉 제4 폭(D4)이 상기 제2 방향으로 인접하는 제1 지지막 패턴들(130) 사이의 간격과 실질적으로 동일하도록 형성될 수 있다.
제1 및 제2 지지막 패턴들(130, 150)에 의해 각 개구부들(165)의 상기 제2 방향 및 제1 방향으로의 폭이 각각 감소됨에 따라, 각 개구부들(165)의 하부는 실질적으로 직육면체 형상을 가질 수 있다.
도 14a 및 도 14a의 I-I'라인 및 II-II' 라인을 따라 각각 절단한 단면도인 도 14b 및 도 14c를 참조하면, 개구부들(165)의 내벽과 개구부들(165)에 의해 노출된 층간 절연막(110) 및 플러그들(112) 상에 하부 전극들(170)을 형성한다. 하부 전극들(175) 상에는 개구부들(165)의 나머지 부분을 매립하는 희생막 패턴들(175)이 형성된다.
예시적인 실시예들에 따르면, 개구부들(165)의 내벽과 개구부들(165)에 의해 노출된 층간 절연막(110) 및 플러그들(112) 상에 하부 전극막을 형성하고, 상기 하부 전극막 상에 개구부들(165)의 나머지 부분을 매립하는 희생막을 형성한다.
상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 알루미늄, 알루미늄 질화물, 티타늄-알루미늄 질화물, 루테늄, 루테늄 질화물과 같은 금속 및/또는 질화물 혹은 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 2 이상을 혼합하여 사용될 수 있다. 상기 하부 전극막은 스퍼터링 공정, CVD 공정, ALD 적층 공정, PVD 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다. 상기 희생막은 POX, BPSG, PSG, USG, SOG, FOX, TOSZ, TEOS, PE-TEOS, HDP-CVD 산화물 등을 사용하여 CVD, PECVD 공정 등을 통해 형성될 수 있다.
이어서, 제3 몰드막(160)의 상면이 노출될 때까지 상기 희생막과 하부 전극막 상부를 평탄화하여 하부 전극들(170) 및 희생막 패턴들(175)을 형성한다. 상기 평탄화를 위해 CMP 공정 및/또는 에치 백 공정을 수행할 수 있다.
이어서, 희생막 패턴들(175)과 제1, 제2 및 제3 몰드막들(120, 140, 160)을 불산(HF) 용액 또는 버퍼 산화물 식각 용액(Buffer Oxide Etchant, BOE) 등을 식각 용액으로 사용한 습식 식각 공정을 통해 제거하여, 도 1에 도시된 바와 같은 구조물을 형성할 수 있다. 이때, 제1 및 제2 지지막 패턴들(130, 150)은 상기 식각 용액에 대해 식각율이 매우 낮으므로 실질적으로 제거되지 않을 수 있다. 이에 따라, 하부 전극들(170)의 상부 및 하부가 각각 제2 지지막 패턴들(150) 및 제1 지지막 패턴들(130)에 의해 서로 수직 방향으로 지지되는 구조를 형성할 수 있다. 또한, 제1 및 제2 지지막 패턴들(130, 150)에 의해 각 하부 전극들(170)의 사이즈 혹은 폭이 조절되므로, 하부 전극들(150)의 측벽 사이에 브리지 현상 혹은 단락 현상이 일어나는 것을 방지할 수 있다.
도시되지는 않았으나, 하부 전극들(170), 제1 및 제2 지지막 패턴들(130, 150) 및 식각 저지막(116) 상에 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성함으로써, 커패시터를 형성할 수 있다.
상기 유전막은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 사용하여 CVD 공정, PECVD 공정 등을 통해 형성할 수 있다. 상기 물질들은 단독으로 사용하거나 또는 2 이상을 적층하여 복합막 구조로 형성될 수도 있다.
상기 상부 전극은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다.
전술한 방법에 따르면, 제1 및 제2 지지막 패턴들(130, 150)을 먼저 형성한 후, 지지막 패턴들(130, 150)에 접촉하여 지지되는 하부 전극들(170)을 형성한다. 이에 따라, 제1 및 제2 지지막들을 형성하고, 개구를 형성한 다음, 상기 제2 지지막 및 상기 제1 지지막을 순차적으로 식각하여 제1 및 제2 지지막 패턴들을 형성하는 방법에 비해, 상기 제1 및 제2 지지막들 사이의 거리가 크더라도, 원하는 위치에 제1 및 제2 지지막 패턴들(130, 150)을 용이하게 형성할 수 있다. 이로 인해, 기울어짐 혹은 보잉 현상이 발생하는 위치를 고려하여, 제1 및 제2 지지막 패턴들(130, 150)이 형성되는 위치를 조절할 수 있다.
도 15 내지 도 19는 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도들이다. 구체적으로 도 15 내지 도 18a 및 도 19는 상기 반도체 장치의 제조 방법을 설명하기 위한 사시도들이고, 도 18b 및 도 18c는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 도 5 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 층간 절연막(110), 식각 저지막(116), 제 1 몰드막(220), 제1 지지막 패턴(230), 제2 몰드막(240), 제2 지지막 패턴(250) 및 제3 몰드막(260)을 형성한다.
예시적인 실시예들에 따르면, 제1 지지막 패턴(230)은 제1 방향으로 연장되며, 제2 지지막 패턴(250)은 상기 제1 방향에 실질적으로 수직하는 제2 방향으로 연장되도록 형성된다. 상기 제2 방향으로 인접하는 제1 지지막 패턴(230)들은 제5 폭(D5)의 길이로 이격되도록 형성되며, 상기 제1 방향으로 인접하는 제2 지지막 패턴(250)들은 제6 폭(D6)의 길이로 이격되도록 형성될 수 있다.
도 16을 참조하면, 제3 몰드막(260)의 상부를 제2 지지막 패턴(250)의 상면이 노출될 때까지 평탄화하여, 인접하는 제2 지지막 패턴(250)들 사이를 매립하는 제3 몰드막 패턴(260a)를 형성한다.
도 17을 참조하면, 제2 지지막 패턴(250) 및 제3 몰드막 패턴(260a) 상에 상기 제1 방향으로 연장되는 마스크 패턴(261)을 형성한다. 마스크 패턴(261)은 하부의 제1 지지막 패턴(230)과 중첩되도록 형성될 수 있다. 예시적인 실시예들에 있어서, 마스크 패턴(261)은 스핀-온 글래스(Spin-On Glass : SOG) 등의 실리콘 기반의 스핀-온 하드 마스크(Silicon based Spin-On Hard mask : Si-SOH)를 사용하여 형성될 수 있다
도 18a를 참조하면, 마스크 패턴(261) 및 제2 지지막 패턴(250)을 마스크로 하여, 제3 몰드막 패턴(260a), 제2 몰드막(240) 및 제1 몰드막(220)을 부분적으로 식각하고, 계속하여 식각 저지막(116)을 부분적으로 제거함으로써, 층간 절연막(110) 내부에 형성된 플러그(112, 도 18b 및 도 18c 참조)를 노출시키는 복수의 개구부들(265)을 형성한다. 이후, 마스크 패턴(261)은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
도 18a의 I-I' 방향으로 절단한 단면도인 도 18b를 참조하면, 개구부(265)의 상기 제1 방향으로의 폭은 제6 폭(D6)과 실질적으로 동일한 값을 갖도록 형성될 수 있다.
도 18a의 II-II' 방향으로 절단한 단면도인 도 18c를 참조하면, 개구부(265)의 상기 제2 방향으로의 폭은 제5 폭(D5)과 실질적으로 동일한 값을 갖도록 형성될 수 있다.
도 19를 참조하면, 개구부(265)의 내벽과 개구부(165)에 의해 노출된 층간 절연막(110) 및 플러그(112) 상에 하부 전극(270)을 형성한다. 하부 전극(275) 상에는 개구부(265)의 나머지 부분을 매립하는 희생막 패턴(275)이 형성된다.
예시적인 실시예들에 따르면, 개구부(265)의 내벽과 개구부(265)에 의해 노출된 층간 절연막(110) 및 플러그(112) 상에 하부 전극막을 형성하고, 상기 하부 전극막 상에 개구부(265)를 매립하는 희생막을 형성한다.
이후, 제2 지지막 패턴(250)의 상면이 노출될 때까지 상기 희생막과 하부 전극막 상부를 평탄화 하여 하부 전극(270) 및 희생막 패턴(275)을 형성할 수 있다.
이어서, 희생막 패턴(275)과 제1, 제2 및 제3 몰드막들(220, 240, 260)을 HF 용액 또는 버퍼산화물 식각 용액(Buffer Oxide Etchant, BOE) 등을 식각 용액으로 사용한 습식 식각 공정을 통해 제거하여, 도 3에 도시된 바와 같은 구조물을 형성할 수 있다.
도시되지는 않았으나, 하부 전극(270), 제1 및 제2 지지막 패턴(230, 250) 및 식각 저지막(116) 상에 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성함으로써, 커패시터를 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 및 이의 제조 방법은 특히 종횡비가 큰 커패시터를 포함하는 디램(dynamic random access memory : DRAM) 장치에 활용될 수 있다. 특히 서로 수직인 방향으로 연장되는 제1 지지막 패턴 및 제2 지지막 패턴에 의해 커패시터의 하부 및 상부가 각각 지지됨에 따라 커패시터의 구조적 안정성을 증진시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 층간절연막
112 : 플러그 116 : 식각 저지막
120, 220 : 제1 몰드막 130, 230 : 제1 지지막 패턴
140, 240 : 제2 몰드막 150, 250 : 제2 지지막 패턴
160, 260 : 제3 몰드막 165, 265 : 개구부
170, 270 : 하부 전극 260a : 제3 몰드막 패턴
261 : 마스크 패턴
112 : 플러그 116 : 식각 저지막
120, 220 : 제1 몰드막 130, 230 : 제1 지지막 패턴
140, 240 : 제2 몰드막 150, 250 : 제2 지지막 패턴
160, 260 : 제3 몰드막 165, 265 : 개구부
170, 270 : 하부 전극 260a : 제3 몰드막 패턴
261 : 마스크 패턴
Claims (10)
- 기판 상에 배열된 복수 개의 하부 전극들;
제2 방향을 따라 서로 인접한 상기 하부 전극들 사이에서 상기 제2 방향에 수직한 제1 방향으로 각각 연장되며, 상기 하부 전극들 하부 측면과 접촉하는 제1 지지막 패턴들;
상기 제1 방향을 따라 서로 인접한 상기 하부 전극들 사이에서 상기 제2 방향으로 각각 연장되며, 상기 하부 전극들 상부 측면과 접촉하는 제2 지지막 패턴들;
상기 하부 전극들 상에 형성된 유전막; 및
상기 유전막 상에 형성된 상부 전극을 포함하고,
상기 각 하부 전극은,
상기 하부 전극의 상면부터 상기 제2 지지막 패턴의 상면 위치까지의 길이에 해당되는 제1 부분;
상기 제2 지지막 패턴의 상면부터 상기 제1 지지막 패턴의 상면 위치까지의 길이에 해당되는 제2 부분; 및
상기 제1 지지막 패턴의 상면부터 상기 하부 전극의 저면까지의 길이에 해당되는 제3 부분을 포함하며,
상기 제1, 제2 및 제3 부분들의 형상은 서로 상이하고,
상기 제2 부분에서 상기 제1 방향으로의 양 측면과 상기 제2 방향으로의 양 측면은 서로 다른 형상을 갖는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서, 상기 각 하부 전극은 2개의 상기 제1 지지막 패턴들 및 2개의 상기 제2 지지막 패턴들에 의해 지지되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제1항에 있어서, 상기 제1 부분은 원통 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제2 부분의 상기 제1 방향으로의 폭은 인접하는 상기 제2 지지막 패턴들 사이의 간격과 동일한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제2 부분 및 제3 부분의 상기 제1 방향으로의 양 측면은 상기 기판에 대해 수직한 방향으로 편평한 형상을 가지며,
상기 제2 부분의 상기 제2 방향으로의 양 측면은 라운드 형상을 갖는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서, 상기 제3 부분의 상기 제2 방향으로의 폭은 인접하는 상기 제1 지지막 패턴들 사이의 간격과 동일한 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서, 상기 제3 부분은 가운데가 빈 직육면체 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 지지막 패턴 및 상기 제2 지지막 패턴은 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 및 실리콘 탄질화물로 구성된 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
- 도전 영역을 포함하는 기판 상에 제1 몰드막을 형성하는 단계;
상기 제1 몰드막 상에 각각이 제1 방향으로 연장되며 제1 폭으로 서로 이격되는 복수의 제1 지지막 패턴들을 형성하는 단계;
상기 제1 몰드막 상에 상기 제1 지지막 패턴들을 덮는 제2 몰드막을 형성하는 단계;
상기 제2 몰드막 상에 각각이 상기 제1 방향에 수직한 제2 방향으로 연장되며 제2 폭으로 서로 이격되는 복수의 제2 지지막 패턴들을 형성하는 단계;
상기 제2 몰드막 상에 상기 제2 지지막 패턴들을 덮는 제3 몰드막을 형성하는 단계;
상기 제3 몰드막, 제2 몰드막, 제1 몰드막을 부분적으로 식각하여 상기 도전 영역을 노출하는 복수의 개구부들을 형성하고, 상기 각 개구부들은 상기 제1 및 제2 지지막 패턴을 노출하는 단계;
상기 개구부들의 내벽 상에 상기 도전 영역과 접속되는 하부 전극들을 형성하는 단계;
상기 하부 전극들 상에 유전막을 형성하는 단계; 및
상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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