KR100955941B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
반도체 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100955941B1 KR100955941B1 KR1020080036316A KR20080036316A KR100955941B1 KR 100955941 B1 KR100955941 B1 KR 100955941B1 KR 1020080036316 A KR1020080036316 A KR 1020080036316A KR 20080036316 A KR20080036316 A KR 20080036316A KR 100955941 B1 KR100955941 B1 KR 100955941B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- storage node
- support
- sacrificial
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000003860 storage Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 87
- 239000003990 capacitor Substances 0.000 description 9
- 238000005336 cracking Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따른 반도체 소자는, 반도체 기판 상부에 형성된 다수의 스토리지노드; 상기 스토리지노드들 사이에 형성되어 상기 스토리지노드들을 연결하는 적어도 두 층 이상의 지지막; 및 상기 스토리지노드 상에 형성된 유전막 및 플레이트노드를 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 스토리지노드의 쓰러짐을 방지할 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(width) 또한 작아지고 있다.
상기 캐패시터는 스토리지노드(storage Node)와 플레이트노드(plate node) 사이에 유전체(dielectric)막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장 용량(캐패시턴스)은 노드의 표면적과 유전체막의 유전율에 비례하고, 노드 간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 확대시키거나, 또는, 노드 간의 거리를 줄이는 것이 요구된다.
그런데, 노드 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 한계가 있기 때문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 노드 표면적을 증가시키기 위한 방법으로는 스토리지노드의 형태를 오목(concave) 또는 실린더(cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 이 중에서도 실린더 형태의 스토리지노드는 오목 형태의 스토리지노드에 비해 상대적으로 매우 넓은 노드 면적을 갖기 때문에 고집적 소자에 적용하기에 유리하다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 실린더 형태의 스토리지노드를 형성하기 위해서는 몰드절연막을 제거하는 딥-아웃(dip-out) 공정을 수행하여 형성하게 되는데, 상기 딥-아웃 공정의 건조시, 순수(DIW)의 표면장력 및 스토리지노드의 증가된 높이로 인하여 스토리지노드의 쓰러짐 및 스토리지노드 간의 브릿지가 발생한다.
따라서, 상기와 같은 스토리지노드의 쓰러짐 및 스토리지노드 간의 브릿지를 방지하기 위해서는, 일정 값 이상의 셀 간의 공간확보 및 실린더 높이의 감소가 필수적으로 요구된다.
그러나, 반도체 소자의 집적화에 따른 디자인 룰(Design rule)의 감소에 따라서 마스크 상태에서부터, 셀 간의 공간이 감소하게 되어 공지된 기술의 실린더 형성공정으로는 셀 간의 공간확보에 어려움이 있어, 안정적인 실린더를 형성할 수 없게 된다.
결과적으로, 상기와 같은 문제들로 인하여 캐패시터의 용량을 확보하기가 어려우며, 반도체 소자의 수율이 저하된다.
본 발명은 스토리지노드의 쓰러짐을 방지할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자는, 다수의 스토리지노드들 사이에 형성되어 상기 스토리지노드들을 연결하는 적어도 두 층 이상의 지지막을 포함한다.
상기 지지막은 질화막으로 이루어진다.
또한, 본 발명에 따른 반도체 소자는, 반도체 기판 상부에 형성된 다수의 스토리지노드; 상기 스토리지노드들 사이에 형성되어 상기 스토리지노드들을 연결하는 적어도 두 층 이상의 지지막; 및 상기 스토리지노드 상에 형성된 유전막 및 플레이트노드를 포함한다.
상기 스토리지노드의 하부에 구비된 스토리지노드 콘택을 더 포함한다.
상기 지지막은 질화막으로 이루어진다.
아울러, 본 발명에 따른 반도체 소자의 제조 방법은, 다수의 스토리지노드들 사이에 상기 스토리지노드들이 연결되도록 적어도 두 층 이상의 지지막을 형성하는 단계를 더 포함한다.
상기 각 지지막은 질화막으로 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판의 상부에 희생막과 적어도 두 층 이상의 지지막을 교번적으로 형성하는 단계; 상기 희생막 및 지지막들을 제거하여 다수의 홀을 형성하는 단계; 상기 홀의 측벽 및 바닥에 스토리지노드를 형성하는 단계; 및 상기 희생막을 제거하는 단계를 포함한다.
상기 각 지지막은 질화막으로 형성한다.
상기 희생막 및 지지막을 형성하는 단계 전, 반도체 기판 상부에 다수의 스토리지노드 콘택을 형성하는 단계를 더 포함한다.
상기 스토리지노드 콘택을 형성하는 단계 후, 그리고, 상기 희생막 및 지지막을 형성하는 단계 전, 상기 스토리지노드 콘택 상에 버퍼산화막 및 식각정지막을 형성하는 단계를 더 포함한다.
상기 식각정지막은 질화막으로 형성한다.
상기 희생막을 제거하는 단계 후, 상기 스토리지노드의 표면에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트노드를 형성하는 단계를 더 포함한다.
상기 희생막은 단일막으로 형성한다.
상기 희생막은 PE-TEOS막으로 형성한다.
상기 희생막은 이중막으로 형성한다.
상기 희생막은 PSG막과 PE-TEOS막으로 형성한다.
본 발명은 다수의 스토리지노드들 사이에 상기 스토리지노드의 높이에 비례하여 상기 스토리지노드들을 연결하는 적어도 두 층 이상으로 지지막을 형성함으로 써 상기 스토리지노드의 쓰러짐을 효과적으로 방지할 수 있다.
또한, 스토리지노드들 간에 적어도 두 층 이상으로 지지막을 형성함으로써 스토리지노드들 간에 한층으로만 지지막이 형성되어 발생하는 스토리지노드의 크랙을 방지할 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 도면이다.
도시된 바와 같이, 상부에 절연막(102) 및 상기 절연막(102) 내에 다수의 스토리지노드 콘택(104)이 형성된 반도체 기판(100)의 상기 각 스토리지노드 콘택(104) 상에 스토리지노드(118)가 형성되며, 상기 절연막(102) 상에는 버퍼산화막(106) 및 식각정지막(108)이 구비된다.
상기 스토리지노드(118)들 사이에는 상기 스토리지노드(118)들의 쓰러짐 및 크랙을 방지하기 위하여 상기 스토리지노드(118)들을 연결하도록 질화막으로 이루어진 적어도 두 층 이상의 지지막(112)이 형성된다. 상기 각 지지막(112)은 상기 스토리지노드(118)들의 수 및 상기 스토리지노드(118)들을 연결하는 형상에 따라 다양한 형태로 이루어진다.
상기 스토리지노드(118), 지지막(112) 및 식각정지막(108) 상에는 반도체 소자의 캐패시터를 형성하기 위한 유전막(126)이 형성되며, 상기 유전막(126) 상에는 플레이트노드(128)가 형성된다.
한편, 본 발명의 실시예에 따른 반도체 소자는 도 2a 내지 도 2g에 도시된 바와 같은 방법으로 형성한다.
도 2a를 참조하면, 반도체 기판(100) 상에 절연막(102)을 형성한 후, 상기 절연막(102) 내에 캐패시터 형성을 위한 다수의 스토리지노드 콘택(104)을 형성한다.
그런 다음, 상기 스토리지노드 콘택(104)을 포함한 상기 절연막(102) 상에 버퍼산화막(106)과 질화막으로 이루어진 식각정지막(108)을 순차적으로 형성한다.
이어서, 상기 식각정지막 상에 제1희생막(110)을 형성하고, 상기 제1희생막(110) 상에 후속 공정에서 형성되는 스토리지노드의 쓰러짐을 방지하도록 역할하는 제1지지막(112)을 형성한 후, 상기 제1지지막(112) 상에 제2희생막(114) 및 제2지지막(116)을 형성한다. 상기 제1 및 제2희생막(110, 114)은 단일막으로 PE-TEOS(Plasma Enhanced Tertaethylorthosilicate)막으로 형성하거나, 상기 제1 및 제2희생막(110, 114)은 각각 이종막으로 PSG(Phosposilicate Glass)막과 PE-TEOS막으로 형성한다.
자세하게, 도시된 도면에서는 상기 지지막(112, 116)이 두 층으로 형성되어 있으나, 상기 지지막(112, 116)은 후속 공정에서 형성되는 스토리지노드의 높이에 따라 상기 희생막(110, 114) 사이에 적어도 두 층 이상이 형성되며, 이에 따라, 상기 지지막(112, 116)과 희생막(110, 114)은 교번적으로 형성한다.
도 2b를 참조하면, 상기 제2지지막(116) 상에 스토리지노드 형성 영역을 노출시키는 마스크패턴(미도시)를 형성한 후, 식각 공정으로 상기 제2지지막(116), 제2희생막(114), 제1지지막(112), 제1희생막(110), 식각정지막(108) 및 버퍼산화막(106)을 제거하여 상기 스토리지노드 콘택(104)을 노출시키는 다수의 홀(H)을 형성한다.
도 2c를 참조하면, 상기 각 홀(H)의 측벽 및 바닥부, 즉, 상기 제2지지막(116) 상에 TiN으로 이루어진 스토리지노드용 도전막을 형성한다.
그런 다음, 상기 스토리지노드용 도전막에 식각 공정을 수행해 제2지지막(116) 상에 형성된 스토리지노드용 도전막을 제거하여 상기 각 홀(H)의 측벽 및 바닥부에 스토리지노드(118)를 형성한다.
도 2d를 참조하면, 상기 제2지지막(116) 상에 상기 스토리지노드(118)의 내부가 매립되도록 HARC(High Aspect Ratio Constant)용 산화막(122)을 형성한 후, 상기 HARC용 산화막(122) 상에 상기 제2지지막(116)의 일부분을 제거하기 위한 마스크패턴(124)을 형성한다. 상기 마스크패턴(124)은 상기 스토리지노드(118)의 쓰러짐을 방지하기 위하여 상기 제2지지막(116)에 의해 연결되는 상기 스토리지노드(118)의 수 및 연결 형태에 따라 다양한 형태로 패터닝된다.
도 2e를 참조하면, 상기 노출된 부분의 HARC용 산화막(122) 및 제2지지막(116) 부분을 식각하여, 예를 들어, 4개의 스토리지노드(118)들이 상기 제2지지막(116)에 의하여 연결되도록 상기 제2지지막(116)을 제거한다.
이어서, 상기 마스크패턴 및 HARC용 산화막을 제거한다.
도 2f를 참조하면, 상기 반도체 기판(100)에 딥-아웃 공정을 수행하여 상기 제1 및 제2희생막(110, 114)을 제거한다.
따라서, 상기 제1지지막(112)은 상기 스토리지노드(118)들의 측면에 배치되어 다양한 형태로 상기 스토리지노드(118)들을 연결한다. 즉, 상기 제1지지막(112)은 모든 스토리지노드(118)들을 연결하거나, 상기 딥-아웃 공정 후, 상기 제1지지막(112)에 대한 식각 공정을 수행하여 요구되는 형태로 다수의 스토리지노드(118)들을 연결할 수 있으며, 상기 도 2a에 도시된 상기 제1지지막(112)의 형성시 연결 형태 및 상기 스토리지노드(118)의 수를 고려하여 패터닝된 상태로 형성할 수 있다.
도 2g를 참조하면, 상기 스토리지노드(118)의 표면, 제1지지막(112), 제2지지막(116) 및 식각정지막(108) 상에 유전막(126)을 형성한 후, 플레이트노드(128)를 형성하여 캐패시터를 완성한다.
이상에서와 같이, 본 발명은 다수의 스토리지노드들 사이에 상기 스토리지노드의 높이에 비례하여 상기 스토리지노드들을 연결하는 적어도 두 층 이상으로 지지막을 형성함으로써 상기 스토리지노드의 쓰러짐을 효과적으로 방지할 수 있다.
또한, 스토리지노드들 간에 적어도 두 층 이상으로 지지막을 형성함으로써 스토리지노드들 간에 한층으로만 지지막이 형성되어 발생하는 스토리지노드의 크랙을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 도시한 도면.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.
Claims (17)
- 삭제
- 삭제
- 반도체 기판 상부에 형성된 다수의 실린더형 스토리지노드들;상기 실린더형 스토리지노드들 사이에 연결되어 상기 실린더형 스토리지노드들을 지지하며 상호 이격되게 형성되는 적어도 두 층 이상의 지지막들;상기 지지막들이 형성되지 않은 상기 실린더형 스토리지노드 및 상기 지지막들의 표면상에 형성되는 유전막;및상기 유전막 상에 형성되는 플레이트노드;를 포함하며,상기 지지막들은 상기 실린더형 스토리지노드들의 바닥면보다 상부에 위치하도록 부유되어 있고, 상기 지지막과 연결되지 않은 상기 실린더형 스토리지 노드의 표면은 상기 유전막과 맞닿도록 형성되는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 스토리지노드의 하부에 구비된 스토리지노드 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 지지막은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 삭제
- 삭제
- 반도체 기판의 상부에 희생막과 지지막을 적어도 2회 이상 교대로 적층하는 단계;상기 희생막 및 지지막들을 선택적으로 제거하여 다수의 홀을 형성하는 단계;상기 홀의 측벽 및 바닥에 실린더형 스토리지노드를 형성하는 단계; 및상기 희생막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 각 지지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 희생막 및 지지막을 형성하는 단계 전, 반도체 기판 상부에 다수의 스토리지노드 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 스토리지노드 콘택을 형성하는 단계 후, 그리고, 상기 희생막 및 지지막을 형성하는 단계 전, 상기 스토리지노드 콘택 상에 버퍼산화막 및 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 희생막을 제거하는 단계 후,상기 스토리지노드의 표면에 유전막을 형성하는 단계; 및상기 유전막 상에 플레이트노드를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 희생막은 단일막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 희생막은 PE-TEOS(Plasma Enhanced Tertaethylorthosilicate)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 희생막은 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 16 항에 있어서,상기 희생막은 PSG(Phosposilicate Glass)막과 PE-TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080036316A KR100955941B1 (ko) | 2008-04-18 | 2008-04-18 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080036316A KR100955941B1 (ko) | 2008-04-18 | 2008-04-18 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090110692A KR20090110692A (ko) | 2009-10-22 |
| KR100955941B1 true KR100955941B1 (ko) | 2010-05-03 |
Family
ID=41538514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080036316A KR100955941B1 (ko) | 2008-04-18 | 2008-04-18 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100955941B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101817970B1 (ko) | 2010-10-06 | 2018-01-15 | 삼성전자주식회사 | 접착 막 및 서포터를 갖는 반도체 소자 |
| KR101800419B1 (ko) | 2011-03-14 | 2017-11-23 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR101723986B1 (ko) | 2011-07-13 | 2017-04-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101934093B1 (ko) | 2012-08-29 | 2019-01-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101934037B1 (ko) | 2012-11-21 | 2018-12-31 | 삼성전자주식회사 | 서포터를 갖는 반도체 소자 및 그 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020073942A (ko) * | 2001-03-17 | 2002-09-28 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| KR100596795B1 (ko) | 2004-12-16 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그 형성방법 |
| KR100685674B1 (ko) * | 2002-12-30 | 2007-02-23 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR20080029314A (ko) * | 2006-09-28 | 2008-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
2008
- 2008-04-18 KR KR1020080036316A patent/KR100955941B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020073942A (ko) * | 2001-03-17 | 2002-09-28 | 삼성전자 주식회사 | 반도체 장치의 제조방법 |
| KR100685674B1 (ko) * | 2002-12-30 | 2007-02-23 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100596795B1 (ko) | 2004-12-16 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그 형성방법 |
| KR20080029314A (ko) * | 2006-09-28 | 2008-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090110692A (ko) | 2009-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9184166B2 (en) | Manufacturing method of capacitor structure and semiconductor device using the same | |
| US20080242042A1 (en) | Method for fabricating a capacitor in a semiconductor device | |
| KR100653713B1 (ko) | 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 | |
| KR100955941B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR19990079780A (ko) | 디램 셀 커패시터 및 그의 제조 방법 | |
| KR20100061974A (ko) | 커패시터 및 이의 제조 방법 | |
| KR20120004212A (ko) | 캐패시터 제조 방법 | |
| KR100960933B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR101051159B1 (ko) | 반도체 소자의 형성 방법 | |
| US7846809B2 (en) | Method for forming capacitor of semiconductor device | |
| KR20070110747A (ko) | 반도체소자의 스토리지노드 형성방법 | |
| KR100940272B1 (ko) | 반도체 메모리소자의 커패시터 형성방법 | |
| KR100865011B1 (ko) | 커패시터의 저장 전극 형성 방법 | |
| JP5000084B2 (ja) | 導電パッドのシリンダースタックキャパシタにおけるストレージノード、半導体素子及び半導体素子の製造方法 | |
| KR20100051344A (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR101067859B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR20110071355A (ko) | 반도체 소자 및 그의 형성 방법 | |
| CN113707659B (zh) | 半导体器件中孔、半导体器件的制备方法及半导体器件 | |
| KR100939771B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20060004508A (ko) | 커패시터 제조 방법 | |
| KR20050045608A (ko) | 반도체 장치 제조방법. | |
| KR20100035958A (ko) | 반도체 소자의 형성 방법 | |
| KR100549011B1 (ko) | 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법 | |
| KR100849713B1 (ko) | 반도체 메모리소자의 스토리지노드 형성방법 | |
| KR100876880B1 (ko) | 실린더형 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |