KR101934037B1 - 서포터를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

기판 상에 다수의 하부 전극들이 배치된다. 상기 하부 전극들 사이에 제1 및 제2 서포터들(supporters)이 형성된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 배치된다. 상기 제1 서포터는 제1 원소, 제2 원소, 및 산소(O)를 갖는다. 상기 제1 원소의 산화물은 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수하다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높다.

Description

서포터를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having supporter and method of forming the same}
본 발명은 높은 종횡 비(high aspect ratio)를 갖는 도전성 패턴들을 채택하는 반도체 소자 및 그 제조 방법에 관한 것이다.
커패시터의 형성에 있어서, 높은 종횡 비를 갖는 하부 전극들의 쓰러짐을 방지하기 위한 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 누설 전류를 억제하면서 하부 전극들의 쓰러짐을 방지할 수 있는 서포터(supporter)를 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 다수의 하부 전극들을 포함한다. 상기 하부 전극들 사이에 제1 및 제2 서포터들(supporters)이 형성된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 배치된다. 상기 제1 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함한다. 상기 제1 원소의 산화물은 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수하다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높다.
상기 제2 서포터는 실리콘 질화물을 포함할 수 있다. 상기 제1 원소는 Ta, 또는 Ti 일 수 있다. 상기 제2 원소는 Si, Al, Mg, Be, 또는 이들의 조합 일 수 있다.
상기 제1 서포터 내에는 상기 제1 원소의 산화물 및 상기 제2 원소의 산화물이 번갈아 가며 반복적으로 적층되어 있을 수 있다. 상기 제1 원소의 산화물은 0.1 nm 내지 5 nm 두께 일 수 있다.
상기 제1 서포터 내에는 상기 제1 원소의 산화물 및 상기 제2 원소의 산화물이 혼합되어 있을 수 있다.
상기 제1 서포터는 상기 하부 전극들에 접촉될 수 있다. 상기 제1 서포터는 상기 제2 서포터의 상부 표면 또는 하부 표면에 접촉될 수 있다.
상기 제1 서포터는 상기 제2 서포터의 상부표면에 접촉된 상부 서포터 및 상기 제2 서포터의 하부표면에 접촉된 하부 서포터를 포함할 수 있다. 상기 제2 서포터는 상기 상부 서포터 및 상기 하부 서포터보다 작은 수평 폭을 가질 수 있다. 상기 하부 전극들의 일부분은 상기 상부 서포터 및 상기 하부 서포터 사이에 돌출될 수 있다.
상기 제1 서포터는 상기 하부 전극들 및 상기 제2 서포터 사이에 형성될 수 있다. 상기 제1 서포터는 상기 하부 전극들 및 상기 제2 서포터에 접촉될 수 있다.
상기 제2 서포터는 상기 제1 서포터보다 좁은 수평 폭을 보일 수 있다. 상기 제1 서포터는 상기 하부 전극들에 접촉될 수 있다. 상기 제2 서포터는 상기 제1 서포터와 접촉될 수 있다. 상기 제2 서포터는 상기 하부 전극들과 떨어질 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 수직 길이가 수평 폭보다 큰 다수의 하부 전극들을 포함한다. 상기 하부 전극들 사이에 서포터(supporter)가 형성된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 배치된다. 상기 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함한다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높다. 상기 서포터 내에서 상기 제2 원소의 조성비는 10 at% - 90 at% 이다.
상기 하부 전극들은 Ru, RuO, 또는 이들의 조합을 포함할 수 있다. 상기 제1 원소는 Ta, 또는 Ti 일 수 있다. 상기 제2 원소는 Si, Al, Mg, Be, 또는 이들의 조합 일 수 있다.
상기 제1 원소는 Ta이고, 상기 제2 원소는 Si 일 수 있다. 상기 서포터 내에서 상기 제2 원소의 조성비는 10 at% - 20 at% 일 수 있다.
상기 제1 원소는 Ta이고, 상기 제2 원소는 Al 일 수 있다. 상기 서포터 내에서 상기 제2 원소의 조성비는 20 at% - 40 at% 일 수 있다.
상기 제2 원소의 산화물은 5.0 eV이상의 밴드 갭 에너지(band gap energy)를 갖는 물질일 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 다수의 스위칭 소자들을 포함한다. 상기 스위칭 소자들 상에 층간 절연 막이 형성된다. 상기 층간 절연 막을 관통하여 상기 스위칭 소자들에 접속된 도전성 플러그들이 배치된다. 상기 층간 절연 막 및 상기 도전성 플러그들 상에 식각 정지 막이 형성된다. 상기 식각 정지막을 관통하여 상기 도전성 플러그들에 접속되고 수직 길이가 수평 폭보다 큰 다수의 하부 전극들이 배치된다. 상기 하부 전극들 사이에 제1 및 제2 서포터들(supporters)이 형성된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 배치된다. 상기 제1 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함한다. 상기 제1 원소의 산화물은 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수하다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높다.
상기 도전성 플러그들은 W, Ru, TiN, 또는 이들의 조합을 포함할 수 있다.
상기 식각 정지막은 제1 식각 정지 막 및 제2 식각 정지 막을 포함할 수 있다. 상기 제1 식각 정지 막은 상기 제1 서포터와 동일한 물질 막 일 수 있다. 상기 제2 식각 정지 막은 상기 제2 서포터와 동일한 물질 막 일 수 있다.
상기 하부 전극들의 각각은 필라(pillar)-모양의 제1 하부 전극 및 상기 제1 하부 전극 상에 형성된 실린더-모양의 제2 하부 전극을 포함할 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 수직 길이가 수평 폭보다 큰 다수의 하부 전극들을 포함한다. 상기 하부 전극들 사이에 제1 및 제2 서포터들(supporters)이 형성된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 배치된다. 상기 제1 서포터는 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수한 비정질(amorphous) 상태의 금속 산화물을 포함한다.
상기 제1 서포터의 수직 두께 및 수평 폭 중 하나는 0.1 nm 내지 5 nm 일 수 있다.
상기 하부 전극들은 Ru, RuO, 또는 이들의 조합을 포함할 수 있다. 상기 비정질(amorphous) 상태의 금속 산화물은 비정질(amorphous) TaO를 포함할 수 있다. 상기 제2 서포터는 실리콘 질화물을 포함할 수 있다.
상기 제1 서포터는 상기 제2 서포터의 상부표면 또는 하부표면에 접촉될 수 있다.
상기 제2 서포터 상에 제3 서포터가 형성될 수 있다. 상기 제2 서포터는 상기 제1 서포터 및 상기 제3 서포터 사이에 배치될 수 있다. 상기 제3 서포터는 상기 제1 서포터와 동일 물질일수 있다. 상기 제3 서포터는 0.1 nm 내지 5 nm 의 두께 일 수 있다. . 상기 제2 서포터는 상기 제1 서포터 및 상기 제3 서포터보다 작은 수평 폭을 가질 수 있다. 상기 하부 전극들의 일부분은 상기 상부 서포터 및 상기 하부 서포터 사이에 돌출될 수 있다.
상기 제3 서포터 상에 제4 서포터가 형성될 수 있다. 상기 제4 서포터 상에 제5 서포터가 형성될 수 있다. 상기 제5 서포터는 상기 제1 서포터와 동일 물질 일 수 있다. 상기 제5 서포터는 0.1 nm 내지 5 nm 의 두께 일 수 있다. 상기 제2 서포터 및 상기 제4 서포터는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 알루미늄 산화물, 또는 이들의 조합을 포함할 수 있다.
상기 제1 서포터, 상기 제3 서포터, 및 상기 제5 서포터의 각각은 상기 하부 전극들과 접촉될 수 있다. 상기 제1 서포터 내지 제5 서포터는 서로 접촉될 수 있다.
상기 제1 서포터는 상기 하부 전극들 및 상기 제2 서포터 사이에 형성될 수 있다. 상기 제1 서포터는 상기 하부 전극들 및 상기 제2 서포터에 접촉될 수 있다. 상기 제1 서포터는 0.1 nm 내지 5 nm 의 수평 폭을 가질 수 있다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 다수의 하부 전극들을 포함한다. 상기 하부 전극들 사이에 중간 서포터, 제1 상부 서포터 및 제2 상부 서포터가 형성된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 형성된다. 상기 중간 서포터는 상기 하부 전극들의 상단들 및 하단들 사이의 중간 레벨에 형성된다. 상기 제1 상부 서포터 및 상기 제2 상부 서포터는 상기 중간 서포터와 떨어지며 상기 하부 전극들의 상기 상단들에 가깝게 형성된다. 상기 중간 서포터 및 상기 제1 상부 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함한다. 상기 제1 원소의 산화물은 상기 제2 상부 서포터보다 상기 하부 전극들에 대한 접착성이 우수하다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 기판 상의 수직 길이가 수평 폭보다 큰 다수의 하부 전극들을 포함한다. 상기 하부 전극들 사이에 형성되고 비정질(amorphous) 상태의 금속 산화물을 갖는 서포터(supporter)가 제공된다. 상기 하부 전극들 상에 상부 전극이 배치된다. 상기 하부 전극들 및 상부 전극 사이에 캐패시터 유전 막이 형성된다. 상기 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함한다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 하부 전극들 사이에 서포터(supporter)가 제공될 수 있다. 상기 서포터는 비정질(amorphous) 금속 산화물을 포함할 수 있다. 상기 서포터는 반도체 제조 공정 상 고온에 노출된다 할지라도 비정질(amorphous) 상태가 유지될 수 있다. 상기 비정질(amorphous) 금속 산화물은 상기 하부 전극들에 대하여 우수한 접착 특성을 보일 수 있다. 상기 서포터는 누설 전류를 최소화 하면서 상기 하부 전극들의 쓰러짐을 방지하는 역할을 할 수 있다. 종래에 비하여 우수한 전기적 특성을 보이는 커패시터를 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 및 도 2b 는 도 1의 일부분을 상세히 보여주는 확대도이다.
도 3은 본 발명 기술적 사상의 실시 예들과 관련된 물질들의 밴드 갭 에너지(band gap energy)와 유전 상수(dielectric constant)를 보여주는 그래프이다.
도 4 및 도 5는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 누설전류 특성도이다.
도 6a 내지 도 6i 및 7a 내지 7g는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 8은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9 및 도 10은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 XRD 분석결과를 보여주는 그래프들이다.
도 11a 내지 도 11g는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 12 내지 도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 34는 본 발명 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도이고, 도 2a 및 도 2b 는 도 1의 일부분을 상세히 보여주는 확대도이며, 도 3은 본 발명 기술적 사상의 실시 예들과 관련된 물질들의 밴드 갭 에너지(band gap energy)와 유전 상수(dielectric constant)를 보여주는 상관도이다.
도 1을 참조하면, 기판(21) 상에 활성 영역(22)을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 활성 영역(22)을 가로지르는 게이트 트렌치들(25)이 형성될 수 있다. 상기 게이트 트렌치들(25) 내에 게이트 구조체들(29)이 형성될 수 있다. 상기 게이트 구조체들(29)의 각각은 게이트 유전막(26), 게이트 전극(27), 및 게이트 캐핑 패턴(28)을 포함할 수 있다. 상기 게이트 구조체들(29)에 인접한 상기 활성 영역(22) 내에 제1 및 제2 소스/드레인 영역들(31, 32)이 형성될 수 있다. 상기 게이트 구조체들(29) 및 상기 제1 및 제2 소스/드레인 영역들(31, 32) 상에 층간 절연 막(33)이 형성될 수 있다. 상기 층간 절연 막(33) 내에 비트 플러그(35) 및 비트 라인(36)이 형성될 수 있다. 상기 층간 절연 막(33)을 관통하여 상기 제1 소스/드레인 영역들(31)에 접속된 매립 콘택 플러그들(37)이 형성될 수 있다.
상기 층간 절연 막(33) 및 상기 매립 콘택 플러그들(37) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41)을 관통하여 상기 매립 콘택 플러그들(37)에 접속된 하부 전극들(71)이 형성될 수 있다. 상기 하부 전극들(71)은 상기 식각 정지 막(41)보다 상부 레벨에 돌출될 수 있다. 상기 하부 전극들(71)은 수평 폭보다 수직 높이가 클 수 있다. 상기 하부 전극들(71) 사이에 제1 및 제2 서포터들(supporters; 51, 61)이 형성될 수 있다. 상기 하부 전극들(71) 및 상기 제1 및 제2 서포터들(51, 61)의 표면들을 덮는 캐패시터 유전 막(81)이 형성될 수 있다. 상기 캐패시터 유전 막(81) 상에 상부 전극(83)이 형성될 수 있다. 상기 상부 전극(83) 상에 상부 절연 막(85)이 형성될 수 있다. 상기 상부 절연 막(85)을 관통하여 상기 상부 전극(83)에 접속된 상부 플러그(87)가 형성될 수 있다. 상기 상부 절연 막(85) 상에 상기 상부 플러그(87)에 접촉된 상부 배선(89)이 형성될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(31, 32), 상기 활성 영역(22), 상기 게이트 유전 막(26), 및 상기 게이트 전극(27)은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 상기 기판(21) 상에 행 및 열 방향으로 반복하여 여러 개 형성될 수 있다. 상기 트랜지스터는 스위칭 소자의 역할을 수행할 수 있다. 다른 실시 예에서, 상기 스위칭 소자는 플래너 트랜지스터(planar transistor), SRCAT(Sphere-shaped Recess Channel Array Transistor), 3D 트랜지스터, 수직 트랜지스터(vertical transistor), 나노와이어 트랜지스터(nano-wire transistor), 또는 이들의 조합일 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 소자 분리 막(23)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 트렌치들(25)의 각각은 상기 활성 영역(22)을 가로지르고 상기 소자 분리 막(23) 내에 연장될 수 있다. 상기 게이트 캐핑 패턴(28)은 상기 게이트 전극(27) 상에 형성될 수 있다. 상기 게이트 유전막(26)은 상기 게이트 전극(27) 및 상기 활성 영역(22) 사이에 형성될 수 있다. 상기 제2 소스/드레인 영역(32)은 상기 게이트 구조체들(29) 사이에 형성될 수 있다. 상기 제1 소스/드레인 영역들(31)은 상기 게이트 구조체들(29) 및 상기 소자 분리 막(23) 사이에 형성될 수 있다.
상기 게이트 유전막(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 막(high-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 전극(27)은 금속, 금속 실리사이드, 반도체, 폴리실리콘, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 게이트 캐핑 패턴(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다.
상기 층간 절연 막(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 층간 절연 막(33)은 상기 기판(21)의 전면을 덮을 수 있다. 상기 비트 플러그(35)는 상기 제2 소스/드레인 영역(32) 및 상기 비트 라인(36)에 접촉될 수 있다. 상기 비트 플러그(35)는 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 상기 비트 라인(36)은 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 상기 매립 콘택 플러그들(37)은 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 예를 들면, 상기 매립 콘택 플러그들(37)은 W, Ru, TiN, 또는 이들의 조합을 포함할 수 있다. 상기 매립 콘택 플러그들(37)은 상기 제1 소스/드레인 영역들(31)에 접촉될 수 있다. 상기 식각 정지 막(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 예를 들면, 상기 식각 정지 막(41)은 실리콘 질화물을 포함할 수 있다.
상기 하부 전극들(71)의 각각은 상기 식각 저지 막(41)을 관통하여 상기 매립 콘택 플러그들(37) 중 대응하는 하나에 접촉될 수 있다. 상기 하부 전극들(71)의 각각은, 상기 기판(21) 상의 수직 높이가 수평 폭보다 큰, 필라(pillar) 모양일 수 있다. 예를 들면, 상기 하부 전극(71)의 종횡 비(aspect ratio)는 10:1 내지 100:1, 또는 그 이상 일수 있다. 상기 하부 전극들(71)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 본 실시 예에서, 상기 하부 전극들(71)은 Ru 막, RuO 막, 또는 이들의 조합들일 수 있다.
상기 제1 및 제2 서포터들(supporters; 51, 61)의 두께는 상기 하부 전극들(71)의 수직 높이보다 작을 수 있다. 상기 제1 및 제2 서포터들(51, 61)은 상기 하부 전극들(71)의 상단들에 인접할 수 있다. 상기 제1 및 제2 서포터들(51, 61)은 상기 하부 전극들(71)의 쓰러짐을 방지하는 역할을 할 수 있다. 상기 제1 및 제2 서포터들(51, 61)은 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제1 서포터(51)는 상기 제2 서포터(61)의 바닥에 접촉될 수 있다. 상기 제2 서포터(61)는 상기 제1 서포터(51)보다 절연성이 우수할 수 있다. 상기 제1 서포터(51)는 상기 제2 서포터(61)보다 상기 하부 전극들(71)과의 접착력이 우수한 물질을 포함할 수 있다.
상기 캐패시터 유전 막(81)은 상기 하부 전극들(71) 및 상기 제1 및 제2 서포터들(51, 61)의 표면들을 균일하게 덮을 수 있다. 상기 캐패시터 유전 막(81)은 TaO 막, TaAlO 막, TaON 막, AlO 막, HfO 막, ZrO 막, ZrSiO 막, TiO 막, TiAlO 막, BST((Ba,Sr)TiO) 막, STO(SrTiO) 막, BTO(BaTiO) 막, PZT(Pb(Zr,Ti)O) 막, (Pb,La)(Zr,Ti)O 막, Ba(Zr,Ti)O 막, Sr(Zr,Ti)O막, 또는 이들의 조합들을 포함할 수 있다. 상기 상부 전극(83)은 상기 하부 전극들(71)을 덮을 수 있으며, 상기 하부 전극들(71) 사이를 완전히 매립할 수 있다. 상기 상부 전극(83)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 상기 상부 절연 막(85)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 상부 플러그(87) 및 상기 상부 배선(89)은 금속, 금속 실리사이드, 도전성 카본 그룹, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다.
도 2a를 참조하면, 상기 제2 서포터(61)는 상기 하부 전극들(71) 사이의 누설 전류를 방지할 수 있는 우수한 절연 특성을 갖는 물질 막일 수 있다. 예를 들면, 상기 제2 서포터(61)는 실리콘 질화물일 수 있다. 상기 제1 서포터(51)는 제1 원소, 제2 원소, 및 산소(O)를 포함할 수 있다. 상기 제1 원소 및 상기 제1 원소의 산화물은 상기 제2 서포터(61)보다 상기 하부 전극들(71)과의 접착력이 우수할 수 있다. 상기 제1 원소 및 상기 제1 원소의 산화물을 포함하는 상기 제1 서포터(51)는 상기 하부 전극들(71)의 쓰러짐을 방지하는데 효율적일 수 있다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높을 수 있다. 상기 제2 원소의 산화물은 상기 제1 서포터(51)의 누설 전류를 감소시키는 역할을 할 수 있다.
상기 제1 원소, 상기 제2 원소, 및 상기 산소(O)는 상기 제1 서포터(51)의 내부에 일정한 비율로 혼합된 구성을 보일 수 있다. 예를 들면, 상기 하부 전극들(71)은 Ru 막, RuO 막, 또는 이들의 조합들을 포함할 수 있으며, 상기 제1 원소는 Ta 일 수 있고, 상기 제2 원소는 Si, Al, 또는 이들의 조합일 수 있다. 상기 제1 서포터(51)는 TaSiO, TaAlO, 또는 이들의 조합들을 포함할 수 있다. 상기 제1 서포터(51)는 원자 층 증착(Atomic Layer Deposition; ALD) 기술 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 기술을 사용하여 형성될 수 있다. 몇몇 실시 예에서, 상기 제1 서포터(51) 내에서 상기 제2 원소는 10 at% - 90 at% 의 함유비율을 보일 수 있다.
상기 제1 서포터(51) 내에는 상기 제1 원소의 산화물 및 상기 제2 원소의 산화물이 혼합되어 있을 수 있다. 예를 들면, 상기 제1 서포터(51) 내에는 TaO 및 SiO 가 섞여있을 수 있다. 다른 실시 예에서, 상기 제1 서포터(51) 내에는 TaO 및 SiO 가 섞여있을 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 제1 원소의 산화물은 비정질(amorphous) 상태일 때 결정질(crystalline) 상태에 비하여 상대적으로 낮은 누설 전류를 보일 수 있다. 상기 제1 원소의 산화물은 형성할 때 비정질(amorphous) 상태를 갖도록 형성될 수 있다. 상기 제2 원소 및 상기 제2 원소의 산화물은 상기 비정질(amorphous) 상태의 제1 원소의 산화물이 결정화되는 것을 방지하는 역할을 할 수 있다. 상기 제1 서포터(51)가 반도체 제조 공정에서 고온에 노출된다 할지라도 상기 제1 원소의 산화물은 비정질(amorphous) 상태를 유지할 수 있다. 상기 비정질(amorphous) 상태의 제1 원소의 산화물은 비정질(amorphous) 금속 산화물로 해석될 수 있다. 상기 제1 서포터(51)의 누설전류는 종래에 비하여 현저히 감소될 수 있다.
도 2b를 참조하면, 상기 제1 서포터(51)는 상기 비정질(amorphous) 상태의 제1 원소의 산화물 및 상기 제2 원소의 산화물이 번갈아 가며 반복적으로 적층된 구성을 보일 수 있다. 상기 제1 서포터(51)는 제1 내지 제7 물질 막(51A, 51B, 51C, 51D, 51E, 51F, 51G)을 포함할 수 있다. 상기 제1 물질 막(51A), 상기 제3 물질 막(51C), 상기 제5 물질 막(51E), 및 상기 제7 물질 막(51G)은 상기 비정질(amorphous) 상태의 제1 원소의 산화물을 포함할 수 있다. 예를 들면, 상기 제1 물질 막(51A), 상기 제3 물질 막(51C), 상기 제5 물질 막(51E), 및 상기 제7 물질 막(51G)은 비정질(amorphous) 상태의 TaO를 포함할 수 있다. 상기 비정질(amorphous) 상태의 제1 원소의 산화물은 비정질(amorphous) 금속 산화물로 해석될 수 있다. 상기 제1 물질 막(51A), 상기 제3 물질 막(51C), 상기 제5 물질 막(51E), 및 상기 제7 물질 막(51G)의 각각은 0.1 nm 내지 5nm의 수직 두께를 보일 수 있다. 상기 제2 물질 막(51B), 상기 제4 물질 막(51D), 및 상기 제6 물질 막(51F)은 상기 제2 원소의 산화물을 포함할 수 있다. 예를 들면, 상기 제2 물질 막(51B), 상기 제4 물질 막(51D), 및 상기 제6 물질 막(51F)은 SiO, 또는 AlO를 포함할 수 있다. 다른 실시 예에서, 상기 제2 물질 막(51B), 상기 제4 물질 막(51D), 및 상기 제6 물질 막(51F) 중 적어도 하나는 SiO를 포함할 수 있으며, 상기 제2 물질 막(51B), 상기 제4 물질 막(51D), 및 상기 제6 물질 막(51F) 중 다른 것들은 AlO를 포함할 수 있다.
상기 제2 물질 막(51B), 상기 제4 물질 막(51D), 및 상기 제6 물질 막(51F)은 상기 제1 물질 막(51A), 상기 제3 물질 막(51C), 상기 제5 물질 막(51E), 및 상기 제7 물질 막(51G)이 결정화되는 것을 방지하는 역할을 할 수 있다. 상기 제1 서포터(51)가 반도체 제조 공정에서 고온에 노출된다 할지라도 상기 제1 물질 막(51A), 상기 제3 물질 막(51C), 상기 제5 물질 막(51E), 및 상기 제7 물질 막(51G)은 비정질(amorphous) 상태를 유지할 수 있다. 상기 제1 서포터(51)의 누설 전류는 종래에 비하여 현저히 감소될 수 있다.
도 3의 수평 축은 유전 상수(dielectric constant)를 나타낸다. 도 3의 수직 축은 밴드 갭 에너지(band gap energy)를 나타내고 눈금의 단위는 eV 이다.
도 3을 참조하면, 상기 제2 서포터(61)는 실리콘 질화물일 수 있다. 상기 실리콘 질화물은 상기 하부 전극들(71) 사이의 누설 전류를 방지할 수 있는 우수한 절연 특성을 보일 수 있다. 상기 제1 원소 및 상기 제1 원소의 산화물은 상기 제2 서포터(61)보다 상기 하부 전극들(71)과의 접착력이 우수할 수 있다. 상기 제1 원소는 Ta 또는 Ti 일 수 있다. 예를 들면, 상기 비정질(amorphous) 상태의 제1 원소의 산화물은 비정질(amorphous) TaO 또는 비정질(amorphous) TiO 일 수 있다. 상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높을 수 있다. 예를 들면, 상기 제2 원소의 산화물은 5.0 eV 이상의 밴드 갭 에너지(band gap energy)를 갖는 물질을 포함할 수 있다. 상기 제2 원소의 산화물은 상기 제1 서포터(51)의 누설전류를 감소시키는 역할을 할 수 있다. 상기 제2 원소는 Si, Al, Mg, Be, 또는 이들의 조합일 수 있다. 상기 제2 원소의 산화물은 SiO, AlO, MgO, BeO, 또는 이들의 조합일 수 있다.
도 4 및 도 5는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 누설 전류 특성도이다. 도 4 및 도 5의 수평 축은 전압을 나타내고 눈금의 단위는 V이다. 도 4 및 도 5의 수직 축은 누설 전류를 나타내고 눈금의 단위는 A/㎠이다.
도 4를 참조하면, 곡선 4L1은 상기 제2 원소를 0 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 곡선 4L1에서 상기 제1 서포터(51)는 상기 제1 원소의 산화물 만으로 조성된 것으로 해석될 수 있다. 상기 제1 원소의 산화물은 TaO일 수 있다. 곡선 4L2는 상기 제2 원소를 20 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Al일 수 있다. 곡선 4L2에서 상기 제1 서포터(51)는 TaAlO로 조성된 것으로 해석될 수 있다. 곡선 4L3은 상기 제2 원소를 40 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Al일 수 있다. 곡선 4L3에서 상기 제1 서포터(51)는 TaAlO로 조성된 것으로 해석될 수 있다. 곡선 4L4는 상기 제2 원소를 100 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 곡선 4L4에서 상기 제1 서포터(51)는 상기 제2 원소의 산화물 만으로 조성된 것으로 해석될 수 있다. 상기 제2 원소의 산화물은 AlO일 수 있다. 곡선 4L1 내지 곡선 4L4에 있어서, 상기 제1 서포터(51)는 모두 RTA 800 ℃로 열처리하였다.
곡선 4L1은 약2V 에서 1E-7 보다 높은 누설 전류를 보이고, 곡선 4L2 내지 곡선 4L4는 약2V 에서 1E-7 보다 낮은 누설 전류를 보이는 것을 알 수 있다. 상기 제2 원소의 산화물은 상기 제1 서포터(51)의 누설 전류를 감소시키는 역할을 하는 것으로 해석될 수 있다.
도 5를 참조하면, 곡선 5L1은 상기 제2 원소를 0 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 곡선 5L1에서 상기 제1 서포터(51)는 상기 제1 원소의 산화물 만으로 조성된 것으로 해석될 수 있다. 상기 제1 원소의 산화물은 TaO일 수 있다. 곡선 5L2는 상기 제2 원소를 7 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Si일 수 있다. 곡선 5L2에서 상기 제1 서포터(51)는 TaSiO로 조성된 것으로 해석될 수 있다. 곡선 5L3은 상기 제2 원소를 10 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Si일 수 있다. 곡선 5L4은 상기 제2 원소를 11.6 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Si일 수 있다. 곡선 5L5은 상기 제2 원소를 13.1 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Si일 수 있다. 곡선 5L6은 상기 제2 원소를 13.7 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Si일 수 있다. 곡선 5L7은 상기 제2 원소를 17.5 at% 함유하는 상기 제1 서포터(51)에서 보이는 누설전류 특성이다. 상기 제2 원소는 Si일 수 있다. 곡선 5L1 내지 곡선 5L7에 있어서, 상기 제1 서포터(51)는 모두 RTA 800 ℃로 열처리하였다.
곡선 5L1 및 곡선 5L2은 약2V 에서 상대적으로 높은 누설 전류를 보이고, 곡선 5L3 내지 곡선 5L7는 약2V 에서 상대적으로 낮은 누설 전류를 보이는 것을 알 수 있다. 상기 제2 원소의 산화물은 상기 제1 서포터(51)의 누설 전류를 감소시키는 역할을 하는 것으로 해석될 수 있다. 예를 들면, 상기 제1 서포터(51) 내에서 상기 제2 원소의 산화물이 10 at% - 20 at% 함유되도록 제어하여 우수한 전기적 특성을 얻을 수 있다. 몇몇 다른 실시 예에서, 상기 제1 서포터(51) 내에서 상기 제2 원소의 산화물이 10 at% - 90 at% 함유되도록 제어할 수도 있다.
도 6a 내지 도 6i 및 7a 내지 7g는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 6a를 참조하면, 상기 제1 서포터(51)는 상기 제2 서포터(61)의 바닥에 접촉될 수 있다. 상기 제1 서포터(51)는 상기 제2 서포터(61)보다 작은 수직 두께를 보일 수 있다. 상기 제1 서포터(51)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제2 서포터(61)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제1 서포터(51)의 하부표면 및 상기 제2 서포터(61)의 상부표면은 상기 캐패시터 유전 막(81)과 접촉될 수 있다.
도 6b를 참조하면, 상기 제2 서포터(61) 상에 제3 서포터(52)가 형성될 수 있다. 상기 제3 서포터(52)는 상기 제1 서포터(51)와 동일한 물질을 포함할 수 있다. 상기 제3 서포터(52)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제3 서포터(52)는 상기 제2 서포터(61)의 상부표면에 접촉될 수 있다. 상기 제2 서포터(61)의 하부표면 및 상기 제3 서포터(52)의 상부표면은 상기 캐패시터 유전 막(81)과 접촉될 수 있다.
도 6c를 참조하면, 상기 제1 서포터(51) 및 상기 제3 서포터(52) 사이에 상기 제2 서포터(61)가 개재될 수 있다. 상기 제1 서포터(51), 상기 제2 서포터(61) 및 상기 제3 서포터(52)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제1 서포터(51)의 하부표면 및 상기 제3 서포터(52)의 상부표면은 상기 캐패시터 유전 막(81)과 접촉될 수 있다.
도 6d를 참조하면, 상기 하부 전극들(71) 사이에 제1 내지 제5 서포터들(51, 52, 53, 61, 62)이 형성될 수 있다. 상기 제1 내지 제5 서포터들(51, 52, 53, 61, 62)의 각각은 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제1 서포터(51) 상에 상기 제2 서포터(61)가 형성될 수 있으며, 상기 제1 서포터(51) 상에 상기 제2 서포터(61)가 형성될 수 있으며, 상기 제2 서포터(61) 상에 상기 제4 서포터(53)가 형성될 수 있으며, 상기 제4 서포터(53) 상에 상기 제5 서포터(62)가 형성될 수 있으며, 상기 제5 서포터(62) 상에 상기 제3 서포터(52)가 형성될 수 있다. 상기 제1 서포터(51)의 하부표면 및 상기 제3 서포터(52)의 상부표면은 상기 캐패시터 유전 막(81)과 접촉될 수 있다. 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 실리콘 질화물을 포함할 수 있다. 상기 제1 서포터(51), 상기 제3 서포터(52), 및 상기 제4 서포터(53)는 동일한 물질을 포함할 수 있다. 상기 제1 서포터(51), 상기 제3 서포터(52), 및 상기 제4 서포터(53)의 각각은 상기 제1 원소, 상기 제2 원소, 및 산소(O)를 포함할 수 있다.
다른 실시 예에서, 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
또 다른 실시 예에서, 상기 제1 서포터(51), 상기 제3 서포터(52), 및 상기 제4 서포터(53)의 각각은 상기 제1 원소의 산화물일 수 있다. 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 상기 제2 원소의 산화물일 수 있다.
도 6e를 참조하면, 상기 하부 전극들(71) 사이에 제6 서포터(63) 및 제7 서포터들(55)이 형성될 수 있다. 상기 제7 서포터들(55)은 상기 하부 전극들(71) 및 상기 제6 서포터(63) 사이에 형성될 수 있다. 상기 제7 서포터들(55)은 상기 하부 전극들(71) 및 상기 제6 서포터(63)에 접촉될 수 있다. 상기 제6 서포터(63) 및 상기 제7 서포터들(55)의 상부표면들 및 하부표면들은 상기 캐패시터 유전 막(81)과 접촉될 수 있다.
상기 제6 서포터(63)는 상기 제2 서포터(61)와 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제6 서포터(63)는 실리콘 질화물을 포함할 수 있다. 상기 제7 서포터들(55)은 상기 제1 서포터(51)와 동일한 물질을 포함할 수 있다. 상기 제7 서포터들(55)은 상기 제1 원소, 상기 제2 원소, 및 산소(O)를 포함할 수 있다.
도 6f를 참조하면, 상기 하부 전극들(71) 사이에 상기 제1 서포터(51), 상기 제3 서포터(52), 상기 제6 서포터(63), 및 상기 제7 서포터들(55)이 형성될 수 있다.
도 6g를 참조하면, 상기 하부 전극들(71) 사이에 제8 서포터(56)가 형성될 수 있다. 상기 제8 서포터(56)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제8 서포터(56)의 상부표면 및 하부표면은 상기 캐패시터 유전 막(81)과 접촉될 수 있다. 상기 제8 서포터(56)는 상기 제1 원소, 상기 제2 원소, 및 산소(O)를 포함할 수 있다. 상기 제8 서포터(56)는 도 2a의 상기 제1 서포터(51) 또는 도 2b의 상기 제1 서포터(51)와 유사한 물질 조성을 보일 수 있다.
도 6h를 참조하면, 상기 하부 전극들(71) 사이에 제1 서포터(51), 제2 서포터(61), 및 제3 서포터(52)가 형성될 수 있다. 상기 제2 서포터(61)의 수평 폭은 상기 제1 서포터(51) 및 상기 제3 서포터(52)보다 좁을 수 있다. 상기 하부 전극들(71)은 돌출부들(71P2)을 포함할 수 있다. 상기 하부 전극들(71)의 상기 돌출부들(71P2)은 상기 제1 서포터(51) 및 상기 제3 서포터(52) 사이에 신장될 수 있다. 상기 하부 전극들(71)의 상기 돌출부들(71P2)은 상기 제1 서포터(51), 상기 제2 서포터(61), 및 상기 제3 서포터(52)에 접촉될 수 있다.
도 6i를 참조하면, 제2 서포터(61A)는 제1 서포터(51)보다 좁은 수평 폭을 보일 수 있다. 상기 제1 서포터(51)는 하부 전극들(71)에 접촉될 수 있다. 상기 제2 서포터(61A)는 상기 하부 전극들(71)과 떨어질 수 있다. 상기 제2 서포터(61A)의 상부표면은 캐패시터 유전 막(81)과 접촉될 수 있으며, 상기 제2 서포터(61A)의 하부표면은 상기 제1 서포터(51)와 접촉될 수 있다.
도 7a를 참조하면, 상기 하부 전극들(71)은 상기 식각 정지 막(41), 상기 제1 서포터(51), 및 상기 제2 서포터(61)에 접촉될 수 있다. 상기 식각 정지 막(41)은 상기 하부 전극들(71)의 하단에 가깝게(near) 형성될 수 있으며, 상기 제1 서포터(51) 및 상기 제2 서포터(61)는 상기 하부 전극들(71)의 상단에 가깝게(near) 형성될 수 있다.
도 7b를 참조하면, 상기 층간 절연 막(33) 및 상기 매립 콘택 플러그들(37) 상에 식각 정지 막(41A, 41B)이 형성될 수 있다. 상기 식각 정지 막(41A, 41B)을 관통하여 상기 매립 콘택 플러그들(37)에 접속된 하부 전극들(71)이 형성될 수 있다. 상기 하부 전극들(71) 사이에 제1 및 제2 서포터들(supporters; 51, 61)이 형성될 수 있다.
상기 식각 정지 막(41A, 41B)은 상기 제1 및 제2 서포터들(51, 61)과 유사한 구성을 보일 수 있다. 상기 식각 정지 막(41A, 41B)은 차례로 적층된 제1 식각 정지 막(41A) 및 제2 식각 정지 막(41B)을 포함할 수 있다. 상기 제1 식각 정지 막(41A)은 상기 제1 서포터(51)와 동일한 물질 조성을 보일 수 있다. 상기 제2 식각 정지 막(41B)은 상기 제2 서포터(61)와 동일한 물질 조성을 보일 수 있다.
도 7c를 참조하면, 하부 전극들(71A, 71B, 71C)의 각각은 제1 하부 전극(71A), 제2 하부 전극(71B), 및 제3 하부 전극(71C)을 포함할 수 있다. 상기 제1 하부 전극(71A) 상에 상기 제2 하부 전극(71B)이 형성될 수 있으며, 상기 제2 하부 전극(71B) 상에 상기 제3 하부 전극(71C)이 형성될 수 있다. 상기 제1 하부 전극(71A), 상기 제2 하부 전극(71B), 상기 제3 하부 전극(71C)은 서로 다른 수평 폭 및 서로 다른 수직 높이를 보일 수 있다. 상기 하부 전극들(71A, 71B, 71C) 사이에 제1 서포터(51), 제2 서포터(61), 제9 서포터(151), 제10 서포터(161), 제11 서포터(251), 및 제12 서포터(261)가 형성될 수 있다. 상기 제1 서포터(51) 및 상기 제2 서포터(61)는 상기 제1 하부 전극(71A)에 접촉될 수 있다. 상기 제9 서포터(151) 및 상기 제10 서포터(161)는 상기 제2 하부 전극(71B)에 접촉될 수 있다. 상기 제11 서포터(251) 및 상기 제12 서포터(261)는 상기 제3 하부 전극(71C)에 접촉될 수 있다.
상기 제1 서포터(51), 상기 제9 서포터(151) 및 상기 제11 서포터(251)는 상기 제1 원소, 상기 제2 원소, 및 산소(O)를 포함할 수 있다. 상기 제2 서포터(61), 상기 제10 서포터(161) 및 상기 제12 서포터(261)는 실리콘 질화물일 수 있다.
도 7d를 참조하면, 하부 전극들(71)은 실린더-모양 또는 컵-모양 일 수 있다.
도 7e를 참조하면, 제1 하부 전극(71A)은 필라(pillar)-모양 일 수 있으며, 제2 하부 전극(71B)은 실린더-모양 또는 컵-모양 일 수 있다. 제1 서포터(51) 및 제2 서포터(61)는 상기 제1 하부 전극(71A)에 접촉될 수 있다. 제9 서포터(151) 및 제10 서포터(161)는 상기 제2 하부 전극(71B)에 접촉될 수 있다.
도 7f를 참조하면, 하부 전극들(71)의 각각은 제1 돌출부(71P1) 및 제2 돌출부(71P2)를 포함할 수 있다. 상기 제1 돌출부(71P1)는 식각 정지 막(41)과 접촉될 수 있다. 상기 제2 돌출부(71P2)는 제1 서포터(51) 및 제3 서포터(52) 사이에 신장될 수 있다. 상기 제2 돌출부(71P2)는 상기 제1 서포터(51), 제2 서포터(61), 및 상기 제3 서포터(52)에 접촉될 수 있다.
도 7g를 참조하면, 하부 전극들(71)은 필라(pillar)-모양 일 수 있다. 상기 하부 전극들(71) 사이에 제1 서포터(51), 제9 서포터(151) 및 제10 서포터(161)가 형성될 수 있다. 상기 제1 서포터(51) 및 상기 제9 서포터(151)는 상기 제1 원소, 상기 제2 원소, 및 산소(O)를 포함할 수 있다. 상기 제10 서포터(161)는 실리콘 질화물일 수 있다.
상기 제1 서포터(51)는 상기 하부 전극들(71)의 상단들 및 하단들 사이의 중간 레벨에 형성될 수 있다. 상기 제1 서포터(51)는 중간 서포터로 지칭될 수 있다. 상기 제1 서포터(51)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제1 서포터(51)의 상부표면 및 하부표면은 캐패시터 유전 막(81)과 접촉될 수 있다.
상기 제10 서포터(161)는 상기 제9 서포터(151) 상에 형성될 수 있다. 상기 제10 서포터(161)는 상기 제9 서포터(151)에 접촉될 수 있다. 상기 제9 서포터(151)는 제1 상부 서포터로 지칭될 수 있으며, 상기 제10 서포터(161)는 제2 상부 서포터로 지칭될 수 있다. 상기 제9 서포터(151) 및 상기 제10 서포터(161)는 상기 하부 전극들(71)에 접촉될 수 있다. 상기 제9 서포터(151) 및 상기 제10 서포터(161)는 상기 하부 전극들(71)의 상단들에 가깝게(near) 형성될 수 있다. 상기 제9 서포터(151) 및 상기 제10 서포터(161)는 상기 제1 서포터(51)로부터 떨어지도록 형성될 수 있다.
도 8은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 8을 참조하면, 하부 전극들(71) 사이에 제1 서포터(51T), 제2 서포터(61), 및 제3 서포터(52T)가 형성될 수 있다. 상기 제2 서포터(61)는 상기 제1 서포터(51T) 및 상기 제3 서포터(52T)보다 절연성이 우수한 물질을 포함할 수 있다. 상기 제2 서포터(61)는 실리콘 질화물을 포함할 수 있다. 상기 제1 서포터(51T) 및 상기 제3 서포터(52T)는 상기 제2 서포터(61)보다 상기 하부 전극들(71)과의 접착력이 우수한 물질을 포함할 수 있다. 상기 제1 서포터(51T) 및 상기 제3 서포터(52T)는 비정질 상태의 제1 원소의 산화물을 포함할 수 있다. 상기 비정질 상태의 제1 원소의 산화물은 원자 층 증착(Atomic Layer Deposition; ALD) 기술 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 기술을 사용하여 형성될 수 있다. 상기 비정질 상태의 제1 원소의 산화물은 상기 제2 서포터(61)보다 상기 하부 전극들(71)과의 접착력이 우수할 수 있다. 상기 제1 원소는 Ta 또는 Ti 일 수 있다. 예를 들면, 상기 비정질 상태의 제1 원소의 산화물은 비정질(amorphous) TaO 일 수 있다.
상기 제1 서포터(51T)는 제1 수직 두께(T1)를 보일 수 있으며, 상기 제3 서포터(52T)는 제2 수직 두께(T2)를 보일 수 있다. 상기 제1 수직 두께(T1) 및 상기 제2 수직 두께(T2)의 각각은 0.1nm - 5nm 일 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 제1 수직 두께(T1)의 상기 제1 서포터(51T) 및 상기 제2 수직 두께(T2)의 상기 제3 서포터(52T)는 반도체 제조 공정 상 필요한 고온에 노출된다 할지라도 비정질(amorphous) 상태가 유지되는 것으로 나타났다. 상기 제1 원소의 산화물은 비정질(amorphous) 상태일 때 결정질(crystalline) 상태에 비하여 상대적으로 낮은 누설 전류를 보일 수 있다. 상기 제1 수직 두께(T1)의 상기 제1 서포터(51T) 및 상기 제2 수직 두께(T2)의 상기 제3 서포터(52T)는 누설 전류를 최소화 하면서 상기 하부 전극들(71)의 쓰러짐을 방지하는 역할을 할 수 있다.
도 9 및 도 10은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 XRD 분석결과를 보여주는 그래프들이다. 도 9 및 도 10의 수평 축은 2-Theta-Scale을 나타내고 눈금의 단위는 deg. 이다. 상기 2-Theta-Scale은 회절 각도로 해석될 수 있다. 도 9 및 도 10의 수직 축은 Relative Intensity를 나타낸다. 상기 Relative Intensity는 회절 강도로 해석될 수 있으며 눈금의 단위는 cps일 수 있다.
도 9를 참조하면, 상기 제1 원소는 Ta을 사용하였으며, 상기 제1 서포터(51T)는 TaO로 조성된 것으로 해석될 수 있다. 상기 제1 서포터(51T)는 모두 Spike-RTA 950 ℃로 열처리하였다. 곡선 9L1에 있어서 상기 제1 서포터(51T)의 수직 두께는 22nm 이고, 곡선 9L2에 있어서 상기 제1 서포터(51T)의 수직 두께는 15nm 이며, 곡선 9L3에 있어서 상기 제1 서포터(51T)의 수직 두께는 10nm 이고, 곡선 9L4에 있어서 상기 제1 서포터(51T)의 수직 두께는 5nm 이다. 곡선 9L1, 곡선 9L2, 및 곡선 9L3에 있어서, 상기 제1 서포터(51T)에 대한 XRD(X-ray diffractometer) 분석결과 결정화된 TaO의 피크(Peak)가 관찰되었다. 곡선 9L4에 있어서, 상기 제1 서포터(51T)에 대한 XRD(X-ray diffractometer) 분석결과 결정화된 TaO의 피크(Peak)는 관찰되지 않았다.
도 10을 참조하면, 상기 제1 서포터(51T)는 모두 Flash-RTA 1200 ℃로 열처리하였다. 곡선 10L1에 있어서 상기 제1 서포터(51T)의 수직 두께는 22nm 이고, 곡선 10L2에 있어서 상기 제1 서포터(51T)의 수직 두께는 15nm 이며, 곡선 10L3에 있어서 상기 제1 서포터(51T)의 수직 두께는 10nm 이고, 곡선 10L4에 있어서 상기 제1 서포터(51T)의 수직 두께는 5nm 이다. 곡선 10L1, 곡선 10L2, 및 곡선 10L3에 있어서, 상기 제1 서포터(51T)에 대한 XRD(X-ray diffractometer) 분석결과 결정화된 TaO의 피크(Peak)가 관찰되었다. 곡선 10L4에 있어서, 상기 제1 서포터(51T)에 대한 XRD(X-ray diffractometer) 분석결과 결정화된 TaO의 피크(Peak)는 관찰되지 않았다.
도 9 및 도 10의 실험 예들에서 보이는 바와 같이, 상기 제1 서포터(51T)의 두께를 5nm 이하로 얇게 형성할 경우, 상기 제1 서포터(51T)는 고온에 노출된다 할지라도 비정질(amorphous) 상태가 유지되는 것을 알 수 있다. 상기 TaO는 비정질(amorphous) 상태일 때 결정질(crystalline) 상태에 비하여 상대적으로 낮은 누설 전류를 보일 수 있다. 예를 들면, 상기 제1 서포터(51T)의 두께를 0.1 nm - 5nm 로 얇게 형성할 경우, 상기 제1 서포터(51T)는 고온에 노출된다 할지라도 비정질(amorphous) 상태가 유지될 수 있다.
도 11a 내지 도 11g는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 11a를 참조하면, 상기 제1 서포터(51T)는 상기 제2 서포터(61)의 바닥에 접촉될 수 있다. 상기 제1 서포터(51T)는 상기 제1 수직 두께(T1)를 보일 수 있다. 상기 제1 수직 두께(T1)는 0.1nm - 5nm 일 수 있다. 도 11b를 참조하면, 상기 제2 서포터(61) 상에 제3 서포터(52T)가 형성될 수 있다. 상기 제3 서포터(52T)는 상기 제2 수직 두께(T2)를 보일 수 있다. 상기 제2 수직 두께(T2)는 0.1nm - 5nm 일 수 있다. 도 11c를 참조하면, 상기 하부 전극들(71) 사이에 제1 내지 제5 서포터들(51T, 52T, 53T, 61, 62)이 형성될 수 있다. 상기 제1 서포터(51T)는 상기 제1 수직 두께(T1)를 보일 수 있으며, 상기 제3 서포터(52T)는 상기 제2 수직 두께(T2)를 보일 수 있고, 상기 제4 서포터(53T)는 제3 수직 두께(T3)를 보일 수 있다. 상기 제1 수직 두께(T1), 상기 제2 수직 두께(T2), 및 상기 제3 수직 두께(T3)의 각각은 0.1nm - 5nm 일 수 있다. 상기 제2 서포터(61) 및 상기 제5 서포터(62)의 각각은 상기 제1 서포터(51T), 상기 제3 서포터(52T), 및 상기 제4 서포터(53T)의 각각 보다 두꺼울 수 있다. 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 실리콘 질화물을 포함할 수 있다. 다른 실시 예에서, 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 상기 제2 원소의 산화물일 수 있다.
또 다른 실시 예에서, 상기 제1 서포터(51T), 상기 제3 서포터(52T), 및 상기 제4 서포터(53T)의 각각은 비정질(amorphous) 금속 산화물을 포함할 수 있다. 상기 제1 서포터(51T), 상기 제3 서포터(52T), 및 상기 제4 서포터(53T)의 각각은 비정질(amorphous) TaO를 포함할 수 있다. 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 알루미늄 산화물, 또는 이들의 조합을 포함할 수 있다.
도 11d를 참조하면, 제2 서포터(61) 및 제5 서포터(62)의 각각은 제1 서포터(51T), 제3 서포터(52T), 및 제4 서포터(53T)의 각각 보다 얇을 수 있다. 상기 제2 서포터(61) 및 상기 제5 서포터(62)는 상기 제2 원소의 산화물을 포함할 수 있다.
도 11e를 참조하면, 상기 하부 전극들(71) 사이에 제6 서포터(63) 및 제7 서포터들(55T)이 형성될 수 있다. 상기 제7 서포터들(55T)의 각각은 제1 수평 폭(W1)을 보일 수 있다. 상기 제1 수평 폭(W1)은 0.1nm - 5nm 일 수 있다. 상기 제7 서포터들(55T)은 상기 제1 서포터(51T)와 동일한 물질을 포함할 수 있다.
도 11f를 참조하면, 상기 하부 전극들(71) 사이에 상기 제1 서포터(51T), 상기 제3 서포터(52T), 상기 제6 서포터(63), 및 상기 제7 서포터들(55T)이 형성될 수 있다.
도 11g를 참조하면, 상기 하부 전극들(71) 사이에 제1 서포터(51T), 제2 서포터(61), 및 제3 서포터(52T)가 형성될 수 있다. 상기 하부 전극들(71)의 돌출부들(71P2)은 상기 제1 서포터(51T) 및 상기 제3 서포터(52T) 사이에 신장될 수 있다.
도 12 내지 도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 매립 콘택 플러그들(37) 및 층간 절연 막(33) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 제1 몰딩 막(43), 제2 몰딩 막(44), 제1 서포터(51), 제2 서포터(61) 및 제3 몰딩 막(45)이 차례로 형성될 수 있다.
상기 매립 콘택 플러그들(37) 및 상기 층간 절연 막(33)은 상기 기판(도 1의 21) 상에 제공될 수 있다. 상기 기판(도 1의 21) 상에는 도 1을 참조하여 설명된 것과 유사한 스위칭 소자들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 매립 콘택 플러그들(37)은 상기 스위칭 소자들에 전기적으로 접속될 수 있다. 상기 매립 콘택 플러그들(37) 및 상기 층간 절연 막(33)은 평탄화 공정을 이용하여 평평한 상부표면을 갖도록 형성될 수 있다.
상기 식각 정지 막(41)은 상기 기판(도 1의 21) 상을 전면적으로 덮을 수 있다. 차례로 적층된 상기 제1 몰딩 막(43) 및 상기 제2 몰딩 막(44)은 상기 식각 정지 막(41) 상을 전면적으로 덮을 수 있다. 차례로 적층된 상기 제1 서포터(51) 및 상기 제2 서포터(61)는 상기 제2 몰딩 막(44) 상을 전면적으로 덮을 수 있다. 상기 제3 몰딩 막(45)은 상기 제2 서포터(61) 상을 전면적으로 덮을 수 있다. 상기 식각 정지 막(41)은 상기 제1 몰딩 막(43), 상기 제2 몰딩 막(44), 및 상기 제3 몰딩 막(45)에 대하여 식각 선택 비를 갖는 절연 막으로 형성할 수 있다. 예를 들면, 상기 식각 정지 막(41)은 SiN 막과 같은 질화 막으로 형성할 수 있다. 상기 제1 몰딩 막(43), 상기 제2 몰딩 막(44), 및 상기 제3 몰딩 막(45)은 실리콘 산화물, 실리콘 산질화물, 또는 폴리실리콘을 포함할 수 있다. 예를 들면, 상기 제1 몰딩 막(43)은 BPSG 막 일 수 있으며, 상기 제2 몰딩 막(44)은 TEOS 막 일 수 있고, 상기 제3 몰딩 막(45)은 폴리실리콘 막 일 수 있다.
상기 제1 서포터(51) 및 상기 제2 서포터(61)는 상기 제1 몰딩 막(43), 상기 제2 몰딩 막(44), 및 상기 제3 몰딩 막(45)에 대하여 식각 선택 비를 갖는 물질 막으로 형성할 수 있다. 상기 제1 서포터(51) 및 상기 제2 서포터(61)는 도 1, 도 2a 및 도 2b를 통하여 설명된 것과 유사한 물질 막으로 형성될 수 있다. 예를 들면, 상기 제1 서포터(51)는 제1 원소, 제2 원소, 및 산소(O)를 포함할 수 있다. 상기 제2 서포터(61)는 실리콘 질화물을 포함할 수 있다.
다른 실시 예에서, 상기 제1 서포터(51) 및 상기 제2 서포터(61)는 도 6a 내지 도 11g를 통하여 설명된 것들과 유사한 구성을 갖도록 응용될 수도 있다.
또 다른 실시 예에서, 상기 제1 서포터(51) 및 상기 제2 서포터(61)를 형성한 후, 상기 스위칭 소자들의 특성 개선을 위하여 Spike-TRA 950 ℃ 또는 Flash-TRA 1200 ℃ 와 같은 열처리 공정이 수행될 수 있다.
도 13을 참조하면, 상기 제3 몰딩 막(45), 상기 제2 서포터(61), 상기 제1 서포터(51), 상기 제2 몰딩 막(44), 상기 제1 몰딩 막(43), 및 상기 식각 정지 막(41)을 관통하여 상기 매립 콘택 플러그들(37)을 노출하는 전극 홀들(71H)이 형성될 수 있다. 상기 전극 홀들(71H)의 형성에는 패터닝 공정이 적용될 수 있다. 상기 전극 홀들(71H)의 측벽들에 상기 제1 서포터(51) 및 상기 제2 서포터(61)가 노출될 수 있다.
도 14를 참조하면, 상기 전극 홀들(71H)을 채우는 하부 전극들(71)이 형성될 수 있다. 상기 하부 전극들(71)은 박막 형성 공정 및 평탄화 공정을 이용하여 형성할 수 있다. 상기 하부 전극들(71) 및 상기 제3 몰딩 막(45)의 상부 표면들은 실질적으로 동일한 평면 상에 노출될 수 있다. 상기 하부 전극들(71)은 상기 매립 콘택 플러그들(37)에 접촉될 수 있다. 상기 하부 전극들(71)은 상기 제1 서포터(51) 및 상기 제2 서포터(61)에 접촉될 수 있다.
상기 하부 전극들(43)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 예를 들면, 상기 하부 전극들(71)은 Ru 막, RuO 막, 또는 이들의 조합들일 수 있다. 상기 제1 서포터(51)는 상기 하부 전극들(71)에 대하여 우수한 밀착 특성을 보일 수 있다.
도 15를 참조하면, 상기 하부 전극들(71) 및 상기 제3 몰딩 막(45) 상에 마스크 패턴(73)이 형성될 수 있다. 상기 마스크 패턴(73)은 상기 제3 몰딩 막(45)의 상부표면을 부분적으로 노출할 수 있다.
도 16을 참조하면, 상기 마스크 패턴(73)을 식각 마스크로 사용하여 상기 제3 몰딩 막(45), 상기 제2 서포터(61) 및 상기 제1 서포터(51)를 관통하는 제1 개구부들(75)이 형성될 수 있다.
도 17을 참조하면, 상기 마스크 패턴(73), 상기 제3 몰딩 막(45), 상기 제2 몰딩 막(44), 및 상기 제1 몰딩 막(43)을 제거하여 상기 하부 전극들(71)이 노출될 수 있다. 상기 하부 전극들(71)의 주변에 빈 공간(77)이 형성될 수 있다. 상기 제2 서포터(61) 및 상기 제1 서포터(51)는 상기 하부 전극들(71) 사이에 보존될 수 있다. 상기 제2 서포터(61) 및 상기 제1 서포터(51)는 상기 하부 전극들(71)의 쓰러짐을 방지하는 역할을 할 수 있다.
도 18을 참조하면, 상기 하부 전극들(71)의 표면을 균일하게 덮는 캐패시터 유전 막(81)이 형성될 수 있다. 상기 캐패시터 유전 막(81)은 상기 제2 서포터(61)의 상부표면 및 상기 제1 서포터(51)의 하부표면을 덮을 수 있다. 상기 캐패시터 유전 막(81) 상에 상부 전극(83)이 형성될 수 있다. 상기 상부 전극(83)은 상기 하부 전극들(71) 사이를 완전히 채울 수 있다.
도 19를 참조하면, 상기 상부 전극(83) 상에 상부 절연 막(85)이 형성될 수 있다. 상기 상부 절연 막(85)을 관통하여 상기 상부 전극(83)에 접속된 상부 플러그(87)가 형성될 수 있다. 상기 상부 절연 막(85) 상에 상기 상부 플러그(87)에 접촉된 상부 배선(89)이 형성될 수 있다.
도 20 내지 도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 매립 콘택 플러그들(37) 및 층간 절연 막(33) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 제1 몰딩 막(43), 제2 몰딩 막(44), 제6 서포터(63) 및 제3 몰딩 막(45)이 차례로 형성될 수 있다. 상기 제6 서포터(63)는 도 6e 또는 도 11e와 유사한 구성을 보일 수 있다. 상기 제6 서포터(63)는 실리콘 질화물을 포함할 수 있다.
도 21을 참조하면, 상기 제3 몰딩 막(45) 및 상기 제6 서포터(63)를 관통하는 상부 홀들(62H)이 형성될 수 있다. 상기 상부 홀들(62H)의 형성에는 패터닝 공정이 적용될 수 있다. 상기 상부 홀들(62H)의 바닥에 상기 제2 몰딩 막(44)이 노출될 수 있으며, 상기 상부 홀들(62H)의 측벽들에 상기 제6 서포터(63)가 노출될 수 있다.
도 22를 참조하면, 상기 상부 홀들(62H)의 측벽들에 제7 서포터들(55)이 형성될 수 있다. 상기 제7 서포터(55)는 박막 형성 공정 및 이방성 식각 공정을 사용하여 형성될 수 있다. 상기 제7 서포터(55)는 상기 제6 서포터(63)에 접촉될 수 있다.
도 23을 참조하면, 상기 제3 몰딩 막(45) 및 상기 제7 서포터(55)를 식각 마스크로 사용하여 상기 제2 몰딩 막(44), 상기 제1 몰딩 막(43), 및 상기 식각 정지 막(41)을 관통하여 상기 매립 콘택 플러그들(37)을 노출하는 전극 홀들(72H)이 형성될 수 있다.
도 24를 참조하면, 상기 전극 홀들(72H)을 채우는 하부 전극들(71)이 형성될 수 있다. 상기 하부 전극들(71)은 상기 제7 서포터(55)에 접촉될 수 있다.
도 25를 참조하면, 상기 하부 전극들(71) 및 상기 제3 몰딩 막(45) 상에 마스크 패턴(73)이 형성될 수 있다. 상기 마스크 패턴(73)은 상기 제3 몰딩 막(45)의 상부표면을 부분적으로 노출할 수 있다.
도 26을 참조하면, 상기 마스크 패턴(73)을 식각 마스크로 사용하여 상기 제3 몰딩 막(45) 및 상기 제6 서포터(63)를 관통하는 제1 개구부들(75)이 형성될 수 있다.
도 27을 참조하면, 상기 마스크 패턴(73), 상기 제3 몰딩 막(45), 상기 제2 몰딩 막(44), 및 상기 제1 몰딩 막(43)을 제거하여 상기 하부 전극들(71)이 노출될 수 있다. 상기 하부 전극들(71)의 주변에 빈 공간(77)이 형성될 수 있다. 상기 제6 서포터(63) 및 상기 제7 서포터들(55)은 상기 하부 전극들(71) 사이에 보존될 수 있다. 상기 제6 서포터(63) 및 상기 제7 서포터들(55)은 상기 하부 전극들(71)의 쓰러짐을 방지하는 역할을 할 수 있다.
도 28을 참조하면, 상기 하부 전극들(71)의 표면을 균일하게 덮는 캐패시터 유전 막(81)이 형성될 수 있다. 상기 캐패시터 유전 막(81)은 상기 제6 서포터(63) 및 상기 제7 서포터들(55)을 덮을 수 있다. 상기 캐패시터 유전 막(81) 상에 상부 전극(83)이 형성될 수 있다. 상기 상부 전극(83) 상에 상부 절연 막(85)이 형성될 수 있다. 상기 상부 절연 막(85)을 관통하여 상기 상부 전극(83)에 접속된 상부 플러그(87)가 형성될 수 있다. 상기 상부 절연 막(85) 상에 상기 상부 플러그(87)에 접촉된 상부 배선(89)이 형성될 수 있다.
도 29 내지 도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 29를 참조하면, 매립 콘택 플러그들(37) 및 층간 절연 막(33) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 제1 몰딩 막(43), 제2 몰딩 막(44), 제1 서포터(51), 제2 서포터(61), 제3 서포터(52) 및 제3 몰딩 막(45)이 차례로 형성될 수 있다. 상기 제3 몰딩 막(45), 상기 제3 서포터(52), 상기 제2 서포터(61), 상기 제1 서포터(51), 상기 제2 몰딩 막(44), 상기 제1 몰딩 막(43), 및 상기 식각 정지 막(41)을 관통하여 상기 매립 콘택 플러그들(37)을 노출하는 전극 홀들(71H)이 형성될 수 있다. 상기 전극 홀들(71H)의 측벽들에 상기 제3 서포터(52), 상기 제2 서포터(61), 상기 제1 서포터(51), 및 상기 식각 정지 막(41)이 노출될 수 있다.
도 30을 참조하면, 상기 식각 정지 막(41) 및 상기 제2 서포터(61)를 등방성 식각하여 제1 언더컷 영역들(41UC) 및 제2 언더컷 영역들(61UC)이 형성될 수 있다. 상기 제1 언더컷 영역들(41UC)은 상기 제1 몰딩 막(43) 및 상기 층간 절연 막(33) 사이에 형성될 수 있으며, 상기 제2 언더컷 영역들(61UC)은 상기 제3 서포터(52) 및 상기 제1 서포터(51) 사이에 형성될 수 있다.
도 31을 참조하면, 상기 전극 홀들(71H)을 채우는 하부 전극들(71)이 형성될 수 있다. 상기 하부 전극들(71)은 제1 돌출부(71P1) 및 제2 돌출부(71P2)를 포함할 수 있다. 상기 제1 돌출부(71P1)는 상기 식각 정지 막(41)과 접촉될 수 있다. 상기 제2 돌출부(71P2)는 상기 제1 서포터(51) 및 상기 제3 서포터(52) 사이에 신장될 수 있다. 상기 제2 돌출부(71P2)는 상기 제1 서포터(51), 상기 제2 서포터(61), 및 상기 제3 서포터(52)에 접촉될 수 있다.
도 32를 참조하면, 상기 하부 전극들(71) 상에 캐패시터 유전 막(81)이 형성될 수 있다. 상기 캐패시터 유전 막(81)은 상기 제1 서포터(51) 및 상기 제3 서포터(52)를 덮을 수 있다. 상기 캐패시터 유전 막(81) 상에 상부 전극(83)이 형성될 수 있다. 상기 상부 전극(83) 상에 상부 절연 막(85)이 형성될 수 있다. 상기 상부 절연 막(85)을 관통하여 상기 상부 전극(83)에 접속된 상부 플러그(87)가 형성될 수 있다. 상기 상부 절연 막(85) 상에 상기 상부 플러그(87)에 접촉된 상부 배선(89)이 형성될 수 있다.
도 33은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 33을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203) 중 적어도 하나는 도 1 내지 도 32를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 예를 들면, 상기 제1 서포터(도1의 51) 및 상기 제2 서포터(도1의 61)는 상기 반도체 패키지들(207) 및/또는 상기 제어 칩 패키지(203)의 내부에 형성될 수 있으며 상기 입출력 단자들(205)에 전기적으로 접속될 수 있다. 상기 제1 서포터(51) 및 상기 제2 서포터(61)의 구성에 기인하여 상기 반도체 모듈은 종래에 비하여 우수한 전기적 특성을 보일 수 있다.
상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(201)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 모듈은 메모리 모듈일 수 있다.
도 34는 본 발명 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다.
도 34를 참조하면, 도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서(Micro Processor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 32를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 제1 서포터(도 1의 51) 및 상기 제2 서포터(도 1의 61)를 포함할 수 있다. 상기 기능 유닛(2140)은 상기 제1 서포터(도 1의 51) 및 상기 제2 서포터(도 1의 61)의 구성에 기인하여 종래에 비하여 우수한 전기적 특성을 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 22: 활성 영역
23: 소자분리 막 26: 게이트 유전 막
27: 게이트 전극 28: 게이트 캐핑 패턴
31, 32: 소스/드레인 영역들 33: 층간 절연 막
35: 비트 플러그 36: 비트 라인
37: 매립 콘택 플러그 41: 식각 정지 막
43, 44, 45: 몰딩 막
51, 52, 53, 55, 56, 61, 61A, 62, 63, 151, 161, 251, 261: 서포터(supporter)
71: 하부 전극 73: 마스크 패턴
81: 캐패시터 유전 막 83: 상부 전극
85: 상부 절연 막 87: 상부 플러그
89: 상부 배선
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛

Claims (20)

  1. 기판 상의 다수의 하부 전극들;
    상기 하부 전극들 사이의 제1 및 제2 서포터들(supporters);
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들 및 상부 전극 사이의 캐패시터 유전 막을 포함하되,
    상기 제1 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함하고,
    상기 제1 원소의 산화물은 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수하고,
    상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높은 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 서포터는 실리콘 질화물을 포함하되,
    상기 제1 원소는 Ta, 또는 Ti 이고,
    상기 제2 원소는 Si, Al, Mg, Be, 또는 이들의 조합인 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 서포터 내에는 상기 제1 원소의 산화물 및 상기 제2 원소의 산화물이 번갈아 가며 반복적으로 적층되어 있는 반도체 소자.
  4. 제3 항에 있어서,
    상기 제1 원소의 산화물은 0.1 nm - 5 nm 두께인 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 서포터 내에는 상기 제1 원소의 산화물 및 상기 제2 원소의 산화물이 혼합되어 있는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 서포터는 상기 하부 전극들에 접촉되고,
    상기 제1 서포터는 상기 제2 서포터의 상부 표면 또는 하부 표면에 접촉된 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 서포터는
    상기 제2 서포터의 상부표면에 접촉된 상부 서포터; 및
    상기 제2 서포터의 하부표면에 접촉된 하부 서포터를 포함하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제2 서포터는 상기 상부 서포터 및 상기 하부 서포터보다 작은 수평 폭을 갖되,
    상기 하부 전극들의 일부분은 상기 상부 서포터 및 상기 하부 서포터 사이에 돌출된 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 서포터는 상기 하부 전극들 및 상기 제2 서포터 사이에 형성되고,
    상기 제1 서포터는 상기 하부 전극들 및 상기 제2 서포터에 접촉된 반도체 소자.
  10. 제1 항에 있어서,
    상기 제2 서포터는 상기 제1 서포터보다 좁은 수평 폭을 갖고,
    상기 제1 서포터는 상기 하부 전극들에 접촉되며,
    상기 제2 서포터는 상기 제1 서포터와 접촉되고, 상기 제2 서포터는 상기 하부 전극들과 떨어진 반도체 소자.
  11. 기판 상의 수직 길이가 수평 폭보다 큰 다수의 하부 전극들;
    상기 하부 전극들 사이의 서포터(supporter);
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들 및 상부 전극 사이의 캐패시터 유전 막을 포함하되,
    상기 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함하고,
    상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높고,
    상기 서포터 내에서 상기 제2 원소의 조성비는 10 at% - 90 at% 인 반도체 소자.
  12. 제11 항에 있어서,
    상기 하부 전극들은 Ru, RuO, 또는 이들의 조합을 포함하되,
    상기 제1 원소는 Ta, 또는 Ti 이고,
    상기 제2 원소는 Si, Al, Mg, Be, 또는 이들의 조합인 반도체 소자.
  13. 제11 항에 있어서,
    상기 제1 원소는 Ta이고, 상기 제2 원소는 Si 이며,
    상기 서포터 내에서 상기 제2 원소의 조성비는 10 at% - 20 at% 인 반도체 소자.
  14. 제11 항에 있어서,
    상기 제1 원소는 Ta이고, 상기 제2 원소는 Al 이며,
    상기 서포터 내에서 상기 제2 원소의 조성비는 20 at% - 40 at% 인 반도체 소자.
  15. 제11 항에 있어서,
    상기 제2 원소의 산화물은 5.0 eV이상의 밴드 갭 에너지(band gap energy)를 갖는 반도체 소자.
  16. 기판 상의 다수의 스위칭 소자들;
    상기 스위칭 소자들 상의 층간 절연 막;
    상기 층간 절연 막을 관통하여 상기 스위칭 소자들에 접속된 도전성 플러그들;
    상기 층간 절연 막 및 상기 도전성 플러그들 상의 식각 정지 막;
    상기 식각 정지막을 관통하여 상기 도전성 플러그들에 접속되고 수직 길이가 수평 폭보다 큰 다수의 하부 전극들;
    상기 하부 전극들 사이의 제1 및 제2 서포터들(supporters);
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들 및 상부 전극 사이의 캐패시터 유전 막을 포함하되,
    상기 제1 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함하고,
    상기 제1 원소의 산화물은 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수하고,
    상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높은 반도체 소자.
  17. 제16 항에 있어서,
    상기 도전성 플러그들은 W, Ru, TiN, 또는 이들의 조합을 포함하는 반도체 소자.
  18. 기판 상의 수직 길이가 수평 폭보다 큰 다수의 하부 전극들;
    상기 하부 전극들 사이의 제1 및 제2 서포터들(supporters);
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들 및 상부 전극 사이의 캐패시터 유전 막을 포함하되,
    상기 제1 서포터는 상기 제2 서포터보다 상기 하부 전극들에 대한 접착성이 우수한 비정질(amorphous) 상태의 금속 산화물을 포함하되,
    상기 제 1 서포터는 상기 제 2 서포터의 상면 또는 하면과 접촉하는 반도체 소자.
  19. 기판 상의 다수의 하부 전극들;
    상기 하부 전극들 사이의 중간 서포터, 제1 상부 서포터 및 제2 상부 서포터;
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들 및 상부 전극 사이의 캐패시터 유전 막을 포함하되,
    상기 중간 서포터는 상기 하부 전극들의 상단들 및 하단들 사이의 중간 레벨에 형성되고,
    상기 제1 상부 서포터 및 상기 제2 상부 서포터는 상기 중간 서포터와 떨어지며 상기 하부 전극들의 상기 상단들에 가깝게 형성되고,
    상기 중간 서포터 및 상기 제1 상부 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함하고,
    상기 제1 원소의 산화물은 상기 제2 상부 서포터보다 상기 하부 전극들에 대한 접착성이 우수하고,
    상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높은 반도체 소자.
  20. 기판 상의 수직 길이가 수평 폭보다 큰 다수의 하부 전극들;
    상기 하부 전극들 사이에 형성되고 비정질(amorphous) 상태의 금속 산화물을 갖는 서포터(supporter);
    상기 하부 전극들 상의 상부 전극; 및
    상기 하부 전극들 및 상부 전극 사이의 캐패시터 유전 막을 포함하되,
    상기 서포터는 제1 원소, 제2 원소, 및 산소(O)를 포함하고,
    상기 제2 원소의 산화물은 상기 제1 원소의 산화물보다 밴드 갭 에너지(band gap energy)가 높은 반도체 소자.
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