KR102557019B1 - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 메모리 소자는 하부 전극들, 상기 하부 전극들의 상면들 상에 배치되는 상부 지지막 및 상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되, 상기 하부 전극들 각각은, 상기 제 1 영역과 수직으로 중첩하는 제 1 부분 및 상기 상부 지지막에 의해 덮이는 제 2 부분을 포함하되, 상기 제 1 부분의 상면은 상기 상부 지지막에 의해 노출되고, 상기 제 2 부분의 상면은 상기 상부 지지막과 접촉하되, 상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치될 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 개선된 반도체 메모리 소자에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서, 반도체 메모리 소자의 집적도를 증가시키는 것과 동시에 반도체 메모리 소자의 성능을 개선하는 것이 함께 요구되고 있다.
고집적화된 반도체 메모리 소자의 신뢰성을 개선하기 위한 방안의 하나는 캐패시터의 용량을 극대화하는 것이다. 캐패시터를 구성하는 하부 전극의 종횡비가 증가할수록 커패시터의 용량은 증가될 수 있다. 따라서, 높은 종횡비를 갖는 커패시터를 형성하기 위한 공정 기술에 대한 다양한 연구들이 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 하부 전극들, 상기 하부 전극들의 상면들 상에 배치되는 상부 지지막 및 상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되, 상기 하부 전극들 각각은, 상기 제 1 영역과 수직으로 중첩하는 제 1 부분 및 상기 상부 지지막에 의해 덮이는 제 2 부분을 포함하되, 상기 제 1 부분의 상면은 상기 상부 지지막에 의해 노출되고, 상기 제 2 부분의 상면은 상기 상부 지지막과 접촉하되, 상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는 하부 전극들, 상기 하부 전극들의 상면들 상에 배치되는 상부 지지막 및 상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되, 상기 하부 전극들 각각은, 상기 제 1 영역과 수직으로 중첩하는 제 1 부분 및 상기 상부 지지막에 의해 덮이는 제 2 부분을 포함하되, 상기 제 1 부분은 상기 상부 지지막과 수직으로 중첩하지 않고, 상기 제 2 부분은 상기 상부 지지막과 수직으로 중첩하되, 상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는 하부 전극들, 상기 하부 전극들의 상면들 상에 배치되는 상부 지지막 및 상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되, 상기 하부 전극들 각각은, 상기 제 1 영역과 수직으로 중첩하는 제 1 부분 및 상기 상부 지지막에 의해 덮이는 제 2 부분을 포함하되, 상기 제 1 부분의 외측벽은 상기 상부 지지막과 이격되고, 상기 제 2 부분의 외측벽은 상기 상부 지지막과 접촉하되, 상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치될 수 있다.
본 발명의 실시예에 따르면, 캐패시터의 하부 전극을 지지하는 상부 지지막이 하부 전극의 상면 상에 배치되어, 하부 전극의 활용 면적을 증가시킬 수 있다. 따라서, 캐패시터의 커패시턴스를 증가시킬 수 있다.
본 발명의 실시예에 따르면, 상부 지지막을 하부 전극의 상면 상에 배치하여, 하부 전극과 상부 지지막 간의 접촉면적을 감소시킬 수 있다. 따라서, 인접하는 하부 전극들 사이에 배치된 상부 지지막에 가해지는 스트레스를 최소화하여, 상부 지지막이 개재된 하부 전극들 간의 사이의 거리와 상부 지지막이 제공되지 않은 하부 전극들 간의 사이의 거리의 차이를 줄일 수 있다.
본 발명의 실시예에 따르면, 상부 지지막이 하부 전극으로 둘러싸인 내부공간 내에 배치될 수 있다. 따라서, 상부 지지막과 하부 전극 간의 접촉면적을 증가시켜, 상부 지지막의 지지력을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10 내지 도 15는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10 내지 도 15는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 콘택 플러그들(110)이 기판(100) 상에 배치될 수 있다. 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(Si) 기판, 저머늄(Ge) 기판, 또는 실리콘-저머늄(Si-Ge) 기판 등일 수 있다. 일 예로, 콘택 플러그들(110)은 제 1 방향(X)으로 지그재그 방향으로 배열될 수 있다. 콘택 플러그들(110)은 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화막(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다.
층간 절연막(112)이 기판(100) 상에 배치될 수 있다. 층간 절연막(112)은 인접하는 콘택 플러그들(110) 사이를 채울 수 있다. 층간 절연막(102)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 기판(100) 상에 및/또는 기판(100) 내에 형성될 수 있다. 층간 절연막(112)은 워드 라인들 및 비트 라인들을 덮도록 형성될 수 있다. 불순물 영역들이 워드 라인들 각각의 양 옆의 기판(100) 내에 형성될 수 있고, 콘택 플러그들(110) 각각은 불순물 영역들 중 하나와 연결될 수 있다.
하부 전극들(120)이 콘택 플러그들(110) 상에 배치될 수 있다. 하부 전극들(120) 각각은 수직 부분들(VP) 및 수직 부분들(VP)을 연결하는 수평부분(PP)을 포함할 수 있다. 수평부분(PP)은 수직 부분들(VP) 사이를 연결할 수 있다. 수평부분(PP)은 콘택 플러그들(110) 각각과 연결될 수 있다. 하부 전극들(120)은 단면적 관점에서, U자 형태를 가질 수 있다. 하부 전극들(120)은 평면적 관점에서, 고리 형태(ring type)를 가질 수 있다. 하부 전극들(120)은 금속 물질(예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴), 금속 질화막(예를 들어, 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)), 귀금속막(예를 들어, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)), 전도성 산화막(PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo), 및 금속 실리사이드막 중의 적어도 하나를 포함할 수 있다.
제 1 영역(R1)이 인접하는 4개의 하부 전극들(120) 사이의 영역으로 정의될 수 있다. 예를 들어, 제 1 영역(R1)은 제 1 방향(X)으로 인접하는 한 쌍의 하부 전극들(120) 사이의 영역과, 제 1 방향(X)으로 인접하는 한 쌍의 하부 전극들(120) 사이에서 제 2 방향(Y)으로 인접하는 한 쌍의 하부 전극들(120) 사이의 영역에 해당할 수 있다. 제 1 영역(R1)은 복수 개로 제공될 수 있으며, 복수 개의 제 1 영역들(R1)은 제 1 방향(X)으로 지그재그로 배열될 수 있다. 일 예에 있어서, 제 1 영역(R1)은 상부 전극(150)이 제공되는 영역일 수 있다.
상부 지지막(USP)이 하부 전극들(120)의 상면들 상에 배치될 수 있다. 상부 지지막(USP)은 제 1 영역(R1)과 중첩하는 제 2 영역(R2)을 포함할 수 있다. 제 2 영역(R2)은 상부 지지막(USP) 상에 배치되는 상부 전극(150)에 의해 관통되는 영역일 수 있다. 제 1 영역(R1)과 제 2 영역(R2)은 서로 연결될 수 있다. 본 발명의 실시예에 있어서, 제 1 영역(R1)과 제 2 영역(R2)은 관통홀(TH)로 정의될 수 있다. 예를 들어, 관통홀(TH)은 제 1 영역(R1)으로부터 하부 전극들(120) 사이로 연장하는 제 2 영역(R2)을 포함할 수 있다.
하부 전극들(120) 각각은 관통홀(TH)과 수직으로 중첩하는 제 1 부분(P1)과 제 1 부분(P1)을 제외한 제 2 부분(P2)을 포함할 수 있다. 예를 들어, 하부 전극(120)의 제 1 부분(P1)은 제 1 영역(R1)과 수직으로 중첩할 수 있다. 예를 들어, 제 2 부분(P2)은 상부 지지막(USP)에 의해 덮이는 부분일 수 있다. 예를 들어, 제 2 부분(P2)은 제 1 영역(R1)과 수직으로 중첩하지 않는 부분일 수 있다. 제 1 부분(P1)의 상면은 제 2 부분(P2)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 제 1 부분(P1)의 상면은 제 2 부분(P2)의 상면보다 기판(100)에 인접할 수 있다. 제 1 부분(P1)의 상면은 기판(100)의 상면에 대해 경사질 수 있고, 제 2 부분(P2)의 상면은 기판(100)의 상면에 대해 평행할 수 있다. 제 1 부분들(P1)의 상면들 상에 위치하는 관통홀(TH)의 제 1 폭(W1, 즉, 제 2 영역(R2)의 폭)은 제 1 부분들(P1)의 상면들 아래에 위치하는 관통홀(TH)의 제 2 폭(W2, 즉, 제 1 영역(R1)의 폭) 보다 클 수 있다(W1>W2).
상부 지지막(USP)은 하부 전극들(120)의 제 1 부분들(P1)과 수직으로 중첩하지 않을 수 있고, 하부 전극들(120)의 제 2 부분들(P2)과 수직으로 중첩할 수 있다. 상부 지지막(USP)은 하부 전극들(120)의 제 1 부분들(P1)의 상면들을 노출할 수 있고, 하부 전극들(120)의 제 2 부분들(P2)의 상면들과 접촉할 수 있다. 상부 지지막(USP)은 제 2 부분들(P2)의 상부 외측벽들(125)을 감쌀 수 있다. 상부 지지막(USP)은 하부 전극들(120)의 제 2 부분들(P2) 사이의 공간 내에 배치될 수 있다. 상부 지지막(USP)은 제 1 부분들(P1)의 외측벽들(127)과 이격될 수 있고, 제 2 부분들(P2)의 상부 외측벽들(125)과 접촉할 수 있다. 예를 들어, 상부 지지막(USP)은 제 2 부분들(P2)의 상부들의 외측벽들(125)과 접촉할 수 있다.
상부 지지막(USP)은 하부 전극들(120)로 둘러싸인 내부 공간들(INS) 내에 배치될 수 있다. 상부 지지막(USP)은 내부 공간들(INS)의 상부들을 채울 수 있다. 상부 지지막(USP)은 하부 전극들(120)의 내측벽들과 접촉할 수 있고, 하부 전극들(120)의 바닥면들과 이격될 수 있다. 내부 공간들(INS) 내에 배치된 상부 지지막(USP)의 하면과 하부 전극들(120)의 바닥면들 사이에 위치하는 내부 공간들(INS)은 공기로 채워질 수 있다. 상부 지지막(USP)과 하부 전극들(120)의 제 2 부분들(P2)의 내측벽들 사이의 접촉 면적은 상부 지지막(USP)과 제 2 부분들(P2)의 외측벽들(125) 사이의 접촉 면적보다 클 수 있다. 내부 공간들(INS) 내에 배치된 상부 지지막(USP)의 하면은 제 2 부분들(P2)의 외측벽들(125) 상에 배치된 상부 지지막(USP)의 하면의 레벨과 다른 레벨에 위치할 수 있다. 예를 들어, 내부 공간들(INS) 내에 배치된 상부 지지막(USP)의 하면은 제 2 부분들(P2)의 외측벽들(125) 상에 배치된 상부 지지막(USP)의 하면보다 기판(100)에 인접할 수 있다. 상부 지지막(USP)은 갭필(gapfill)이 우수한 물질을 포함할 수 있다. 예를 들어, 상부 지지막(USP)은 SiOC, SiBN, SiCN, doped SiN, 및 Si 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따르면, 상부 지지막(USP)이 하부 전극들(120)의 상면들 상에 배치되어, 하부 전극들(120)의 활용 면적을 증가시킬 수 있고, 상부 지지막(USP)이 하부 전극들(120)로 둘러싸인 내부 공간(INS) 내에 배치되어, 상부 지지막(USP)과 하부 전극들(120) 간의 접촉면적을 증가시킬 수 있다. 이에 따라, 커패시터의 커패시턴스를 증가시키면서, 상부 지지막(USP)의 지지력을 증가시킬 수 있다.
본 발명의 실시예에 따르면, 상부 지지막(USP)이 하부 전극들(120)의 상면들 상에 배치되어, 하부 전극들(120)과 상부 지지막(USP)의 간의 접촉면적을 감소시킬 수 있다. 이에 따라, 하부 전극들(120)의 제 2 부분들(P2) 사이에 위치하는 상부 지지막(USP)의 일부분(A, 도 1 참조)으로 가해지는 스트레스를 감소시켜, 상부 지지막(USP)이 제공되지 않는 하부 전극들(120) 사이의 거리(즉, 하부 전극들(120)의 제 1 부분들(P1) 사이의 거리)와 상부 지지막(USP)이 제공되는 하부 전극들(120) 사이의 거리(즉, 하부 전극들(120)의 제 2 부분들(P2) 사이의 거리)의 차이를 최소화할 수 있다.
하부 지지막(LSP)이 하부 전극들(120)의 외측벽들 상에 배치될 수 있다. 하부 지지막(LSP)은 상부 지지막(USP)과 기판(100) 사이에 배치될 수 있다. 하부 지지막(LSP)은 상부 지지막(USP)과 이격될 수 있다. 하부 지지막(LSP)은 하부 전극들(120)의 외측벽들의 일부들과 접촉하며 감쌀 수 있다. 하부 지지막(LSP)은 관통 부분(TP)을 가질 수 있다. 관통 부분(TP)은 관통홀(TH)과 수직으로 중첩할 수 있다. 관통부분(TP)과 관통홀(TH)은 서로 연결되어, 하나의 홀로 구성될 수 있다. 일 예로, 관통 부분(TP)의 폭(W3)은 관통홀(TH)의 제 2 폭(W2) 보다 작을 수 있다.
상부 전극(150)이 상부 지지막(USP) 상에 배치될 수 있다. 상부 전극(150)은 상부 지지막(USP)의 제 2 영역(R2)을 관통하며, 하부 지지막(LSP)의 관통 부분(TP) 및 하부 전극들(120) 사이의 제 1 영역(R1) 내를 채울 수 있다. 상부 전극(150)은 기판(100)과 하부 지지막(LSP) 사이의 제 1 공간(S1) 및 하부 지지막(LSP)과 상부 지지막(USP) 사이의 제 2 공간(S2)을 채울 수 있다. 상부 전극(150)은 하부 지지막(LSP) 및 상부 지지막(USP)에 의해 노출된 하부 전극들(120)의 외측벽들을 덮을 수 있다. 상부 전극(150)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 상부 전극(150)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속물질로 형성될 수 있다. 상부 전극(150)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 및 텅스텐 질화물(WN)과 같은 금속 질화물로 형성될 수 있다. 또한, 상부 전극(150)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속물질로 형성될 수 있다.
유전막(140)이 층간 절연막(112)과 상부 전극(150) 사이, 하부 전극들(120)의 제 2 부분들(P2)의 외측벽들(125)과 상부 전극(150) 사이, 하부 지지막(LSP)과 상부 전극(150) 사이, 및 상부 지지막(USP)과 상부 전극(150) 사이에 개재될 수 있다. 유전막(140)은 하부 전극들(120)의 제 1 부분들(P1)의 상면들과 접촉할 수 있고, 하부 전극들(120)의 제 2 부분들(P2)의 상면들과 이격될 수 있다. 유전막(140)은 하부 전극들(120)의 제 1 부분들(P1)의 외측벽들(127), 및 하부 전극들(120)의 제 2 부분들(P2)의 외측벽들(125)과 접촉할 수 있다. 유전막(140)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 반도체 메모리 소자와 중복되는 기술적 특징에 대한 설명은 생략하도록 한다.
도 3을 참조하면, 상부 지지막(USP)이 하부 전극들(120)의 제 2 부분들(P2)의 상면들 상에 배치될 수 있다. 상부 지지막(USP)은 제 1 상부 지지막(USP1) 및 제 2 상부 지지막(USP2)을 포함할 수 있다. 제 1 상부 지지막(USP1)은 하부 전극들(120)의 제 2 부분들(P2)의 외측벽들(125) 상에 배치될 수 있다. 제 1 상부 지지막(USP1)은 하부 전극들(120)의 제 2 부분들(P2)의 상부 외측벽들(125)과 접촉할 수 있으며, 감쌀 수 있다. 제 1 상부 지지막(USP1)은 하부 지지막(LSP)과 이격될 수 있다. 제 1 상부 지지막(USP1)은 예를 들어, SiOC, SiBN, SiCN, doped SiN, 및 Si 중 적어도 하나를 포함할 수 있다.
제 2 상부 지지막(USP2)이 제 1 상부 지지막(USP1) 상에 배치될 수 있다. 제 2 상부 지지막(USP2)은 하부 전극들(120)의 제 1 부분들(P1)과 수직으로 중첩하지 않을 수 있고, 하부 전극들(120)의 제 2 부분들(P2)과 수직으로 중첩할 수 있다. 제 2 상부 지지막(USP2)은 제 2 부분들(P2)의 상면들과 접촉할 수 있고, 제 1 부분들(P1)의 상면들을 노출할 수 있다. 예를 들어, 이격 공간들(SS)이 제 2 상부 지지막(USP2)과 제 1 부분들(P1)의 상면들 사이에 제공될 수 있다. 제 2 상부 지지막(USP2)은 내부 공간들(INS) 내에 배치되지 않을 수 있다. 예를 들어, 제 2 상부 지지막(USP2)은 하부 전극들(120)의 내측벽들 및 바닥면들과 이격될 수 있다. 제 1 상부 지지막(USP1)과 제 2 상부 지지막(USP2)은 서로 접촉할 수 있다. 일 예에 있어서, 제 2 상부 지지막(USP2)은 제 1 상부 지지막(USP1)과 동일한 물질을 포함할 수 있다. 일 예에 있어서, 제 2 상부 지지막(USP2)은 제 1 상부 지지막(USP2)과 다른 물질을 포함할 수 있다. 제 2 상부 지지막(USP2)은 예를 들어, SiOC, SiBN, SiCN, doped SiN, 및 Si 중 적어도 하나를 포함할 수 있다.
유전막(140)이 층간 절연막(112)과 상부 전극(150) 사이, 하부 전극들(120)의 제 2 부분들(P2)의 외측벽들(125)과 상부 전극(150) 사이, 하부 지지막(LSP)과 상부 전극(150) 사이, 및 상부 지지막(USP)과 상부 전극(150) 사이에 개재될 수 있다. 유전막(140)은 이격 공간들(SS)을 채울 수 있다. 유전막(140)은 내부 공간들(INS) 내에 배치되지 않을 수 있다. 유전막(140)은 하부 전극들(120)의 제 1 부분들(P1)의 상면들과 접촉할 수 있고, 하부 전극들(120)의 내측벽들과 이격될 수 있다.
도 4 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 4를 참조하면, 층간 절연막(112)이 기판(100) 상에 형성될 수 있다. 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(Si) 기판, 저머늄(Ge) 기판, 또는 실리콘-저머늄(Si-Ge) 기판 등일 수 있다. 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(110)이 층간 절연막(112) 내에 형성될 수 있다. 콘택 플러그들(110)은 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화막(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 기판(100) 상에 및/또는 기판(100) 내에 형성될 수 있다. 층간 절연막(112)은 워드 라인들 및 비트 라인들을 덮도록 형성될 수 있다. 불순물 영역들(미도시)이 워드 라인들 각각의 양 옆의 기판(100) 내에 형성될 수 있고, 콘택 플러그들(110) 각각은 불순물 영역들 중 하나와 연결될 수 있다.
몰드 구조체(MS)가 층간 절연막(112) 상에 형성될 수 있다. 몰드 구조체(MS)는 층간 절연막(112) 상에 차례로 적층된 제 1 몰드막(201), 하부 지지막(LSP), 제 2 몰드막(205), 제 3 몰드막(207), 및 제 1 마스크막(209)을 포함할 수 있다. 몰드 구조체(MS)는 전극홀들(EH)을 가질 수 있다. 콘택 플러그들(110)의 상면들은 콘택 플러그들(110)에 의해 노출될 수 있다. 전극홀들(EH)은 제 1 마스크막(209) 상에 형성된 마스크 패턴(미도시)을 식각 마스크로 사용하여, 제 1 마스크막(209), 제 3 몰드막(207), 제 2 몰드막(205), 하부 지지막(LSP), 및 제 1 몰드막(201)을 이방성 식각하여 형성될 수 있다. 이방성 식각 공정은 제 1 마스크막(209)을 식각하는 식각 가스와 제 1 및 제 2 몰드막들(201, 205)을 식각하는 식각 가스와 하부 지지막(LSP) 및 제 3 몰드막(207)을 식각하는 식각 가스가 사용될 수 있다.
제 1 및 제 2 몰드막들(201, 205)은 예를 들어, 실리콘 산화막 또는 저머늄(Ge)이 포함된 산화막을 포함할 수 있다. 하부 지지막(LSP)은 제 1 및 제 2 몰드막들(201, 205)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 하부 지지막(LSP)은 예를 들어, 실리콘 탄화 질화막(SiCN)일 수 있다. 제 3 몰드막(207)은 예를 들어, 실리콘 질화막(SiN)일 수 있다. 제 1 마스크막(209)은 예를 들어, 폴리 실리콘막일 수 있다.
도 5를 참조하면, 이방성 식각 공정 후에, 제 1 마스크막(209)이 제거될 수 있다. 이에 따라, 제 3 몰드막(207)의 상면이 노출될 수 있다. 제 1 마스크막(209)은 건식 식각 공정에 의해 제거될 수 있다. 예를 들어, 제 1 마스크막(209)은 불소 계열의 가스를 사용할 수 있으며, 예를 들어 CF4, CF4/O2, SF6, C2F6/O2 또는 NF3일 수 있다. 이와 달리, 제 1 마스크막(209)은 전극홀들(EH)을 형성하는 이방성 식각 공정 시 같이 식각되어 제거될 수 있다.
하부 전극들(120)이 전극홀들(EH) 내에 형성될 수 있다. 하부 전극들(120)은 전극홀들(EH)의 측벽들과 바닥면들을 컨포말하게 덮도록 형성될 수 있다. 전극홀들(EH)의 종횡비가 크기 때문에 하부 전극들(120)을 형성하기 위한 증착 공정은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용할 수 있다. 예를 들어, 하부 전극들(120)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 사용하여 형성될 수 있다. 일 예에 있어서, 하부 전극들(120)은 단면적 관점에서, U자 형상을 가질 수 있다.
하부 전극들(120)은 금속 물질들, 금속 질화막들 및 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 예를 들어, 하부 전극들(120)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 하부 전극들(120)은 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 하부 전극들(120)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극들(120)은 PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화막과 SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수 있다.
제 3 몰드막(207)의 상부를 식각하여, 제 3 몰드막(207)의 두께를 감소할 수 있다. 하부 전극들(120)의 상부 외측벽들이 제 3 몰드막(207)에 의해 노출될 수 있다. 제 3 몰드막(207)의 상부는 습식 식각 또는 건식 식각 공정을 사용하여 식각될 수 있다. 습식 식각을 사용할 경우, 제 3 몰드막(207)은 예를 들어, 불산(HF)을 사용하여 제거될 수 있다. 건식 식각일 경우, 제 3 몰드막(207)은 예를 들어, 에치백(etch back) 공정을 사용하여 제거될 수 있다.
도 6을 참조하면, 상부 지지막(USP)이 제 3 몰드막(207) 상에 형성될 수 있다. 상부 지지막(USP)은 제 3 몰드막(207)에 의해 노출된 하부 전극들(120)의 상부 외측벽들과, 하부 전극들(120)의 상면들, 및 제 3 몰드막(207)의 상면을 덮을 수 있다. 상부 지지막(USP)은 하부 전극들(120)로 둘러싸인 내부 공간들(INS) 내를 배치될 수 있다. 예를 들어, 상부 지지막(USP)은 내부 공간들(INS)의 상부들을 채울 수 있다. 이에 따라, 내부 공간들(INS)은 상부 지지막(USP)에 의해 밀폐될 수 있다. 일 예에 있어서, 상부 지지막(USP)은 갭필(gapfill) 특성이 우수한 물질로 형성될 수 있다. 일 예에 있어서, 상부 지지막(USP)은 제 1 몰드막(201), 제 2 몰드막(205), 및 제 3 몰드막(207)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 상부 지지막(USP)은 예를 들어, SiOC, SiBN, SiCN, 불순물이 도핑된 SiN 또는 Si을 포함할 수 있다. 상부 지지막(USP)은 예를 들어, 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 이용하여 형성될 수 있다.
제 2 마스크막(213)이 상부 지지막(USP) 상에 형성될 수 있다. 제 2 마스크막(213)은 상부 지지막(USP)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 제 2 마스크막(213)은 예를 들어, 비정질 탄소막(ACL, Amorphous Carbon Layer)일 수 있다. 포토레지스트 패턴(215)이 제 2 마스크막(213) 상에 형성될 수 있다. 포토레지스트 패턴(215)은 오프닝들(217)을 가질 수 있다. 오프닝들(217)은 제 1 방향(X, 도 1 참조)으로 인접하는 한 쌍의 하부 전극들(120)과 제 1 방향(X)에 교차하는 제 2 방향(Y, 도 1 참조)으로 인접하는 한 쌍의 하부 전극들(120)로 둘러싸인 상부 지지막(USP)의 일부분들과 수직으로 중첩할 수 있다.
도 7을 참조하면, 포토레지스트 패턴(215)을 식각 마스크로 사용하여, 제 2 마스크막(213), 상부 지지막(USP), 및 제 3 몰드막(207)을 차례로 식각할 수 있다. 이에 따라, 제 2 마스크막(213), 상부 지지막(USP), 및 제 3 몰드막(207)을 관통하는 관통홀들(TH)이 형성될 수 있다. 포토레지스트 패턴(215)은 식각 공정 시 같이 식각되어 제거될 수 있으며, 제 2 마스크막(213)의 상면이 노출될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다. 건식 식각 공정은 예를 들어, CxFy 계열의 가스 또는 CHxFy 계열의 가스를 사용하여 수행될 수 있다.
관통홀들(TH)에 의해 오프닝들(217, 도 6 참조)과 수직으로 중첩하는 하부 전극들(120)의 일부분들이 노출될 수 있다. 관통홀들(TH)에 의해 제 2 몰드막(205)의 상면 일부분들, 제 3 몰드막(207)의 일부분들, 및 상부 지지막(USP)의 일부분들이 노출될 수 있다. 식각 공정 시, 오프닝들(217, 도 6 참조)과 인접하는 하부 전극들(120)의 일부분들의 상부들이 식각될 수 있다. 관통홀들(TH)에 의해 노출된 하부 전극들(120)의 일부분들의 상면들은 상부 지지막(USP)에 의해 덮인 하부 전극들(120)의 일부분들의 상면들보다 낮은 레벨에 위치할 수 있다.
도 8을 참조하면, 제 2 마스크막(213)을 제거할 수 있다. 이에 따라, 상부 지지막(USP)의 상면이 노출될 수 있다. 제 2 마스크막(213)은 예를 들어, 애싱(ashing) 및 스트립(strip) 공정을 이용하여 제거될 수 있다. 관통홀들(TH)에 노출된 제 3 몰드막(207) 및 제 2 몰드막(205)을 제거할 수 있다. 제 3 몰드막(207) 및 제 2 몰드막(205)이 제거되어, 하부 지지막(LSP)과 상부 지지막(USP) 사이에 제 2 공간(S2)이 형성될 수 있다. 관통홀(TH) 및 제 2 공간(S2)을 통해 하부 지지막(LSP) 상에 배치된 하부 전극들(120)의 외측벽들, 하부 지지막(LSP)의 상면, 및 하부 전극들(120)의 제 2 부분들(P2) 사이에 배치된 상부 지지막(USP)의 하면이 노출될 수 있다. 제 3 몰드막(207) 및 제 2 몰드막(205)은 상부 지지막(USP) 및 하부 지지막(LSP)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 예를 들어, 제 3 몰드막(207) 및 제 2 몰드막(205)은 불산(HF)을 사용하여 제거될 수 있다.
도 9를 참조하면, 관통홀들(TH)에 노출된 하부 지지막(LSP)의 일부분들을 식각할 수 있다. 이에 따라, 관통 부분들(TP)이 하부 지지막(LSP) 내에 형성될 수 있다. 관통 부분들(TP)은 관통홀들(TH)과 수직으로 중첩할 수 있다. 관통 부분들(TP)에 의해 제 1 몰드막(201)의 상면 일부분들이 노출될 수 있다. 과 식각(over etch)에 의해 제 1 몰드막(201)의 상부 일부분들이 제거될 수 있다.
하부 지지막(LSP)의 관통 부분들(TP)에 의해 노출된 제 1 몰드막(201)을 제거할 수 있다. 제 1 몰드막(201)이 제거되어, 층간 절연막(112)과 하부 지지막(LSP) 사이의 제 1 공간(S1)이 형성될 수 있다. 관통홀(TH) 및 제 1 공간(S1)을 통해, 하부 지지막(LSP)의 아래에 배치된 하부 전극들(120)의 외측벽들, 층간 절연막(112)의 상면, 및 하부 지지막(LSP)의 하면이 노출될 수 있다. 제 1 몰드막(201)은 층간 절연막(112), 하부 지지막(LSP), 및 상부 지지막(USP)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 예를 들어, 제 1 몰드막(201)은 불산(HF)을 이용하여 제거될 수 있다.
다시 도 2를 참조하면, 유전막(140)이 기판(100) 상에 형성될 수 있다. 예를 들어, 유전막(140)은 층간 절연막(112)의 상면, 하부 전극들(120)의 외측벽들, 하부 지지막(LSP)의 상면들, 하면들, 및 측면들, 및 상부 지지막(USP)의 상면들, 하면들, 및 측면들을 컨포말하게 덮을 수 있다. 유전막(140)은 관통홀(TH)을 통해 유전물질이 제공되어 형성될 수 있다. 유전막(140)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 유전막(140)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
상부 전극(150)이 유전막(140) 상에 형성될 수 있다. 상부 전극(150)은 관통홀들(TH), 제 1 공간(S1), 및 제 2 공간(S2)을 채울 수 있고, 유전막(140)의 상면을 덮을 수 있다. 상부 전극(150)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 상부 전극(150)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속물질로 형성될 수 있다. 상부 전극(150)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 및 텅스텐 질화물(WN)과 같은 금속 질화물로 형성될 수 있다. 또한, 상부 전극(150)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속물질로 형성될 수 있다.
도 10 내지 도 15는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 설명의 간결함을 위해, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 몰드 구조체(MS)가 층간 절연막(112) 상에 형성될 수 있다. 몰드 구조체(MS)는 층간 절연막(112) 상에 차례로 적층된 제 1 몰드막(201), 하부 지지막(LSP), 제 2 몰드막(205), 제 3 몰드막(207), 제 1 상부 지지막(USP1), 및 제 1 마스크막(209)을 포함할 수 있다. 제 1 상부 지지막(USP1)은 제 3 몰드막(207) 및 제 2 몰드막(205)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 상부 지지막(USP1)은 예를 들어, SiOC, SiBN, SiCN, 불순물이 도핑된 SiN 또는 Si을 포함할 수 있다.
전극홀들(EH)이 몰드 구조체(MS) 내에 형성될 수 있다. 전극홀들(EH)은 몰드 구조체(MS) 상에 형성된 마스크 패턴(미도시)을 식각 마스크로 사용하여, 제 1 마스크막(209), 제 1 상부 지지막(USP1), 제 3 몰드막(207), 제 2 몰드막(205), 하부 지지막(LSP), 및 제 1 몰드막(201)을 이방성 식각하여 형성될 수 있다. 콘택 플러그들(110)의 상면들이 전극홀들(EH)에 의해 노출될 수 있다. 전극홀들(EH)을 형성한 후에, 제 1 마스크막(209)은 제거될 수 있다. 이에 따라, 제 1 상부 지지막(USP1)의 상면이 노출될 수 있다.
도 11을 참조하면, 하부 전극들(120)이 전극홀들(EH) 내에 형성될 수 있다. 하부 전극들(120)은 전극홀들(EH)의 측벽들 및 바닥면들을 컨포말하게 덮도록 형성될 수 있다.
도 12를 참조하면, 제 2 상부 지지막(USP2)이 하부 전극들(120)의 상면들 및 제 1 상부 지지막(USP1)의 상면 상에 형성될 수 있다. 제 2 상부 지지막(USP2)은 하부 전극들(120)에 의해 둘러싸인 내부 공간들(INS) 내에 배치되지 않을 수 있다. 내부 공간들(INS)은 제 2 상부 지지막(USP2)에 의해 밀폐될 수 있다. 제 2 상부 지지막(USP2)은 제 1 몰드막(201), 제 2 몰드막(205), 및 제 3 몰드막(207)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예에 있어서, 제 2 상부 지지막(USP2)은 제 1 상부 지지막(USP1)과 동일한 물질로 형성될 수 있다. 일 예에 있어서, 제 2 상부 지지막(USP2)은 제 1 상부 지지막(USP1)과 다른 물질로 형성될 수 있다. 제 2 상부 지지막(USP2)은 예를 들어, SiOC, SiBN, SiCN, 불순물이 도핑된 SiN 또는 Si을 포함할 수 있다. 상부 지지막(USP2)은 예를 들어, 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)을 이용하여 형성될 수 있다. 제 2 마스크막(213) 및 포토레지스트 패턴(215)이 제 2 상부 지지막(USP2) 상에 차례로 형성될 수 있다.
도 13을 참조하면, 포토레지스트 패턴(215)을 식각 마스크로 사용하여, 제 2 마스크막(213), 제 2 상부 지지막(USP2), 제 1 상부 지지막(USP1), 및 제 3 몰드막(207)을 차례로 식각할 수 있다. 이에 따라, 제 2 마스크막(213), 제 2 상부 지지막(USP2), 제 1 상부 지지막(USP1), 및 제 3 몰드막(207)을 관통하는 관통홀들(TH)이 형성될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다. 건식 식각 공정은 예를 들어, CxFy 계열의 가스 또는 CHxFy 계열의 가스를 사용하여 수행될 수 있다. 관통홀들(TH)에 의해 포토레지스트 패턴(215)의 오프닝들(217, 도 12 참조)과 인접하는 하부 전극들(120)의 일부분들이 노출될 수 있다. 관통홀들(TH)에 의해 제 2 상부 지지막(USP2)의 일부분들, 제 1 상부 지지막(USP1)의 일부분들, 제 3 몰드막(207)의 일부분들, 및 제 2 몰드막(205)의 상면 일부분들이 노출될 수 있다.
식각 공정 시, 오프닝들(217, 도 6 참조)과 인접하는 하부 전극들(120)의 일부분들이 식각될 수 있다. 이에 따라, 관통홀들(TH)과 중첩하는 하부 전극들(120)의 일부분들의 상면들이 제 2 상부 지지막(USP2)에 의해 덮인 하부 전극들(120)의 상면들보다 낮은 레벨에 위치할 수 있다. 일 예에 있어서, 관통홀들(TH)과 중첩하는 하부 전극들(120)의 일부분들이 제 2 상부 지지막(USP2)과 이격될 수 있다. 이에 따라, 관통홀들(TH)과 중첩하는 하부 전극들(120)의 일부분들과 제 2 상부 지지막(USP2) 사이에 이격 공간들(SS)이 형성될 수 있다. 내부 공간들(INS)은 이격 공간들(SS)을 통해 관통홀들(TH)과 연결될 수 있다.
도 14를 참조하면, 제 2 마스크막(213)을 제거할 수 있다. 이에 따라, 제 2 상부 지지막(USP2)의 상면이 노출될 수 있다. 관통홀들(TH)에 노출된 제 3 몰드막(207) 및 제 2 몰드막(205)을 제거할 수 있다. 제 1 및 제 2 상부 지지막들(USP1, USP2)은 제 3 몰드막(207) 및 제 2 몰드막(205)에 대한 식각 선택성을 갖는 물질을 포함하기 때문에, 제 3 몰드막(207) 및 제 2 몰드막(205)이 식각될 때 제거되지 않을 수 있다.
제 3 몰드막(207) 및 제 2 몰드막(205)이 제거되어, 하부 지지막(LSP)과 제 1 상부 지지막(USP1) 사이에 제 2 공간(S2)이 형성될 수 있다. 관통홀들(TH) 및 제 2 공간(S2)을 통해, 하부 지지막(LSP) 상에 위치하는 하부 전극들(120)의 외측벽들, 하부 지지막(LSP)의 상면, 및 제 1 상부 지지막(USP1)의 하면이 노출될 수 있다.
도 15을 참조하면, 관통홀들(TH)에 노출된 하부 지지막(LSP)의 일부분들을 식각할 수 있다. 이에 따라, 관통 부분들(TP)이 하부 지지막(LSP) 내에 형성될 수 있다. 제 1 몰드막(201)의 상면 일부분들이 관통 부분들(TP)에 의해 노출될 수 있다. 하부 지지막(LSP)의 관통 부분들(TP)에 의해 노출된 제 1 몰드막(201)을 제거할 수 있다. 제 1 몰드막(201)이 제거되어, 층간 절연막(112)과 하부 지지막(LSP) 사이의 제 1 공간(S1)이 형성될 수 있다. 제 1 공간(S1) 및 관통홀(TH)을 통해 하부 지지막(LSP)의 아래에 배치된 하부 전극들(120)의 외측벽들, 층간 절연막(112)의 상면, 및 하부 지지막(LSP)의 하면이 노출될 수 있다.
다시 도 3을 참조하면, 유전막(140)이 기판(100) 상에 형성될 수 있다. 예를 들어, 유전막(140)은 층간 절연막(112)의 상면, 하부 전극들(120)의 외측벽들, 하부 지지막(LSP)의 상면들, 하면들, 및 측면들, 및 제 1 상부 지지막(USP1)의 하면들, 및 제 2 상부 지지막(USP2)의 상면들, 및 측면들을 컨포말하게 덮을 수 있다. 유전막(140)은 제 2 상부 지지막(USP2)과 관통홀들(TH)과 중첩하는 하부 전극들(120) 사이의 이격 공간들(SS) 내를 채울 수 있다. 상부 전극(150)이 유전막(140) 상에 형성될 수 있다. 상부 전극(150)은 관통홀들(TH), 제 1 공간(S1), 및 제 2 공간(S2)을 채울 수 있고, 유전막(140)의 상면을 덮을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 하부 전극들;
상기 하부 전극들의 상면들 상에 배치되는 상부 지지막; 및
상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되,
상기 하부 전극들 각각은:
상기 제 1 영역과 중첩하고, 수직으로 연장되는 제 1 부분; 및
상기 상부 지지막에 의해 덮이고, 수직부 및 수평부를 포함하는 제 2 부분을 포함하되,
상기 제 1 부분의 상면은 상기 상부 지지막에 의해 노출되고,
상기 제 2 부분의 상면은 상기 상부 지지막과 접촉하되,
상기 제 2 부분의 상기 수평부는 상기 제 2 부분의 상기 수직부의 하부 및 상기 제 1 부분을 전기적으로 연결하고,
상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치되고,
상기 내부공간 내에 배치된 상부 지지막의 하면은 상기 하부 전극들 사이의 상부 지지막의 하면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 1 부분의 상기 상면은 상기 제 2 부분의 상기 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 하부 전극들 사이의 상기 상부 지지막은 상기 제 2 부분의 상부의 외측벽 상에 배치된 반도체 메모리 소자.
- 제 3 항에 있어서,
기판을 더 포함하되,
상기 하부 전극들은 상기 기판 상에 배치되고,
상기 내부공간 내에 배치된 상기 상부 지지막의 상기 하면은 상기 제 2 부분의 상기 상부의 상기 외측벽 상에 배치된 상기 상부 지지막의 하면보다 상기 기판에 인접하는 반도체 메모리 소자.
- 제 4 항에 있어서,
상기 하부 전극들의 외측벽들 상에 배치되며, 상기 기판과 상기 상부 지지막 사이에 위치하는 하부 지지막을 더 포함하는 반도체 메모리 소자.
- 제 5 항에 있어서,
상기 제 1 부분의 외측벽 상에 배치된 상기 하부 지지막은 상기 상부 전극에 의해 관통되고,
상기 제 2 부분의 외측벽 상에 배치되는 상기 하부 지지막은 상기 상부 전극에 의해 관통되지 않는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 상부 지지막은 상기 하부 전극들의 내측벽들과 접촉하고,
상기 하부 전극들의 바닥면들과 이격된 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 상부 지지막은 SiOC, SiBN, SiCN, doped SiN, 및 Si 중 적어도 하나를 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 2 부분의 측벽들은 상기 상부 지지막과 접촉하는 반도체 메모리 소자.
- 제 9 항에 있어서,
상기 상부 지지막과 접촉하는 상기 제 2 부분의 내측벽의 접촉면적은 상기 상부 지지막과 접촉하는 상기 제 2 부분의 외측벽의 접촉 면적보다 큰 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 하부 전극들 각각은, 단면적 관점에서, U자 형태인 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 상부 전극과 상기 하부 전극들 사이 및 상기 상부 전극과 상기 상부 지지막 사이에 개재된 유전막을 더 포함하되,
상기 유전막은 상기 제 1 부분의 상기 상면과 접촉하고,
상기 유전막은 상기 제 2 부분의 상기 상면과 이격된 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 내부공간 내에 배치된 상기 상부 지지막의 하면과 상기 하부 전극들 각각의 바닥면 사이에 배치된 상기 내부공간은 공기로 채워진 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 제 2 부분은 상기 제 1 영역과 수직으로 중첩하지 않는 반도체 메모리 소자.
- 하부 전극들;
상기 하부 전극들의 상면들 상에 배치되는 상부 지지막; 및
상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되,
상기 하부 전극들 각각은:
상기 제 1 영역과 중첩하고, 수직으로 연장되는 제 1 부분; 및
상기 상부 지지막에 의해 덮이고, 수직부 및 수평부를 포함하는 제 2 부분을 포함하되,
상기 제 2 부분의 상기 수평부는 상기 제 2 부분의 상기 수직부의 하부 및 상기 제 1 부분을 전기적으로 연결하고,
상기 제 1 부분은 상기 상부 지지막과 수직으로 중첩하지 않고, 상기 제 2 부분은 상기 상부 지지막과 수직으로 중첩하되,
상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치되고,
상기 내부공간 내에 배치된 상부 지지막의 하면은 상기 제 1 부분의 최상단보다 낮은 레벨에 위치하는 반도체 메모리 소자.
- 제 15 항에 있어서,
상기 제 1 부분의 상면은 상기 제 2 부분의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자.
- 제 15 항에 있어서,
상기 상부 지지막은 상기 제 2 부분의 상부의 외측벽 상에 배치되는 반도체 메모리 소자.
- 제 17 항에 있어서,
기판을 더 포함하되,
상기 하부 전극들은 상기 기판 상에 배치되고,
상기 내부공간 내에 배치된 상기 상부 지지막의 상기 하면은 상기 제 2 부분의 상기 외측벽 상에 배치된 상기 상부 지지막의 하면보다 상기 기판에 인접하는 반도체 메모리 소자.
- 제 15 항에 있어서,
상기 상부 지지막은 상기 하부 전극들의 내측벽들과 접촉하고, 상기 하부 전극들의 바닥면들과 이격된 반도체 메모리 소자.
- 하부 전극들;
상기 하부 전극들의 상면들 상에 배치되는 상부 지지막; 및
상기 상부 지지막 상에 배치되고, 상기 상부 지지막을 관통하는 제 1 영역 및 상기 제 1 영역으로부터 상기 하부 전극들 사이로 연장되는 제 2 영역 내를 채우는 상부 전극을 포함하되,
상기 하부 전극들 각각은:
상기 제 1 영역과 중첩하고, 수직으로 연장되는 제 1 부분; 및
상기 상부 지지막에 의해 덮이고, 수직부 및 수평부를 포함하는 제 2 부분을 포함하되,
상기 제 1 부분의 외측벽은 상기 상부 지지막과 이격되고, 상기 제 2 부분의 측벽들은 상기 상부 지지막과 접촉하되,
상기 제 2 부분의 상기 수평부는 상기 제 2 부분의 상기 수직부의 하부 및 상기 제 1 부분을 전기적으로 연결하고,
상기 상부 지지막과 상기 제 2 부분의 내측벽 사이의 접촉 면적은 상기 상부 지지막과 상기 제 2 부분의 외측벽 사이의 접촉 면적보다 크고,
상기 상부 지지막은 상기 하부 전극들 각각으로 둘러싸인 내부공간 내에 배치되는 반도체 메모리 소자.
Priority Applications (7)
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