KR102406719B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 및 제2 영역을 포함하는 셀 영역과, 제1 영역에 비해 제2 영역에 더 인접하는 페리 영역을 포함하는 기판, 제1 및 제2 영역 상에 각각 배치되는 제1 및 제2 하부 전극, 제1 및 제2 하부 전극의 외벽 상에 각각 배치되는 제1 및 제2 하부 지지 패턴, 제1 및 제2 하부 전극의 외벽 상에 배치되고, 제1 및 제2 하부 지지 패턴 상에서 제1 및 제2 하부 지지 패턴과 이격되는 상부 지지 패턴, 제1 및 제2 하부 전극, 제1 및 제2 하부 지지 패턴, 및 상부 지지 패턴의 표면 상에 배치되는 유전막, 및 유전막의 표면 상에 배치되는 상부 전극을 포함하고, 제1 하부 지지 패턴의 두께는 제2 하부 지지 패턴의 두께보다 얇다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 구체적으로, 본 발명은 크랙(crack)의 위험 없이 커패시턴스(capacitance)가 증가된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치가 대용량화 및 고집적화되면서, 디자인 룰(design rule)이 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 DRAM에서도 나타나고 있다. DRAM 장치가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 커패시턴스(capacitance)가 필요하다. 이를 위해, 높은 유전 상수를 갖는 유전막을 커패시터(capacitor)에 활용하거나, 커패시터의 하부 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다.
일정한 수준 이상의 커패시턴스를 제공하기 위해, 고종횡비(high aspect ratio)를 갖는 하부 전극이 연구되고 있다. 하부 전극의 종횡비가 증가함에 따라, 몰드막을 제거하는 공정(예를 들어, 딥아웃(Dip Out) 공정) 시 하부 전극에 리닝(leaning) 또는 벤딩(bending)이 빈번하게 발생하는 문제가 있다. 이를 해결하기 위해, 인접한 하부 전극 사이를 연결하는 지지 패턴을 구비한 커패시터가 도입되었다.
본 발명이 해결하고자 하는 기술적 과제는 크랙(crack)의 위험 없이 커패시턴스(capacitance)가 증가된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 크랙의 위험 없이 커패시턴스가 증가된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하는 셀 영역과, 제1 영역에 비해 제2 영역에 더 인접하는 페리 영역을 포함하는 기판, 제1 및 제2 영역 상에 각각 배치되는 제1 및 제2 하부 전극, 제1 및 제2 하부 전극의 외벽 상에 각각 배치되는 제1 및 제2 하부 지지 패턴, 제1 및 제2 하부 전극의 외벽 상에 배치되고, 제1 및 제2 하부 지지 패턴 상에서 제1 및 제2 하부 지지 패턴과 이격되는 상부 지지 패턴, 제1 및 제2 하부 전극, 제1 및 제2 하부 지지 패턴, 및 상부 지지 패턴의 표면 상에 배치되는 유전막, 및 유전막의 표면 상에 배치되는 상부 전극을 포함하고, 제1 하부 지지 패턴의 두께는 제2 하부 지지 패턴의 두께보다 얇다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하는 셀 영역과, 제1 영역에 비해 제2 영역에 더 인접하는 페리 영역을 포함하는 기판, 셀 영역 상에 배치되고, 기판과 교차하는 제1 방향으로 연장되는 하부 전극, 하부 전극의 외벽 상에 배치되는 하부 지지 패턴, 하부 전극의 외벽 상에 배치되고, 하부 지지 패턴 상에서 제1 방향으로 이격되는 상부 지지 패턴, 하부 전극, 하부 지지 패턴, 및 상부 지지 패턴의 표면 상에 배치되는 유전막, 및 제1 및 제2 영역의 유전막의 표면 상에 각각 배치되는 제1 및 제2 상부 전극을 포함하고, 제1 상부 전극이 하부 지지 패턴 및 상부 지지 패턴 사이에서 제1 방향으로 연장되는 길이는, 제2 상부 전극이 하부 지지 패턴 및 상부 지지 패턴 사이에서 제1 방향으로 연장되는 길이보다 길다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 및 제2 영역을 포함하는 셀 영역과, 제1 영역에 비해 제2 영역에 더 인접하는 페리 영역을 포함하는 기판을 제공하고, 기판 상에 순차적으로 적층된 하부 몰드막, 하부 지지막, 상부 몰드막, 및 상부 지지막을 포함하는 절연층을 제공하고, 절연층 내에 컨택홀을 형성하고, 컨택홀 내에 하부 전극을 형성하고, 상부 지지막을 패터닝하여 제1 영역에 제1 개구부를 포함하는 상부 지지 패턴을 형성하고, 상부 지지 패턴을 이용하여 상부 몰드막을 제거하고, 하부 지지막을 패터닝하여 제1 영역에 제2 개구부를 포함하는 하부 지지 패턴을 형성하고, 제1 및 제2 개구부를 이용하여, 제1 영역의 하부 지지 패턴의 두께를 제2 영역의 하부 지지 패턴의 두께보다 더 감소시키는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 셀 영역의 일부를 확대한 도면이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4 내지 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치를 설명하기 위한 도면이다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃을 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 셀 영역의 일부를 확대한 도면이다.
도 1을 참조하면, 도 1은 반도체 장치의 커패시터(capacitor)가 형성되기 이전까지의 레이아웃을 도시한다.
도 1을 참조하면, 기판(도 3의 100)은 셀 영역(CELL) 및 페리 영역(PERI)을 포함한다.
셀 영역(CELL)은 기판 상에서 메모리 셀(memory cell)들이 형성되는 영역이다. 페리 영역(PERI)은 셀 영역(CELL)의 주변에 형성되는 영역이다.
셀 영역(CELL)은 제1 및 제2 영역(R1, R2)을 포함할 수 있다.
제1 영역(R1)은 셀 영역(CELL)의 중앙부에 형성되는 영역일 수 있다. 이와 달리, 제2 영역(R2)은 제1 영역(R1)의 주변에 형성되고, 페리 영역(PERI)에 인접하는 영역일 수 있다. 즉, 제2 영역(R2)은 제1 영역(R1)에 비해 페리 영역(PERI)에 인접하여 배치될 수 있다.
제2 영역(R2)은 더미(dummy) 메모리 셀이 형성되는 영역일 수 있다. 즉, 제2 영역(R2)에 형성된 메모리 셀은 반도체 장치에서 메모리 셀의 기능을 하지 않고, 제1 영역(R1)에 형성되는 메모리 셀의 균일성을 위해 형성되는 메모리 셀일 수 있다.
도 2를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 단위 활성 영역(103), 소자 분리 영역(105), 워드 라인(130), 제1 컨택 플러그(160), 비트 라인(170), 및 제2 컨택 플러그(180)를 포함한다.
단위 활성 영역(103)은 기판(도 3의 100) 내에 소자 분리 영역(105)을 형성함으로써 정의될 수 있다. 구체적으로, 단위 활성 영역(103)은 제1 방향(DR1)으로 연장될 수 있다.
워드 라인(130)은 제1 방향(DR1)과 예각을 이루는 제2 방향(DR2)으로 연장될 수 있고, 비트 라인(170)은 제1 방향(DR1)과 예각을 이루는 제3 방향(DR3)으로 연장될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 제2 방향(DR2)이 이루는 각은 θ1이고, 제1 방향(DR1)과 제3 방향(DR3)이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 단위 활성 영역(103)과 비트 라인(170)을 연결하는 제1 컨택 플러그(160)와, 단위 활성 영역(103)과 커패시터(미도시)를 연결하는 제2 컨택 플러그(180) 사이의 간격을 최대로 확보하기 위함이다.
θ1, θ2는 예를 들어, 각각 60°, 30°일 수 있다. 이러한 경우에, 제1 컨택 플러그(160)는 허니콤(honeycomb) 형태로 배열될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 컨택 플러그(160)는 다양한 형태로 배열될 수 있다.
이하에서, 도 3을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(1)를 설명한다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3은 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치를 설명하기 위한 도면이다. 도 3은 도 1 및 도 2의 A-A' 및 B-B'를 따라 절단한 단면도이다.
도 3을 참조하면, 반도체 장치(1)는 기판(100), 제1 내지 제3 하부 전극(260a, 260b, 260c), 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c), 상부 지지 패턴(240), 커패시터 유전막(270), 및 제1 내지 제3 상부 전극(280a, 280b, 280c)을 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 불순물로 도핑될 수 있다. 예를 들어, 기판(100)은 P형 불순물로 도핑될 수 있다.
기판(100)과 제1 내지 제3 하부 전극(260a, 260b, 260c) 사이에는 비트 라인(170) 및 워드 라인(130)이 배치될 수 있다.
구체적으로, 기판(100)에는 단위 활성 영역(103)과 소자 분리 영역(105)이 형성되어 있다. 이 때, 1개의 단위 활성 영역(103) 내에는 2개의 트랜지스터가 형성될 수 있다. 2개의 트랜지스터는 단위 활성 영역(103)을 가로지르도록 형성된 2개의 워드 라인(130)을 포함할 수 있다. 또한, 2개의 트랜지스터는 2개의 워드 라인(130) 사이의 단위 활성 영역(103) 내에 형성된 제1 소스/드레인 영역(107a)과 각각의 워드 라인(130)과 소자 분리 영역(105) 사이에 형성된 제2 소스/드레인 영역(107b)를 포함할 수 있다. 즉, 2개의 트랜지스터는 제1 소스/드레인 영역(107a)를 공유하고, 제2 소스/드레인 영역(107b)을 공유하지 않을 수 있다.
게이트 절연막(120)은 기판(100) 내에 형성된 제1 트렌치(110)의 측벽 및 바닥면을 따라 형성될 수 있다. 게이트 절연막(120)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전율이 높은 고유전율 유전체를 포함할 수 있다.
워드 라인(130)은 제1 트렌치(110)를 완전히 채우지 않고, 제1 트렌치(110)의 일부를 채우도록 형성될 수 있다. 즉, 워드 라인(130)은 리세스된 형태일 수 있다. 워드 라인(130)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑 패턴(140)은 워드 라인(130) 상에, 제1 트렌치(110)를 채우도록 형성될 수 있다. 캡핑 패턴(140)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
층간 절연막(150)은 기판(100) 상에 형성될 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 또한, 층간 절연막(150)은 단일층 또는 다층일 수 있다.
제1 컨택 플러그(160)는 층간 절연막(150) 내에서 제1 소스/드레인 영역(107a)과 전기적으로 연결되도록 형성될 수 있다. 제1 컨택 플러그(160)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 컨택 플러그(160)는 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인(170)은 제1 컨택 플러그(160) 상에서 제1 컨택 플러그(160)와 전기적으로 연결되도록 형성될 수 있다. 비트 라인(170)은 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 컨택 플러그(180)는 층간 절연막(150) 내에서 층간 절연막(150)을 관통하도록 형성될 수 있다. 제2 컨택 플러그(180)은 제2 소스/드레인 영역(107b)과 전기적으로 연결될 수 있다. 즉, 제2 컨택 플러그(180)는 스토리지 노드 컨택일 수 있다. 제2 컨택 플러그(180)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 하부 전극(260a, 260b, 260c)은 기판(100) 상에 형성될 수 있다. 구체적으로, 제1 하부 전극(260a)은 제1 영역(R1) 상에 형성될 수 있고, 제2 및 제3 하부 전극(260b, 260c)은 제2 영역(R2) 상에 형성될 수 있다. 이 때, 제2 하부 전극(260b)은 제3 하부 전극(260c)에 비해 제1 영역(R1)에 더 인접할 수 있다. 즉, 제3 하부 전극(260c)은 페리 영역(도 1의 PERI)에 더 인접할 수 있다.
제1 내지 제3 하부 전극(260a, 260b, 260c)은 워드 라인(130)과 비트 라인(170)을 덮고 있는 층간 절연막(150) 상에 형성되고, 제2 컨택 플러그(180)와 전기적으로 연결될 수 있다. 또한, 제1 내지 제3 하부 전극(260a, 260b, 260c)은 제4 방향(DR4)로 연장되어 형성될 수 있다. 즉, 제1 내지 제3 하부 전극(260a, 260b, 260c)은 기판(100)의 두께 방향으로 길게 연장될 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(1)에서, 제1 내지 제3 하부 전극(260a, 260b, 260c)은 실린더(cylinder) 형상을 가질 수 있다. 도시된 것과 달리, 공정 상의 원인 등으로 실린더 형상을 갖는 제1 내지 제3 하부 전극(260a, 260b, 260c)의 측벽은 예를 들어, 계단과 같은 향상을 가질 수도 있다.
제1 내지 제3 하부 전극(260a, 260b, 260c)은 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)은 인접하는 하부 전극 사이에 배치될 수 있다. 구체적으로, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)은 제1 내지 제3 하부 전극(260a, 260b, 260c)의 외벽 상에 각각 형성되어, 인접하는 하부 전극의 외벽을 서로 연결하여 지지할 수 있다. 즉, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)은 각각 제1 내지 제3 하부 전극(260a, 260b, 260c)과 접촉될 수 있다.
제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)은 각각 제1 내지 제3 두께(T1, T2, T3)를 가질 수 있다. 이 때, 제1 두께(T1)는 제2 두께(T2)보다 얇고, 제2 두께(T2)는 제3 두께(T3)보다 얇을 수 있다. 예를 들어, 제1 두께(T1)는 80 Å 내지 200 Å 일 수 있고, 제3 두께(T3)는 250 Å 내지 300 Å 일 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 크고, 제3 두께(T3)보다 작을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
구체적으로, 제1 영역(R1)에 배치되는 제1 하부 지지 패턴(220a)의 제1 두께(T1)는 제2 영역(R2)에 배치되는 제2 하부 지지 패턴(220b)의 제2 두께(T2)보다 얇을 수 있다. 또한, 제2 하부 지지 패턴(220b)의 제2 두께(T2)는 제1 영역(R1)과 더 이격되어 배치되는 제3 하부 지지 패턴(220c)의 제3 두께(T3)보다 얇을 수 있다. 즉, 하부 지지 패턴의 두께는 페리 영역(도 1의 PERI)에 가까워짐에 따라 두꺼워질 수 있다.
이 때, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)의 하면은 실질적으로 동일 평면 상에 배치될 수 있다.
상부 지지 패턴(240)은 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 상에서 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과 이격되어 배치될 수 있다. 즉, 상부 지지 패턴(240)은 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 상에서 제4 방향(DR4)으로 이격되어 배치될 수 있다. 이에 따라, 하부 지지 패턴(220)은 상부 지지 패턴(240)보다 기판(100)에 더 인접할 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(1)에서, 상부 지지 패턴(240)은 제1 내지 제3 하부 전극(260a, 260b, 260c)의 최상부의 외벽 상에 형성되어 있을 수 있다. 즉, 상부 지지 패턴(240)의 상면은 제1 내지 제3 하부 전극(260a, 260b, 260c)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 이에 따라, 반도체 장치(1)는 상부 지지 패턴(240) 상에서 제1 내지 제3 하부 전극(260a, 260b, 260c)이 리닝(leaning)되는 것을 방지할 수 있다.
제1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 및 상부 지지 패턴은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄소 질화물, 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다. 이 때, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 및 상부 지지 패턴(240)은 동일한 물질로 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 및 상부 지지 패턴(240)은 서로 다른 물질로 형성될 수도 있다.
커패시터 유전막(270)은 제1 내지 제3 하부 전극(260a, 260b, 260c)과, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과, 상부 지지 패턴(240) 상에 형성될 수 있다. 구체적으로, 커패시터 유전막(270)은 제1 내지 제3 하부 전극(260a, 260b, 260c)과, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과, 상부 지지 패턴(240) 상에 컨포멀(conformal)하게 형성될 수 있다. 커패시터 유전막(270)은 단층 또는 복수층으로 이뤄질 수 있다.
커패시터 유전막(270)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 결합 중에서 하나 이상을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 상부 전극(280a, 280b, 280c)은 커패시터 유전막(270) 상에 형성될 수 있다. 구체적으로, 제1 내지 제3 상부 전극(280a, 280b, 280c)은 제1 내지 제3 하부 전극(260a, 260b, 260c) 상의 커패시터 유전막(270) 상에 각각 컨포멀하게 형성될 수 있다. 따라서, 제1 내지 제3 하부 전극(260a, 260b, 260c)이 실린더 형상을 가지는 경우에, 제1 내지 제3 상부 전극(280a, 280b, 280c)도 실린더 형상을 가질 수 있다. 이에 따라, 상부 전극은 몇몇 실린더 형상이 지지 패턴에 의해 서로 연결된 구조를 포함할 수 있다.
제1 내지 제3 상부 전극(280a, 280b, 280c)은 실린더 형상을 갖는 제1 내지 제3 하부 전극(260a, 260b, 260c)의 측벽 사이에 각각 형성될 수도 있다. 즉, 제1 내지 제3 상부 전극(280a, 280b, 280c)은 제1 내지 제3 하부 전극(260a, 260b, 260c)의 측벽으로 각각 둘러싸이는 부분을 포함할 수 있다.
이에 따라, 제1 내지 제3 상부 전극(280a, 280b, 280c)은 각각 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과 상부 지지 패턴(240) 사이에서 제4 방향(DR4)으로 연장되는 부분을 포함할 수 있다. 구체적으로, 제1 내지 제3 상부 전극(280a, 280b, 280c)은 각각 제1 내지 제3 길이(L1, L2, L3)를 가질 수 있다. 이 때, 제1 길이(L1)는 제2 길이(L2)보다 길고, 제2 길이(L2)는 제3 길이(L3)보다 길 수 있다.
구체적으로, 제1 영역(R1)에 배치되는 제1 상부 전극(280a)의 제1 길이(L1)는 제2 영역(R2)에 배치되는 제2 상부 전극(280b)의 제2 길이(L2)보다 길 수 있다. 또한, 제2 상부 전극(280b)의 제2 길이(L2)는 제1 영역(R1)과 더 이격되어 배치되는 제3 상부 전극(280c)의 제3 길이(L3)보다 길 수 있다. 즉, 하부 지지 패턴과 상부 지지 패턴 사이에서 제4 방향(DR4)으로 연장되는 상부 전극의 두께는 페리 영역(도 1의 PERI)에 가까워짐에 따라 짧아질 수 있다.
몇몇 실시예에서, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과 상부 지지 패턴(240) 사이에서 제4 방향(DR4)으로 각각 연장되는 제1 내지 제3 상부 전극(280a, 280b, 280c)의 상면은 실질적으로 동일 평면 상에 배치될 수 있다. 이에 따라, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과 상부 지지 패턴(240) 사이에서 제4 방향(DR4)으로 각각 연장되는 제1 내지 제3 상부 전극(280a, 280b, 280c)의 하면은 페리 영역(도 1의 PERI)에 가까워짐에 따라 높아질 수 있따.
상부 전극(280)은 예를 들어, 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 지지 패턴은 하부 전극과 직접 접촉되어 하부 전극을 지지하므로, 하부 지지 패턴이 형성된 하부 전극 상에는 커패시터 유전막이 배치되지 못한다. 따라서, 하부 지지 패턴이 두껍게 형성되는 경우에, 하부 전극 상에 형성되는 커패시터 유전막의 면적이 감소될 수 있다. 이는 커패시터 유전막을 사이에 두고 대향되는 하부 전극 및 상부 전극의 면적을 감소시킬 수 있고, 따라서 커패시터의 용량인 커패시턴스를 감소시키는 결과가 된다.
메모리 장치(예를 들어, DRAM)가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 커패시턴스가 필요하다. 예를 들어, 커패시턴스가 일정한 수준 이상이 되지 못하는 경우에, DRAM의 리프레시(refresh) 특성이 저하될 수 있고, S/A 미스매치(Sense-Amp Miss-Match) 불량이 발생할 수 있다. 따라서, 하부 지지 패턴의 두께는 얇게 형성될 것이 요구된다.
그러나, 하부 지지 패턴을 지나치게 얇게 형성하는 경우에, 하부 지지 패턴에 크랙(crack)이 발생할 수 있다. 예를 들어, 하부 지지 패턴에는 셀 영역에 가해지는 스트레스(stress)에 의한 크랙이 발생될 수 있다. 특히, 셀 영역의 가장자리는 스트레스에 가장 취약하고, 크랙이 발생되기 쉽다. 또한, 셀 영역의 가장자리에 배치된 하부 지지 패턴의 크랙은 셀 영역 전반에 크랙을 유발할 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 셀 영역의 중앙부에서 두께가 감소된 하부 지지 패턴을 제공한다. 예를 들어, 반도체 장치(1)는 제1 영역(R1)에서 그 두께가 감소된 제1 하부 지지 패턴(220a)을 제공한다.
즉, 반도체 장치(1)에서, 셀 영역(도 1의 CELL)의 가장자리인 제2 영역(R2)에 형성되는 제2 및 제3 하부 지지 패턴(220b, 220c)의 두께는 두껍게 유지되고, 셀 영역의 중앙부인 제1 영역(R1)에 형성되는 제1 하부 지지 패턴(220a)의 두께는 감소될 수 있다. 이에 따라, 스트레스에 취약한 제2 영역(R2)에 배치되는 제2 및 제3 하부 지지 패턴(220b, 220c)의 크랙을 방지할 수 있다.
또한, 반도체 장치(1)에서, 제1 영역(R1)에 형성되는 제1 하부 지지 패턴(220a)은 감소된 두께를 가지므로, 제1 하부 지지 패턴(220a)과 상부 지지 패턴(240) 사이에서 제4 방향(DR4)으로 연장되는 제1 상부 전극(280a)은 더 길게 연장될 수 있다. 즉, 제1 하부 전극(260a)과 제1 상부 전극(280a)이 대향되는 면적은 더 넓어질 수 있다. 이에 따라, 반도체 장치(1)의 커패시턴스는 향상될 수 있다.
이하에서, 도 4 내지 도 15를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 내지 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4를 참조하면, 기판(100) 상에 절연층(200)이 형성된다. 절연층(200)은 순차적으로 적층된 하부 몰드막(210), 하부 지지막(222), 상부 몰드막(230) 및 상부 지지막(242)을 포함할 수 있다.
구체적으로, 제1 컨택 플러그(160) 및 제2 컨택 플러그(180)가 형성되어 있는 층간 절연막(150) 상에 식각 저지막(202)이 형성되고, 식각 저지막(202) 상에 하부 몰드막(210), 하부 지지막(222), 상부 몰드막(230) 및 상부 지지막(242)이 순차적으로 형성될 수 있다.
식각 저지막(202)은 산화물을 포함하는 하부 몰드막(210) 및 상부 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 저지막(202)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 또한, 식각 저지막(202)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다.
하부 몰드막(210)은 식각 저지막(202) 상에 이 형성될 수 있다. 하부 몰드막(210)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 예를 들어, 하부 몰드막(210)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합을 포함할 수 있다.
하부 지지막(222)은 하부 몰드막(210) 상에 형성될 수 있다. 하부 지지막(222)은 하부 몰드막(210) 및 상부 몰드막(230)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 하부 몰드막(210) 및 상부 몰드막(230)이 산화물을 포함하는 경우에, 하부 지지막(222)은 실리콘 산질화물, 실리콘 질화물, 실리콘 탄소 질화물, 탄탈륨 산화물, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
상부 몰드막(230)은 하부 지지막(222) 상에 형성될 수 있다. 상부 몰드막(230)은 하부 몰드막(210)에 포함될 수 있다고 기술된 산화물을 포함할 수 있다. 예를 들어, 상부 몰드막(230)은 PE-TEOS 또는 HDP-CVD 산화물을 포함할 수 있다. 상부 몰드막(230)은 단일층일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 상부 몰드막(230)은 다층일 수도 있다.
도 5를 참조하면, 절연층(200) 상에 노드 마스크(252)가 형성된다. 구체적으로, 상부 지지막(242) 상에 노드 마스크(252)가 형성될 수 있다.
구체적으로, 절연층(200) 상에 마스크층(미도시)이 형성될 수 있다. 마스크층은 상부 지지막(242)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 이에 따라, 마스크층을 식각하여 하부 전극(도 8의 260)을 위한 컨택홀(도 6의 250)이 형성될 영역을 정의하는 노드 마스크(252)가 상부 지지막(242) 상에 형성될 수 있다.
도 6을 참조하면, 절연층(200) 내에 컨택홀(250)이 형성된다. 컨택홀(250)은 노드 마스크(252)를 식각 마스크로 이용하여, 절연층(200)을 식각함으로써 형성될 수 있다. 구체적으로, 상부 지지막(242), 상부 몰드막(230), 하부 지지막(222), 하부 몰드막(210), 및 식각 저지막(202)을 식각함으로써, 절연층(200) 내에 컨택홀(250)이 형성될 수 있다. 이에 따라, 제2 컨택 플러그(180)는 노출될 수 있다.
컨택홀(250)을 형성하는 식각 공정은 예를 들어, 습식 식각 및 건식 식각 중 적어도 하나를 포함할 수 있다. 또한, 컨택홀(250)은 여러 단계의 식각 공정을 통해 형성될 수 있다. 여러 단계의 식각 공정을 통해 컨택홀(250)을 형성하는 경우에, 컨택홀(250)을 식각하는 식각 공정의 균일성이 향상될 수 있다.
도 7을 참조하면, 하부 전극막(262)이 노출된 절연층(200) 상에 형성된다. 구체적으로, 노출된 제2 컨택 플러그(180)의 상면과, 컨택홀(250)의 내벽과, 하부 지지막(222) 및 상부 지지막(242)과, 노드 마스크(252) 상에 하부 전극막(262)이 형성된다. 예를 들어, 하부 전극막(262)은 노출된 절연층(200) 상에 컨포멀하게 형성될 수 있다. 즉, 하부 전극막(262)은 노출된 절연층(200) 상에 실린더 형상으로 형성될 수 있다.
하부 전극막(262)은 도전 물질일 수 있고, 예를 들어, 하부 전극막(262)은 도핑된 폴리 실리콘, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 상부 지지막(242)이 노출될 때까지 상부 지지막(242) 상의 노드 마스크(252), 및 하부 전극막(262)의 일부를 제거한다.
구체적으로, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 및 에치 백(Etch Back) 중 적어도 하나를 포함하는 공정을 이용하여, 상부 지지막(242)이 노출될 때까지 상부 지지막(242) 상의 노드 마스크(252), 및 하부 전극막(262)의 일부를 제거한다. 이에 따라, 제2 컨택 플러그(180)와 전기적으로 연결되는 하부 전극(260)이 컨택홀(250) 내에 형성될 수 있다. 또한, 각각의 하부 전극(260)은 전기적으로 분리될 수 있다.
도 9a 및 도 9b를 참조하면, 패터닝된 하드 마스크(300)가 하부 전극(260) 및 상부 지지막(242) 상에 형성된다.
도 9a에 도시된 것처럼, 하부 전극(260)은 제1 컨택 플러그(도 2의 160)와 전기적으로 연결되어 제1 컨택 플러그(160)와 마찬가지로 허니콤(honeycomb) 형태로 배열될 수 있다. 또한, 하부 전극(260)은 실린더 형상으로 형성될 수 있다. 하부 전극(260)이 실린더 형상으로 형성되는 경우에, 하드 마스크(300)는 실린더 형상의 내부를 채울 수 있다.
이 때, 하드 마스크(300)는 패터닝될 수 있다. 구체적으로, 하드 마스크(300)는 제1 영역(R1)의 하부 전극(260) 및 상부 지지막(242)의 일부를 노출시키고, 하부 전극(260)에 걸치도록 패터닝될 수 있다. 이와 달리, 하드 마스크(300)는 제2 영역(R2)의 하부 전극(260) 및 상부 지지막(242)을 노출시키지 않는다. 즉, 하드 마스크(300)는 페리 영역(도 1의 PERI)에 인접하는 셀 영역(도 1의 CELL)에 배치되는 상부 지지막(242)을 노출시키지 않는다.
도 9a에 도시된 것처럼, 하드 마스크(300)에 의해 노출되는 영역은 사각형 모양을 가질 수 있다. 즉, 하드 마스크(300)에 의해 노출되는 영역은 사각형 모양으로 4개의 하부 전극(260)에 걸쳐서 형성될 수 있다. 그러나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하드 마스크(300)는 예를 들어, 물리적 기상 측착접(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)을 이용하여 실리콘 산화막 등을 증착하여 형성될 수 있다. 이어서, 하드 마스크(300)는 포토라이소그래피(photolithography) 등의 식각 공정을 이용하여 패터닝될 수 있다.
도 10a 및 도 10b를 참조하면, 하드 마스크(300)를 식각 마스크로 이용하여, 상부 지지막(242)의 일부를 제거한다. 즉, 하드 마스크(300)에 의해 노출된 상부 지지막(242)의 일부가 제거되어, 제1 개구부(O1)를 포함하는 상부 지지 패턴(240)을 형성할 수 있다.
구체적으로, 하드 마스크(300)에 의해 노출된 제1 영역(R1) 상의 상부 지지막(242)의 일부가 제거되어, 제1 개구부(O1)가 형성될 수 있다. 이와 달리, 제2 영역(R2) 상의 상부 지지막(242)은 하드 마스크(300)에 의해 노출되지 않으므로, 제2 영역(R2)에는 개구부가 형성되지 않는다. 이에 따라, 상부 지지막(242)은 패터닝되어 상부 지지 패턴(240)을 형성할 수 있다. 상부 지지 패턴(240)이 형성된 후에, 하드 마스크(300)는 제거될 수 있다.
상부 지지막(242)을 패터닝하는 것은, 예를 들어 건식 식각 공정으로 수행될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 11a 및 도 11b를 참조하면, 상부 지지 패턴(240)의 제1 개구부(O1)를 이용하여 상부 몰드막(230)을 제거한다.
구체적으로, 제1 개구부(O1)를 통해 에천트(etchant)를 제공하여, 상부 몰드막(230)을 제거할 수 있다. 예를 들어, 상부 몰드막(230)을 실리콘 산화막으로 형성하는 경우에, 실리콘 산화막을 선택적으로 제거할 수 있는 에천트를 이용하여, 습식 또는 건식 식각으로 상부 몰드막(230)을 제거할 수 있다. 에천트는 예를 들어, 랄(LAL) 용액일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 12a 및 도 12b를 참조하면, 상부 지지 패턴(240)을 식각 마스크로 이용하여, 하부 지지막(222)의 일부를 제거한다. 즉, 상부 지지 패턴(240)에 의해 노출된 하부 지지막(222)의 일부가 제거되어, 제2 개구부(O2)를 포함하는 하부 지지 패턴(220)을 형성할 수 있다. 이에 따라, 제2 개구부(O2)는 제1 개구부(O1)가 전사된 형상일 수 있다. 즉, 하부 지지 패턴(220)은 상부 지지 패턴(240)이 전사된 형상일 수 있다.
구체적으로, 상부 지지 패턴(240)에 의해 노출된 제1 영역(R1) 상의 하부 지지막(222)의 일부가 제거되어, 제2 개구부(O2)가 형성될 수 있다. 이와 달리, 제2 영역(R2) 상의 하부 지지막(222)은 상부 지지 패턴(240)에 의해 노출되지 않으므로, 제2 영역(R2)에는 개구부가 형성되지 않는다. 이에 따라, 하부 지지막(222)은 패터닝되어 하부 지지 패턴(220)을 형성할 수 있다.
하부 지지막(222)을 패터닝하는 것은, 예를 들어 습식 또는 건식 식각 공정으로 수행될 수 있다.
도 13a 내지 도 13c를 참조하면, 제2 개구부(O2)에 인접하는 하부 지지 패턴(220)의 일부를 식각하여 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)을 형성한다. 즉, 노출된 하부 지지 패턴(220)의 일부를 식각하여 제2 개구부(O2)에 인접하는 하부 지지 패턴(220)의 두께를 감소시킬 수 있다.
구체적으로, 제1 영역(R1)에서 노출된 하부 지지 패턴(220)의 두께를 제2 영역(R2)에서 노출된 하부 지지 패턴(220b, 220c)의 두께보다 더 감소시킨다.
더 구체적으로, 제1 개구부(O1), 제2 개구부(O2), 및 제거된 상부 몰드막(230)에 의해 노출된 하부 지지 패턴(220)에 에천트(etchant)를 제공하여 이방성 식각(anisotropic etching) 공정을 수행할 수 있다. 예를 들어, 하부 지지 패턴(220)을 실리콘 질화물로 형성하는 경우에, 실리콘 질화물을 선택적으로 제거할 수 있는 에천트를 이용하여, 습식 또는 건식 식각으로 하부 지지 패턴(220)의 상면의 일부를 제거할 수 있다. 이에 따라, 하부 지지 패턴(220)은 영역에 따라 다른 두께를 형성할 수 있다.
도시된 것처럼, 제1 영역(R1)은 제1 및 제2 개구부(O1, O2)를 포함하고, 제2 영역(R2)은 개구부를 포함하지 않는다. 이에 따라, 제2 개구부(O2)에 인접하는 하부 지지 패턴은 에천트에 의해 보다 많은 영향을 받을 수 있다. 예를 들어, 도 13a에 도시된 것처럼, 제1 영역(R1)에 형성된 제1 하부 지지 패턴(220a)은 사방으로 형성된 제2 개구부(O2)를 통해 에천트에 많은 영향을 받을 수 있다. 따라서, 제1 하부 지지 패턴(220a)은 에천트에 의해 그 일부가 식각되어 제2 및 제3 두께(T2, T3)보다 작은 제1 두께(T1)를 가질 수 있다.
이와 달리, 개구부를 포함하지 않는 제2 영역(R2)에 형성된 제2 및 제3 하부 지지 패턴(220c)은 에천트에 의한 영향을 보다 적게 받을 수 있다. 예를 들어, 도 13a에 도시된 것처럼, 제2 영역(R2)에 형성된 제2 하부 지지 패턴(220b)은 제1 하부 지지 패턴(220a)에 비해 그 주위로 많은 제2 개구부(O2)가 형성되지 않는다. 즉, 제2 하부 지지 패턴(220b)은 제1 하부 지지 패턴(220a)에 비해 에천트에 의한 영향을 보다 적게 받을 수 있다. 따라서, 제2 하부 지지 패턴(220b)은 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다.
이에 더해, 제2 하부 지지 패턴(220b)보다 제1 영역(R1)과 더 이격되어 배치되는 제3 하부 지지 패턴(220c)은 에천트에 의한 영향을 받지 않을 수도 있다. 예를 들어, 도 13a에 도시된 것처럼, 제2 영역(R2)에서 제2 하부 지지 패턴(220b)보다 제1 영역(R1)과 더 이격되어 배치되는 제3 하부 지지 패턴(220c)은 제2 개구부(O2)와 멀리 이격되어 에천트에 의한 영향을 받지 않을 수 있다. 따라서, 제3 하부 지지 패턴(220c)은 제1 및 제2 두께(T1, T2)보다 큰 제3 두께(T3)를 가질 수 있다.
또한, 몇몇 실시예에서, 에천트의 특성 또는 식각 공정 특성을 조절하여 영역에 따라 달라지는 하부 지지 패턴의 두께를 조절할 수 있다.
예를 들어, 에천트의 양 또는 농도를 조절하여 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)의 두께 차이를 조절할 수 있다. 에천트의 양 또는 농도를 지나치게 증가시키는 것은, 짧은 식각 공정 시간 동안에 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)을 모두 식각할 수 있다. 따라서, 적절한 에천트의 양 또는 농도를 적절한 시간 동안 유지함으로써 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 사이의 원하는 두께 차이를 형성할 수 있다.
또한 예를 들어, 에천트의 속도를 조절하여 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)의 두께 차이를 조절할 수 있다. 구체적으로, 식각 장비의 파워를 조절하여, 수평 방향에 대한 수직 방향의 에천트의 속도 비율을 조절할 수 있다. 만일, 수평 방향에 대한 수직 방향의 에천트의 속도 비율이 작은 경우에, 에천트는 수평 방향으로 깊이 침투하여 1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 사이의 두께 차이가 작아질 수 있다. 반대로, 수평 방향에 대한 수직 방향의 에천트의 속도 비율이 큰 경우에, 1 내지 제3 하부 지지 패턴(220a, 220b, 220c) 사이의 두께 차이는 커질 수 있다.
즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역(R1)과 제2 영역(R2)에서 서로 다른 두께를 갖는 하부 지지 패턴을 제공할 수 있다.
몇몇 실시예에서, 하부 지지 패턴은 제2 개구부(O2)로부터 멀어짐에 따라 증가하는 형상을 가질 수 있다. 예를 들어, 도 13c에 도시된 것처럼, 제1 하부 지지 패턴(220a)의 두께는 제2 개구부(O2)로부터 멀어짐에 따라 증가할 수 있다. 제2 개구부(O2)에 인접하는 제1 하부 지지 패턴(220a)은 에천트에 의해 가장 많은 영향을 받을 수 있다. 따라서, 제2 개구부(O2)에 인접하는 제1 하부 지지 패턴(220a)의 두께는 가장 얇을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 에천트의 특성 또는 식각 공정 특성을 조절함에 따라 제1 하부 지지 패턴(220a)은 실질적으로 동일한 두께를 가질 수도 있다.
도 14a 및 도 14b를 참조하면, 하부 지지 패턴(220)의 제2 개구부(O2)를 이용하여 하부 몰드막(210)을 제거한다.
구체적으로, 제2 개구부(O2)를 통해 에천트를 제공하여, 하부 몰드막(210)을 제거할 수 있다. 예를 들어, 하부 몰드막(210)을 실리콘 산화막으로 형성하는 경우에, 실리콘 산화막을 선택적으로 제거할 수 있는 에천트를 이용하여, 습식 또는 건식 식각으로 하부 몰드막(210)을 제거할 수 있다. 에천트는 예를 들어, 랄(LAL) 용액일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 15를 참조하면, 커패시터 유전막(270)이 제1 내지 제3 하부 전극(260a, 260b, 260c)과, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과, 상부 지지 패턴(240) 상에 형성된다.
구체적으로, 커패시터 유전막(270)은 제1 내지 제3 하부 전극(260a, 260b, 260c)과, 제1 내지 제3 하부 지지 패턴(220a, 220b, 220c)과, 상부 지지 패턴(240) 상에 컨포멀(conformal)하게 형성될 수 있다.
이어서, 제1 내지 제3 상부 전극(280a, 280b, 280c)이 커패시터 유전막(270) 상에 형성한다. 구체적으로, 제1 내지 제3 상부 전극(280a, 280b, 280c)은 제1 내지 제3 하부 전극(260a, 260b, 260c) 상의 커패시터 유전막(270) 상에 각각 컨포멀하게 형성될 수 있다. 이에 따라, 도 3에 따른 반도체 장치(1)를 형성할 수 있다.
따라서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 스트레스에 취약한 제2 영역(R2)에 배치되는 제2 및 제3 하부 지지 패턴(220b, 220c)의 크랙을 방지할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 하부 지지 패턴(220a)과 상부 지지 패턴(240) 사이에서 제4 방향(DR4)으로 연장되는 제1 상부 전극(280a)을 더 길게 연장시킬 수 있다. 즉, 하부 전극(260)과 제1 상부 전극(280a)이 대향되는 면적은 더 넓어질 수 있고, 반도체 장치의 커패시턴스를 향상시킬 수 있다.
이하에서, 도 16을 참조하여, 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치(2)를 설명한다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16은 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3 및 도 16을 참조하면, 반도체 장치(2)는 제1 내지 제3 상부 전극(280-1a, 280-1b, 280-1c)을 포함한다.
커패시터 유전막(270) 상에 컨포멀하게 형성되는 반도체 장치(1)의 제1 내지 제3 상부 전극(280a, 280b, 280c)과 달리, 제1 내지 제3 상부 전극(280-1a, 280-1b, 280-1c)은 공간을 채우도록 형성될 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(2)는 공간을 채우도록 형성되는 제1 내지 제3 상부 전극(280-1a, 280-1b, 280-1c)을 통해 고종횡비로 형성된 반도체 장치의 커패시터를 지지할 수 있다.
이하에서, 도 17을 참조하여, 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치(3)를 설명한다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17은 본 발명의 기술적 사상의 몇몇 실시에에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3 및 도 17을 참조하면, 반도체 장치(3)는 제1 내지 지3 하부 전극(260a-1, 260b-1, 260c-1) 및 제1 내지 제3 상부 전극(280-2a, 280-2b, 280-2c)을 포함한다.
실린더 형상으로 형성되는 반도체 장치(1)의 제1 내지 지3 하부 전극(260a, 260b, 260c)과 달리, 제1 내지 지3 하부 전극(260a-1, 260b-1, 260c-1)은 필러(pillar) 형상으로 형성될 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(2)는 몰드막을 제거하는 공정 시 하부 전극에 발생할 수 있는 리닝(leaning) 또는 벤딩(bending)을 방지할 수 있다.
또한, 커패시터 유전막(270) 상에 컨포멀하게 형성되는 반도체 장치(1)의 제1 내지 제3 상부 전극(280a, 280b, 280c)과 달리, 제1 내지 제3 상부 전극(280-2a, 280-2b, 280-2c)은 공간을 채우도록 형성될 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치(2)는 공간을 채우도록 형성되는 제1 내지 제3 상부 전극(280-1a, 280-1b, 280-1c)을 통해 고종횡비로 형성된 반도체 장치의 커패시터를 지지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 130: 워드 라인
160, 180: 컨택 플러그 170: 비트 라인
210, 230: 몰드막 220: 하부 지지 패턴
222: 하부 지지막 240: 상부 지지 패턴
242: 상부 지지막 260: 하부 전극
270: 커패시터 유전막 280: 상부 전극

Claims (10)

  1. 제1 및 제2 영역을 포함하는 셀 영역과, 상기 제1 영역에 비해 상기 제2 영역에 더 인접하는 페리 영역을 포함하는 기판;
    상기 제1 및 제2 영역 상에 각각 배치되는 제1 및 제2 하부 전극;
    상기 제1 및 제2 하부 전극의 외벽 상에 각각 배치되는 제1 및 제2 하부 지지 패턴;
    상기 제1 및 제2 하부 전극의 외벽 상에 배치되고, 상기 제1 및 제2 하부 지지 패턴 상에서 상기 제1 및 제2 하부 지지 패턴과 이격되는 상부 지지 패턴;
    상기 제1 및 제2 하부 전극, 상기 제1 및 제2 하부 지지 패턴, 및 상기 상부 지지 패턴의 표면 상에 배치되는 유전막; 및
    상기 유전막의 표면 상에 배치되는 상부 전극을 포함하고,
    상기 제1 하부 지지 패턴의 두께는 상기 제2 하부 지지 패턴의 두께보다 얇은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 하부 지지 패턴의 하면은 상기 제2 하부 지지 패턴의 하면과 실질적으로 동일 평면 상에 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 상부 지지 패턴은 제1 개구부를 포함하고, 상기 제1 하부 지지 패턴은 제2 개구부를 포함하고, 상기 제2 개구부는 상기 제1 개구부가 전사된 형상인 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 하부 지지 패턴의 두께는 상기 제2 개구부로부터 멀어짐에 따라 증가하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 하부 지지 패턴의 두께는 250 Å 내지 300 Å 인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 영역 상에 배치되고, 상기 제2 하부 전극에 비해 상기 제1 영역과 더 이격되는 제3 하부 전극,
    상기 제3 하부 전극의 외벽 상에 배치되는 제3 하부 지지 패턴을 더 포함하고,
    상기 제3 하부 지지 패턴의 두께는 상기 제2 하부 지지 패턴의 두께보다 두꺼운 반도체 장치.
  7. 제 1항에 있어서,
    상기 기판에 배치되고, 제1 및 제2 소스/드레인 영역을 포함하는 단위 활성 영역과,
    상기 제1 및 제2 소스/드레인 영역 사이에 배치되는 워드 라인과,
    상기 제1 및 제2 소스/드레인 영역과 각각 전기적으로 연결되는 제1 및 제2 컨택 플러그를 더 포함하고,
    상기 제1 컨택 플러그는 비트 라인과 전기적으로 연결되고,
    상기 제2 컨택 플러그는 상기 제1 하부 전극과 전기적으로 연결되는 반도체 장치.
  8. 제1 및 제2 영역을 포함하는 셀 영역과, 상기 제1 영역에 비해 상기 제2 영역에 더 인접하는 페리 영역을 포함하는 기판;
    상기 셀 영역 상에 배치되고, 상기 기판과 교차하는 제1 방향으로 연장되는 하부 전극;
    상기 하부 전극의 외벽 상에 배치되는 하부 지지 패턴;
    상기 하부 전극의 외벽 상에 배치되고, 상기 하부 지지 패턴 상에서 상기 제1 방향으로 이격되는 상부 지지 패턴;
    상기 하부 전극, 상기 하부 지지 패턴, 및 상기 상부 지지 패턴의 표면 상에 배치되는 유전막; 및
    상기 제1 및 제2 영역의 상기 유전막의 표면 상에 각각 배치되는 제1 및 제2 상부 전극을 포함하고,
    상기 제1 상부 전극이 상기 하부 지지 패턴 및 상기 상부 지지 패턴 사이에서 상기 제1 방향으로 연장되는 길이는, 상기 제2 상부 전극이 상기 하부 지지 패턴 및 상기 상부 지지 패턴 사이에서 상기 제1 방향으로 연장되는 길이보다 긴 반도체 장치.
  9. 제1 및 제2 영역을 포함하는 셀 영역과, 상기 제1 영역에 비해 상기 제2 영역에 더 인접하는 페리 영역을 포함하는 기판을 제공하고,
    상기 기판 상에 순차적으로 적층된 하부 몰드막, 하부 지지막, 상부 몰드막, 및 상부 지지막을 포함하는 절연층을 제공하고,
    상기 절연층 내에 컨택홀을 형성하고,
    상기 컨택홀 내에 하부 전극을 형성하고,
    상기 상부 지지막을 패터닝하여 상기 제1 영역에 제1 개구부를 포함하는 상부 지지 패턴을 형성하고,
    상기 상부 지지 패턴을 이용하여 상기 상부 몰드막을 제거하고,
    상기 하부 지지막을 패터닝하여 상기 제1 영역에 제2 개구부를 포함하는 하부 지지 패턴을 형성하고,
    상기 제1 및 제2 개구부를 이용하여, 상기 제1 영역의 상기 하부 지지 패턴의 두께를 상기 제2 영역의 상기 하부 지지 패턴의 두께보다 더 감소시키는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 하부 지지 패턴의 두께를 감소시키는 것은, 이방성 식각(anisotropic etching) 공정으로 수행하는 것을 포함하는 반도체 장치의 제조 방법.
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