KR20090044413A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하고, 층간절연막 상에 제1 도전막을 형성한 후, 제1 도전막을 선택적으로 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성한다. 스토리지노드홀 측벽에 제1 절연막을 형성하고, 제1 절연막이 형성된 스토리지노드홀 내벽에 하부전극을 형성한다. 하부전극 내벽 및 상부에 제2 절연막을 형성하여, 상기 하부전극의 내벽 및 외벽을 감싸는 유전체막을 형성하고, 유전체막을 덮으면서 제1 도전막과 연결되는 제2 도전막을 형성하여 상부전극을 형성하는 반도체소자의 캐패시터 형성방법을 제시한다.

캐패시터, 도전막, 유전체막, 실린더형 하부전극

Description

반도체소자의 캐패시터 형성방법{Method for fabrcating capacitor in semicondutor device}

본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로 반도체소자의 캐패시터 형성방법에 관한 것이다.

반도체소자가 고집적화됨에 따라, 소자가 차지하는 면적은 점점 감소하고 있다. 특히, 디램(DRAM) 소자의 정보를 저장하는 캐패시터의 경우, 소자의 크기가 축소되면서, 충분한 정전용량을 확보하기가 어려워지고 있다. 이에 따라, 충분한 정전용량을 확보하면서, 캐패시터가 차지하는 면적을 줄이기 위한 다양한 방법이 시도되고 있다. 한편, 캐패시터는 그 구조에 따라, MOS(Metal-Oxide-silicon) 캐패시터, 폴리실리콘-절연막-폴리실리콘(PIP:Polysilicon-insulator-Polysilicon) 캐패시터, 금속-절연체-금속(MIM;Metal-Insulator-Metal) 캐패시터 등으로 구분될 수 있다.

그런데, 캐패시터를 형성하는 과정에서, 하부전극의 유효 표면적을 증가시키기 위해서는 희생절연막을 제거하기 위한 딥 아웃(dip-out) 공정이 수반된다. 딥 아웃 공정과정에서 하부전극으로 이용되는 폴리실리콘막의 구조가 취약하여 폴리실 리콘막들이 쓰러지는(leaning) 현상이 발생될 수 있다. 하부전극이 쓰러지게 되면, 인접하는 하부전극과 브릿지 되는 불량을 유발하여 반도체소자의 전기적 특성이 저하될 수 있다. 결국, 반도체소자의 신뢰성에 치명적인 영향을 미쳐 제조 수율을 떨어뜨리는 요인으로 작용하고 있다.

본 발명에 따른 반도체소자의 캐패시터 형성방법은, 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막을 선택적으로 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀 측벽에 제1 절연막을 형성하는 단계; 상기 제1 절연막이 형성된 스토리지노드홀 내벽에 하부전극을 형성하는 단계; 상기 하부전극 내벽 및 상부에 제2 절연막을 형성하여, 상기 하부전극의 내벽 및 외벽을 감싸는 유전체막을 형성하는 단계; 및 상기 유전체막을 덮으면서 상기 제1 도전막과 연결되는 제2 도전막을 형성하여 상부전극을 형성하는 단계를 포함한다.

상기 제1 도전막 및 제2 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다.

상기 제1 도전막 및 제2 도전막은 금속막으로 형성할 수 있다.

본 발명에 따른 반도체소자의 캐패시터 형성방법은, 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막을 선택적으로 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성하는 단계; 상기 스토리지노드홀 측벽에 제1 절연막을 형성하는 단계; 상기 제1 절연막이 형성된 스토리지노드홀의 프로파일을 따라 하부전극막 및 제2 절연막을 형성하는 단계; 상기 제2 절연막이 형성된 스토리지노드홀을 채우는 제2 도전막을 형성하는 단계; 상기 제2 도전막, 하부전극막 및 제2 절연막을 평탄화하여 실린더 구조의 하부전극 및 실린더 구조의 제2 절연막을 형성하는 단계; 상기 실린더 구조의 하부전극 및 실린더 구조의 제2 절연막이 형성된 기판 상에 제3 절연막을 형성하는 단계; 상기 제3 절연막을 패터닝하여 상기 하부전극 외벽의 제1 절연막과 하부전극 내벽의 제2 절연막과 연결되어 상기 하부전극을 감싸는 유전체막을 형성하는 단계; 및 상기 유전체막이 형성된 기판 상에 제3 도전막을 형성하여 상기 제1 도전막과 상기 제2 도전막과 연결되는 상부전극을 형성하는 단계를 포함한다.

(실시예)

도 1을 참조하면, 반도체기판(100) 상에 층간절연막(110)을 형성한다. 층간절연막(110)은 산화막, 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막을 포함하는 그룹 중에서 어느 하나를 이용하는 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.

도면에는 상세하게 나타나지 않았지만, 층간절연막(110)을 형성하기 이전에, 반도체기판(100)에는 STI(Shallow Trench Isolation)공정을 수행된 소자분리막에 의해 활성영역이 설정되고, 반도체기판의 활성영역에 불순물영역 및 게이트전극을 포함하는 트랜지스터가 형성된다. 트랜지스터를 형성한 이후에, 트렌지스터를 절연시키기 위한 절연막이 형성되고, 절연막을 관통하여 반도체기판(100)의 활성영역에 접속되는 비트라인콘택 및 비트라인이 형성된다.

층간절연막(100)을 관통하여 반도체기판과 전기적으로 접속하는 스토리지노드콘택(SNC;Storage Node Contact)(111)을 형성한다. 구체적으로, 층간절연막(110)을 선택적으로 식각하여 스토리지노드콘택홀(SNC hole)을 형성한 후, 스토리지노드콘택홀을 매립하는 콘택물질막을 형성한다. 콘택물질막은 폴리실리콘을 포함하는 도전막으로 형성할 수 있다. 여기서, 스토리지노드콘택(111)은 후속 캐피시터 하부전극과 반도체기판에 형성된 불순물영역과 전기적으로 접속시키는 역할을 한다.

층간절연막(110) 및 스토리지노드콘택(111) 상에 제1 상부전극막(121) 및 식각정지막(130)을 형성한다. 제1 상부전극막(121)은 도전막 예컨대, 폴리실리콘막으로 형성할 수 있다. 제1 상부전극막(121)은 후속 실리더 형태의 하부전극을 형성할 수 있는 정도의 충분한 두께로 형성하는 것이 바람직하다.

식각정지막(130)은 도전막과 식각선택비를 갖는 물질 예컨대, 실리콘나이트라이드막으로 형성할 수 있다.

도 2를 참조하면, 식각정지막 및 제1 상부전극막을 선택적으로 식각하여 스토리지노드콘택(111)을 노출시키는 스토리지노드홀을 형성하면서, 제1 상부전극막 패턴(121a) 및 식각정지막 패턴(131)을 형성한다. 스토리지노드홀이 형성됨에 따라, 후속 캐패시터의 하부전극 길이를 증가하기 위한 형틀이 형성될 수 있다.

스토리지노드홀에 의해 노출된 제1 상부전극막 패턴(121a) 및 식각정지막 패 턴(131) 측벽에 제1 절연막 패턴(141)을 형성한다. 제1 절연막 패턴(141)은 산화막 또는 고유전물질을 갖는 물질 예를 들어, Al₂O₃, HfO₂, ZrO₂, Ta₂O₅ 막들 중에서 어느 하나를 선택하여 형성하거나, 이들을 적층하여 형성할 수 있다.

도 3을 참조하면, 제1 절연막 패턴(141)이 형성된 스토리지노드홀의 프로파일(profile)을 따라, 하부전극막(160)을 형성한다. 하부전극막(160)은 도전막 예컨대, 폴리실리콘막으로 형성할 수 있다.

하부전극막(160) 상에 하부전극막(160)의 프로파일을 따라, 제2 절연막(142)을 형성한다. 제2 절연막(142)은 제1 절연막 패턴(141)의 형성 물질과 동일한 물질막 예컨대, 산화막으로 형성할 수 있다.

도 4를 참조하면, 제2 절연막(142)이 형성된 스토리지노드홀을 덮는 제2 상부전극막(122)을 형성한다. 제2 상부전극막(122)은 제1 상부전극막 패턴(121a)의 형성 물질과 동일한 물질막 예컨대, 폴리실리콘막으로 형성할 수 있다.

도 5를 참조하면, 평탄화 예컨대, 화학기계연마(CMP;Chemical Mechanical Polishing) 공정을 수행하여 하부전극막을 노드분리한다. 이때, 식각정지막 패턴(131)을 연마종료점으로 평탄화하여 제1 상부전극막 패턴(121a) 상에 형성된 제2 절연막 및 하부전극막을 식각한다. 그러면, 스토리지노드홀 내부에 실리더 구조의 하부전극(161)이 형성되면서, 하부전극 내부에 실리더 구조의 제2 절연막 패턴(142a)이 형성된다.

도 6을 참조하면, 식각정지막 패턴(131)에 의해 노출된 폴리실리콘막 예컨 대, 실린더 구조의 하부전극(161) 및 실린더구조의 제2 절연막 패턴(142a) 내부에 채워진 제2 상부전극막(122)을 에치백(etch back)하여 일정 두께 제거한다.

도 7을 참조하면, 식각정지막 패턴을 제거한다. 그러면, 실린더 구조의 하부전극(161) 및 실린더구조의 제2 절연막 패턴(142a)의 상부 표면이 일정 두께 예컨대, 식각정지막 패턴이 형성된 두께 정도 노출된다.

도 8을 참조하면, 하부전극(161)이 노드분리된 반도체기판(100) 상에 제3 절연막(143)을 형성한다. 제3 절연막(143)은 제2 절연막 패턴(142a) 및 제1 절연막 패턴(141)의 형성 물질과 동일한 물질막 예컨대, 산화막으로 형성할 수 있다.

도 9를 참조하면, 포토리소그라피(photolithography) 공정 및 식각(etching)공정을 수행하여 제3 절연막을 선택적으로 식각하여 제3 절연막 패턴(143a)을 형성한다. 그러면, 제1 절연막 패턴(141)과 실린더 구조의 제2 절연막 패턴(142)을 연결하여 실린더 구조의 하부전극(161)의 내벽 및 외벽을 감싸는 형태의 유전체막(140)이 형성된다.

예컨대, 유전체막(140)은 실린더 구조의 하부전극(161) 외벽에는 제1 절연막 패턴(141)으로 이루어지고, 실린더 구조의 하부전극(161) 내벽에는 제2 절연막 패턴(142a)으로 이루어지며, 실린더 구조의 하부전극(161)의 상부에 제1 절연막(141)과 제2 절연막(142)을 연결하는 제3 절연막 패턴(143a)으로 이루어진다.

도 10을 참조하면, 유전체막(140)이 형성된 반도체기판(100) 상에 제3 상부전극막(123)을 형성한다. 제3 상부전극막(123)은 제1 상부전극막 패턴(121a) 및 제2 상부전극막(122)의 형성 물질과 동일한 물질막 에컨대, 폴리실리콘막으로 형성한 다. 제3 상부전극막(123)을 형성함에 따라, 제1 상부전극막(121)과 제2 상부전극막 패턴(122a)이 연결된 상부전극(120)이 형성되어 실린더 구조의 캐패시터가 형성된다.

본 발명의 실시예에서는 하부전극의 유효 표면적을 증가시키기 위해 형성되는 희생막을 상부전극으로 이용되는 도전막 예컨대, 폴리실리콘막을 형성하고, 도전막 내에 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성한다. 스토리지노드홀 내부에서 실린더 구조의 하부전극을 형성하고, 실린더 구조의 하부전극 외벽 및 내벽을 감싸는 유전체를 형성한 후, 도전막을 증착하여 하부전극의 외벽 및 내벽을 저장전극으로 사용할 수 있다. 이에 따라, 실린더 구조의 하부전극을 형성하기 위한 딥 아웃공정을 생략할 수 있으며, 하부전극이 서로 기울어져 쓰러지는 현상을 방지할 수 있다.

이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

도 1 내지 도 10은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위해 나타내 보인 단면도들이다.

Claims (6)

1. 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 제1 도전막을 형성하는 단계;

   상기 제1 도전막을 선택적으로 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성하는 단계;

   상기 스토리지노드홀 측벽에 제1 절연막을 형성하는 단계;

   상기 제1 절연막이 형성된 스토리지노드홀 내벽에 하부전극을 형성하는 단계;

   상기 하부전극 내벽 및 상부에 제2 절연막을 형성하여, 상기 하부전극의 내벽 및 외벽을 감싸는 유전체막을 형성하는 단계; 및

   상기 유전체막을 덮으면서 상기 제1 도전막과 연결되는 제2 도전막을 형성하여 상부전극을 형성하는 단계를 포함하는 반도체소자의 캐패시터 형성방법.
2. 제1항에 있어서,

   상기 제1 도전막 및 제2 도전막은 폴리실리콘막으로 형성하는 반도체소자의 캐패시터 형성방법.
3. 제1항에 있어서,

   상기 제1 도전막 및 제2 도전막은 금속막으로 형성하는 반도체소자의 캐패시 터 형성방법.
4. 기판 상에 스토리지노드콘택을 포함하는 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 제1 도전막을 형성하는 단계;

   상기 제1 도전막을 선택적으로 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성하는 단계;

   상기 스토리지노드홀 측벽에 제1 절연막을 형성하는 단계;

   상기 제1 절연막이 형성된 스토리지노드홀의 프로파일을 따라 하부전극막 및 제2 절연막을 형성하는 단계;

   상기 제2 절연막이 형성된 스토리지노드홀을 채우는 제2 도전막을 형성하는 단계;

   상기 제2 도전막, 하부전극막 및 제2 절연막을 평탄화하여 실린더 구조의 하부전극 및 실린더 구조의 제2 절연막을 형성하는 단계;

   상기 실린더 구조의 하부전극 및 실린더 구조의 제2 절연막이 형성된 기판 상에 제3 절연막을 형성하는 단계;

   상기 제3 절연막을 패터닝하여 상기 하부전극 외벽의 제1 절연막과 하부전극 내벽의 제2 절연막과 연결되어 상기 하부전극을 감싸는 유전체막을 형성하는 단계; 및

   상기 유전체막이 형성된 기판 상에 제3 도전막을 형성하여 상기 제1 도전막과 상기 제2 도전막과 연결되는 상부전극을 형성하는 단계를 포함하는 반도체소자 의 캐패시터 형성방법.
5. 제4항에 있어서,

   상기 제1 도전막, 제2 도전막 및 제3 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 캐패시터 형성방법.
6. 제4항에 있어서,

   상기 제1 도전막, 제2 도전막 및 제3 도전막은 금속막으로 형성하는 반도체소자의 캐패시터 형성방법.

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