KR20070121344A - 반도체 메모리 소자 및 그 형성방법 - Google Patents

반도체 메모리 소자 및 그 형성방법 Download PDF

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김성태
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    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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Abstract

반도체 메모리 소자 및 그 형성방법이 제공된다. 상기 반도체 메모리 소자는 커패시터, 몰딩막 그리고 메탈 플레이트를 포함한다. 상기 커패시터는 반도체 기판 상에 제공된다. 상기 몰딩막은 커패시터 사이의 공간에 제공되며, 커패시터의 상부를 노출시킨다. 상기 메탈 플레이트는 노출된 커패시터와 몰딩막 상에 제공된다.
커패시터, 몰딩막, 메탈 플레이트

Description

반도체 메모리 소자 및 그 형성방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래기술에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3a 내지 3e는 본 발명의 실시예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
200: 제 1 층간 절연막 230: 콘택 패드
250: 콘택 플러그 300: 제 2 층간 절연막
350: 스토리지 노드 패드 400: 식각저지막
420: 주형 산화막 440: 하드 마스크막
500: 커패시터 510: 하부전극막
520: 하부전극 540: 유전막
560: 상부전극 600: 몰딩막
700: 메탈 플레이트
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 커패시터를 갖는 반도체 메모리 소자 및 그 형성방법에 관한 것이다.
일반적으로 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터를 갖는 단위 셀들의 집합으로 구성된다. 상기 커패시터의 축적용량은 유전막의 두께, 유전율 및 상부전극과 하부전극의 접촉면적에 따라 달라진다. 반도체 메모리 소자의 고집적화에 따라, 커패시터의 크기가 감소하여 커패시터의 축적용량이 감소하는 문제점이 발생한다. 이러한 문제점을 해결하기 위하여 커패시터가 차지하는 수평면적은 감소시키고 수직면적을 증가시킴으로써, 커패시터의 전체 유효면적이 증가하는 단일 실린더 스토리지(One Cylinder Storage: OCS) 구조의 커패시터가 사용되고 있다.
도 1은 종래기술에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 소오스/드레인 영역(12,13)이 제공되고, 상기 반도체 기판(10) 상에 게이트 절연막(14), 게이트 전극(15), 하드 마스크패턴(16) 그리고 스페이서(17)로 구성된 게이트 패턴이 제공된다. 상기 게이트 패턴과 상기 반도체 기판(10)을 덮는 제 1 층간 절연막(20)이 제공된다. 상기 제 1 층간 절연막(20)에 상기 소오스 영역(13)과 연결되는 콘택 패드(23)가 있고, 그 상부면과 접하는 콘택 플러그(25)가 제공된다. 상기 제 1 층간 절연막(20) 상에 제 2 층간 절연막(30)이 제공된다. 상기 제 2 층간 절연막(30)에 상기 콘택 플러그(25)와 연결되는 스토리지 노드 패드(storage node pad:35)가 제공된다.
상기 제 2 층간 절연막(30) 상에 식각저지막(40)이 제공된다. 상기 식각저지막(40)에 상기 스토리지 노드 패드(35)와 연결되는 실린더 형태의 커패시터의 하부전극(52)이 제공된다. 상기 하부전극(52)과 상기 식각저지막(40) 상에 유전막(54)이 제공되고, 상기 유전막(54) 상에 상부전극(56)이 제공된다. 상기 하부전극(52), 유전막(54) 그리고 상부전극(56)이 커패시터(50)를 구성한다. 상기 상부전극(56)을 덮는 메탈 플레이트(60)가 제공된다.
상기 메탈 플레이트(60)를 구성하는 물질로는 대표적으로 텅스텐(W)이 있다. 텅스텐(W)은 폴리 실리콘 또는 실리콘 게르마늄(SiGe)보다 저항이 낮지만, 응력(stress)이 문제되고 있다. 즉, 텅스텐으로 메탈 플레이트(60)를 형성하면 실린더 형태의 상기 커패시터(50) 내부와 커패시터(50) 사이의 공간에 텅스텐이 완전히 채워지지 않게 되고, 텅스텐에 의한 응력(stress)으로 인하여 상기 커패시터(50)에 크랙(crack) 등의 손상이 발생하고 있다. 이에 따라, 반도체 메모리 소자의 신뢰성이 저하되고 있다.
본 발명의 목적은 신뢰성이 향상된 반도체 메모리 소자 및 그 형성방법을 제공하는 것이다.
상기 반도체 메모리 소자는 반도체 기판 상에 제공된 커패시터; 상기 커패시터 사이의 공간에 제공되며, 상기 커패시터의 상부를 노출시키는 몰딩막; 및 상기 노출된 커패시터와 상기 몰딩막 상에 제공된 메탈 플레이트를 포함한다.
상기 몰딩막은 실리콘 산화막, 실리콘 산화질화막, 비피에스지(BPSG:BoronPhosphorus Silicate Glass), 테오스(TEOS: TetraethylOrthosilicate) 또는 토즈(Toze) 산화막 중 어느 하나일 수 있다. 상기 몰딩막은 전도성 물질일 수 있다. 상기 메탈 플레이트는 텅스텐을 포함할 수 있다.
상기 커패시터는 실린더 형태의 하부전극; 상기 하부전극 상에 제공된 유전막; 및 상기 유전막 상에 제공된 상부전극을 포함할 수 있다. 상기 실린더 형태의 커패시터에 있어서, 상기 몰딩막은 상기 커패시터의 내부에 추가적으로 제공될 수 있다.
상기 반도체 메모리 소자의 형성방법은 반도체 기판 상에 커패시터를 형성하는 것; 상기 커패시터 사이의 공간에 제공되며, 상기 커패시터의 상부를 노출시키는 몰딩막을 형성하는 것; 그리고 상기 몰딩막과 상기 노출된 커패시터 상에 메탈 플레이트를 형성하는 것을 포함한다.
상기 몰딩막을 형성하는 것은 상기 커패시터를 덮는 몰딩 물질막을 형성하는 것; 그리고 상기 몰딩 물질막을 평탄화함과 동시에 상기 커패시터의 상부를 노출하는 것을 포함할 수 있다.
상기 커패시터를 형성하는 것은 실린더 형태의 하부전극을 형성하는 것; 상기 하부전극 상에 유전막을 형성하는 것; 그리고 상기 유전막 상에 상부전극을 형성하는 것을 포함할 수 있다.
상기 몰딩막을 형성하는 것은 상기 커패시터의 내부 공간에 채워 형성하는 것을 포함할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하의 실시예에서는 디램(DRAM)을 예로 들어 설명하지만, 실린더 형태와 같이 수직 면적을 증가시킨 커패시터를 갖는 반도체 메모리 소자에도 동일한 기술적 사상이 적용될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 소오스 영역(103)과 드레인 영역(102)이 제공된다. 상기 드레인 영역(102)은 비트라인(미도시)과 연결될 수 있다. 상기 반도체 기판(100) 상에 게이트 절연막(104), 게이트 전극(105), 하드 마스크 패턴(106) 그리고 스페이서(107)로 구성된 게이트 패턴이 제공된다. 상기 게이트 패턴과 상기 소오스/드레인 영역(103,102)이 트랜지스터를 구성한다. 상기 게이트 절 연막(104)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2) 또는 알루미늄 산화막(Al2O3)일 수 있다. 상기 게이트 전극(105)은 폴리 실리콘(polysilicon)과 금속 실리사이드막이 차례로 적층된 구조일 수 있다. 상기 하드 마스크 패턴(106)은 실리콘 질화막일 수 있다.
상기 반도체 기판(100)과 상기 게이트 패턴을 덮는 제 1 층간 절연막(200)이 제공된다. 상기 제 1 층간 절연막(200)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(200)에 상기 소오스 영역(103)과 연결되는 콘택 플러그(250)가 제공된다. 상기 콘택 플러그(250)를 용이하게 형성하기 위하여 콘택 패드(230)가 제공될 수 있다. 상기 콘택 플러그(250)와 상기 제 1 층간 절연막(200) 사이의 계면에서의 확산을 방지하기 위하여 베리어(barrier) 금속막(미도시)이 형성될 수 있다. 상기 콘택 패드(230)와 상기 콘택 플러그(250)는 텅스텐(W) 또는 알루미늄(Al)일 수 있다.
상기 제 1 층간 절연막(200) 상에 제 2 층간 절연막(300)이 제공된다. 상기 제 2 층간 절연막(300)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(300)에 스토리지 노드(storage node) 패드(350)가 제공된다. 상기 스토리지 노드 패드(350)는 폴리 실리콘, 텅스텐(W), 텅스텐 질화막(TiN) 또는 루비듐(Ru)일 수 있다. 상기 제 2 층간 절연막(300) 상에 식각저지막(400)이 제공된다. 상기 식각저지막(400)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)일 수 있다. 상기 식각저지막(400)에 상기 스토리지 노드 패드(350)의 상부면과 접하는 실린더 형태의 하부전극(520)이 제공된다. 상기 하부전극(520)은 티타늄막, 티타늄 질화막 및 티타늄 산화 질화막으로 이루어질 수 있다. 상기 하부전극(520)과 상기 식각저지막(400) 상에 유전막(540)이 제공된다. 상기 유전막(540)은 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2)일 수 있다. 상기 유전막(540) 상에 상부전극(560)이 제공된다. 상기 상부전극(560)은 티타늄 질화막(TiN), 폴리 실리콘 또는 텅스텐(W)일 수 있다. 상기 하부전극(520), 상기 유전막(540)과 상기 상부전극(560)은 커패시터(500)를 구성한다. 상기 트랜지스터가 온(ON) 상태인 경우, 상기 커패시터(500)에 저장된 전하는 상기 스토리지 노드 패드(350), 콘택 플러그(250), 콘택 패드(230), 드레인 영역(103), 소오스 영역(102) 그리고 소오스 영역(102)에 연결된 비트라인(미도시)을 따라 이동함으로써, 디램(DRAM)이 동작할 수 있다.
상기 커패시터(500) 사이와 상기 커패시터(500)의 내부 공간을 채우며, 상기 커패시터(500)의 상부를 노출시키는 몰딩막(molding layer: 600)이 제공된다. 상기 몰딩막(600)은 실리콘 산화막, 실리콘 산화질화막, 비피에스지(BPSG:BoronPhosphorus Silicate Glass), 테오스(TEOS: TetraethylOrthosilicate) 또는 토즈(Toze) 산화막 중 어느 하나일 수 있다. 상기 몰딩막(600)은 전도성 물질일 수 있다. 상기 몰딩막(600)과 상기 노출된 커패시터(500) 상에 메탈 플레이트(700)가 제공된다. 상기 메탈 플레이트(700)는 텅스텐(W)을 포함할 수 있으며, 이 경우, 실리콘 게르마늄(SiGe)에 비하여 저항을 낮출 수 있다.
도 3a 내지 3e는 본 발명의 실시예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상에 게이트 패턴을 구성하는 게이트 절연막(104), 게이트 전극(105), 하드 마스크막(106) 그리고 스페이서(107)가 형성된다. 상기 반도체 기판(100) 상에 이온 주입 공정을 수행하여 소오스 영역(103)과 드레인 영역(102)이 형성된다. 상기 반도체 기판(100)과 상기 게이트 패턴을 덮는 제 1 층간 절연막(200)이 형성된다. 상기 제 1 층간 절연막(200)은 실리콘 산화막(silicon oxide)일 수 있고, 화학 기상 증착(CVD: chemical vapor deposition) 또는 스핀 온 글래스(spin on glass) 방법으로 형성될 수 있다. 상기 제 1 층간 절연막(200) 상에 반도체 기판(100)의 소오스 영역(103)과 연결되는 콘택 패드(230)와 콘택 플러그(250)가 형성된다. 상기 제 1 층간 절연막(200) 상에 제 2 층간 절연막(300)이 형성된다. 상기 제 2 층간 절연막(300)에 스토리지 노드 패드(350)가 형성된다. 상기 스토리지 노드 패드(350)는 화학 기상 증착 또는 스퍼터링 방법으로 형성될 수 있다.
상기 제 2 층간 절연막(300)과 상기 스토리지 노드 패드(350) 상에 식각저지막(400)과 주형 산화막(420) 그리고 하드 마스크막(440)이 차례로 형성된다. 상기 식각저지막(400)은 플라즈마 강화 화학 기상 증착 방법을 사용하여 증착된 실리콘 질화막 또는 실리콘 산화 질화막(SiON)을 포함할 수 있다. 상기 주형 산화막(420)은 실리콘 산화막으로 형성될 수 있고, 상기 하드 마스크막(440)은 실리콘 질화막 으로 형성될 수 있다.
도 3b를 참조하면, 포토 레지스트 패턴(미도시)으로 상기 하드 마스크막(440)을 패터닝하여 하드 마스크 패턴(440a)이 형성된다. 상기 포토 레지스트 패턴(미도시)이 제거된 후, 상기 하드 마스크 패턴(440a)을 식각 마스크로 하여 상기 주형 산화막(420)과 상기 식각저지막(400)을 식각하여 실린더 형태의 트렌치(450)를 형성한다. 상기 트렌치(450)의 바닥면과 측벽에 하부전극막(510)이 형성된다. 상기 하부전극막(510)은 티타늄, 티타늄 나이트라이드를 포함할 수 있다. 상기 하부전극막(510)은 화학 기상 증착 방법으로 형성될 수 있다. 화학 기상 증착(chemical vapor deposition) 방법은 스텝 커버리지(step coverage) 특성이 우수하기 때문에, 실린더 형태의 트렌치(450)의 측벽과 바닥면에 균일한 두께의 상기 하부전극막(510)이 형성될 수 있다.
도 3c를 참조하면, 상기 하부전극막(510) 상에 희생 산화막(미도시)을 증착하여, 상기 트렌치(450)의 내부를 채운다. 화학적 기계적 연마(CMP) 공정 또는 에치 백(etch back) 공정을 진행하여 상기 하드 마스크막(440)이 제거되면서, 상기 주형 산화막(420)이 노출된다. 이어서, 상기 희생 산화막(미도시) 및 상기 주형 산화막(420)이 불산(HF)을 포함하는 용액으로 제거되어, 하부전극(520)이 형성된다. 상기 하부전극(520) 상에 유전막(540)이 형성된다. 상기 유전막(540)이 하프늄 산화막(HfO2)인 경우, 하프늄(Hf)을 화학 기상 증착(Chemical Vapor Deposition: CVD) 방법으로 증착한 후, 산소 열처리를 진행하여 하프늄 산화막(HfO2)이 형성될 수 있 다. 상기 유전막(540) 상에 상부전극(560)이 형성된다. 상기 상부전극(560)은 화학적 기상 증착 또는 자기 이온화 플라즈마 물리 기상 증착(SIP-PVD: Self-Ionized Plasma Physical Vapor Deposition) 방법을 순차적으로 사용하여 이중으로 증착된 티타늄 질화막으로 형성될 수 있다. 상기 하부전극(520), 상기 유전막(540) 그리고 상기 상부전극(560)은 실린더형 커패시터(500)를 구성한다.
도 3d를 참조하면, 상기 커패시터(500)를 덮는 몰딩 물질막(미도시)이 형성되고, 상기 몰딩 물질막이 평탄화되어 몰딩막(molding layer:600)가 형성된다. 상기 몰딩 물질막은 화학 기상 증착(chemical vapor deposition), 스핀 코팅(spin coating), 물리 기상 증착(physical vapor deposition) 방법으로 형성될 수 있다. 상기 평탄화는 화학적 기계적 연마(chemical mechanical polishing), 에치 백(etch back) 공정을 수행하여 이루어질 수 있다. 상기 몰딩막(600)은 상기 실린더 형태의 커패시터(500)의 내부 공간과 상기 커패시터(500) 사이의 공간을 채우면서, 상기 커패시터(500)의 상부를 노출시킨다.
도 3e를 참조하면, 상기 노출된 커패시터(500)와 상기 몰딩막(600) 상에 메탈 플레이트(700)가 형성된다. 상기 메탈 플레이트(700)는 스퍼터링(sputtering), 화학 기상 증착 방법으로 형성될 수 있다. 상기 메탈 플레이트(700)는 상기 상부전극(560)과 전기적으로 연결된다. 상기 몰딩막(600)이 상기 커패시터의 내부와 커패시터 사이의 공간을 채움으로써, 상기 메탈 플레이트(700)의 응력(stress)으로 인한 결함이 발생되지 않을 수 있다.
본 발명의 실시예에 따르면, 커패시터의 내부와 커패시터 사이의 공간을 채우는 몰딩막이 형성된다. 이에 따라, 메탈 플레이트의 응력(stress)으로 인하여 반도체 메모리 소자에 결함이 발생하는 것을 방지할 수 있다. 또한, 메탈 플레이트가 금속 물질로 형성됨으로써, 반도체 메모리 소자의 저항을 낮출 수 있다. 결국, 반도체 메모리 소자의 신뢰성과 동작 특성이 향상된다.

Claims (10)

  1. 반도체 기판 상에 제공된 커패시터;
    상기 커패시터 사이의 공간에 제공되며, 상기 커패시터의 상부를 노출시키는 몰딩막; 및
    상기 노출된 커패시터와 상기 몰딩막 상에 제공된 메탈 플레이트를 포함하는 반도체 메모리 소자.
  2. 청구항 1에 있어서,
    상기 몰딩막은 실리콘 산화막, 실리콘 산화질화막, 비피에스지(BPSG:BoronPhosphorus Silicate Glass), 테오스(TEOS: TetraethylOrthosilicate) 또는 토즈(Toze) 산화막 중 어느 하나인 것을 특징으로 하는 반도체 메모리 소자.
  3. 청구항 1에 있어서,
    상기 몰딩막은 전도성 물질인 것을 특징으로 하는 반도체 메모리 소자.
  4. 청구항 1에 있어서,
    상기 메탈 플레이트는 텅스텐을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 청구항 1에 있어서,
    상기 커패시터는:
    실린더 형태의 하부전극;
    상기 하부전극 상에 제공된 유전막; 및
    상기 유전막 상에 제공된 상부전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 청구항 5에 있어서,
    상기 몰딩막은 상기 커패시터의 내부에 추가적으로 제공되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판 상에 커패시터를 형성하는 것;
    상기 커패시터 사이의 공간에 제공되며, 상기 커패시터의 상부를 노출시키는 몰딩막을 형성하는 것; 그리고
    상기 몰딩막과 상기 노출된 커패시터 상에 메탈 플레이트를 형성하는 것을 포함하는 반도체 메모리 소자의 형성방법.
  8. 청구항 7에 있어서,
    상기 몰딩막을 형성하는 것은:
    상기 커패시터를 덮는 몰딩 물질막을 형성하는 것; 그리고
    상기 몰딩 물질막을 평탄화함과 동시에 상기 커패시터의 상부를 노출하는 것을 포함하는 반도체 메모리 소자의 형성방법.
  9. 청구항 7에 있어서,
    상기 커패시터를 형성하는 것은:
    실린더 형태의 하부전극을 형성하는 것;
    상기 하부전극 상에 유전막을 형성하는 것; 그리고
    상기 유전막 상에 상부전극을 형성하는 것을 포함하는 반도체 메모리 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 몰딩막을 형성하는 것은 상기 커패시터의 내부 공간에 채워 형성하는 것을 포함하는 반도체 메모리 소자의 형성방법.
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TWI711164B (zh) * 2019-03-04 2020-11-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法

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