KR20100004648A - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 기둥형(pillar type) 스토리지노드(Storage Node, SN)를 구비하는 반도체 장치의 캐패시터를 안정적으로 제조할 수 있는 반도체 장치의 캐패시터 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치의 캐패시터 제조방법은, 제1절연막을 관통하는 기둥형 제1하부전극을 형성하는 단계; 상기 제1절연막 전면에 식각정지막(텅스텐함유막) 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 및 식각정지막을 선택적으로 식각하여 상기 제1하부전극의 상부면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 도전막으로 매립하여 상기 제1하부전극과 연결된 기둥형 제2하부전극을 형성하는 단계 및 상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 제1하부전극과 제2하부전극 사이에 오정렬(misalign)이 발생하더라도 인접한 하부전극 사이의 간격을 확보할 수 있다.
식각정지막, 하부전극, 기둥, 캐패시터

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 기둥형(pillar type) 스토리지노드(Storage Node, SN)를 구비하는 반도체 장치의 캐패시터 제조방법에 관한 것이다.
반도체 장치의 집적도 향상에 의해 단위 소자가 차지하는 면적이 감소함에 따라, 캐패시터의 스토리지노드(Storage Node, SN) 즉, 하부전극이 차지하는 면적도 점차 감소하고 있다. 따라서, 최근에는 제한된 면적 내에서 반도체 장치의 캐패시터를 형성하기 위해서 하부전극을 기둥(pillar) 형태로 형성하는 방법에 제안되었다.
기둥형 하부전극을 구비하는 캐패시터는 반도체 장치가 요구하는 정전용량(capacitance)을 확보하기 위해서 하부전극의 높이를 증가시켜야 한다. 이를 위해서는 필연적으로 하부전극을 위한 오픈부 예컨대, 스토리지노드홀을 형성함에 있 어서, 오픈부의 깊이를 증가시켜야만 한다.
그러나, 식각 공정의 한계로 인하여 오픈부의 깊이를 증가시키는데 한계가 있기 때문에, 최근에는 캐패시터의 하부전극을 2회로 나누어서 형성하는 방법이 제안되었다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 장치의 캐패시터 형성방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 스토리지노드콘택플러그(미도시)를 구비하는 기판(11) 상에 식각정지막(12), 제1절연막(13) 및 제1하드마스크패턴(14)을 순차적으로 형성한다.
다음으로, 제1하드마스크패턴(14)을 식각장벽(etch barrier)으로 제1절연막(13) 및 식각정지막(12)을 순차적으로 식각하여 제1오픈부(15)를 형성한 후, 제1오픈부(15)를 도전막으로 매립하여 기둥형 제1하부전극(101A)을 형성한다.
도 1b에 도시된 바와 같이, 제1하부전극(101A)을 포함하는 제1절연막(13) 전면에 제2절연막(17) 및 제2하드마스크패턴(18)을 순차적으로 형성한 후, 제2하드마스크패턴(18)을 식각장벽으로 제2절연막(17)을 식각하여 제1하부전극(101A)의 상부면을 노출시키는 제2오픈부(19)를 형성한다. 이때, 제2하드마스크패턴(18)은 제1하드마스크패턴(14)과 동일한 포토마스크(photo mask)를 사용하여 형성한다.
다음으로, 제2오픈부(19)를 도전막으로 매립하여 제1하부전극(101A)과 연결된 기둥형 제2하부전극(101B)을 형성한다.
하지만, 상술한 종래기술에서는 반도체 장치의 고집적화에 따른 포토리소그 라피 공정상의 한계로 인하여 제1하드마스크패턴(14)과 제2하드마스크패턴(18)을 동일한 포토마스크를 사용하여 형성하더라도, 제1오픈부(15)와 제2오픈부(19) 사이에 오정렬(misalign)이 발생하여 반도체 장치의 특성을 열화시키는 문제점이 있다.
구체적으로, 제1오픈부(15)와 제2오픈부(19) 사이에 오정렬이 발생할 경우 도 1b의 'A'와 같이, 제2오픈부(19)를 형성하는 과정에서 오정렬로 인하여 노출된 제2오픈부(19) 하부의 제1절연막(13)이 손실되고, 제2하부전극(101B)을 형성하는 과정에서 제1절연막(13)이 손실된 영역에도 도전막이 매립된다. 이로 인하여 인접한 하부전극(21) 사이의 간격(W1)이 감소하는 문제점이 발생한다(도 1b의 'B' 참조).
이와 같이, 인접한 하부전극(21) 사이의 간격(W1)이 감소함에 따라 인접한 하부전극(21) 사이의 전기적 절연 공간(electrical isolation space)이 감소하여 캐패시터의 누설전류가 증가하거나, 후속 공정간 인접한 하부전극(21) 사이에 브릿지(bridge)가 발생하는 문제점이 있다. 또한, 후속 유전막 및 상부전극 형성공정시 공정마진을 감소시키는 문제점이 있다.
또한, 인접한 하부전극(21) 사이의 간격(W1)이 감소에 따라 유발된 문제점들은 패키징(packing) 공정이 완료하기 이전까지는 검출되지 않기 때문에 반도체 장치의 신뢰성 및 제조 수율(yield)을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 기둥형 하부전극을 구비하는 반도체 장치의 캐패시터에서 인접한 하부전극 사이의 간격을 확보할 수 있는 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치의 캐패시터 제조방법은, 제1절연막을 관통하는 기둥형 제1하부전극을 형성하는 단계; 상기 제1절연막 전면에 식각정지막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 및 식각정지막을 선택적으로 식각하여 상기 제1하부전극의 상부면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 도전막으로 매립하여 상기 제1하부전극과 연결된 기둥형 제2하부전극을 형성하는 단계 및 상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계를 포함한다.
상기 오픈부를 형성하는 단계는, 상기 제2절연막 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 제2절연막을 식각하는 1차 식각단계 및 상기 하드마스크패턴을 식각장벽으로 상기 식각정지막을 식각하는 2차 식각단계를 포함할 수 있다. 이때, 상기 1차 식각 및 상기 2차 식각은 인시튜(in-situ)로 진행할 수 있다.
상기 식각정지막은 텅스텐함유막을 포함할 수 있으며, 상기 텅스텐함유막은 텅스텐막, 텅스텐실리사이드막 및 텅스텐질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 제1절연막 및 상기 제2절연막은 산화막을 포함할 수 있다.
상기 제1하부전극 및 상기 제2하부전극은 동일한 물질로 형성할 수 있다.
상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계에서, 상기 제1절연막 및 상기 제2절연막은 BOE(Buffered Oxide Etchant) 또는 불산(HF)용액을 단독으로 사용하여 제거하거나, 이들이 혼합된 혼합용액을 사용하여 제거할 수 있다. 그리고, 상기 식각정지막은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)이 혼합된 혼합용액을 사용하여 제거할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치의 캐패시터 제조방법은, 스토리지노드콘택플러그를 구비하는 기판상에 제1식각정지막 및 제1절연막을 형성하는 단계; 상기 제1절연막 및 제1식각정지막을 동시에 관통하고 상기 스토리지노드콘택플러그와 연결된 기둥형 제1하부전극을 형성하는 단계; 상기 제1절연막 전면에 제2식각정지막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 및 제2식각정지막을 선택적으로 식각하여 상기 제1하부전극의 상부면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 도전막으로 매립하여 상기 제1하부전극과 연결된 기둥형 제2하부전극을 형성하는 단계 및 상기 제2절연막, 상기 제2식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계를 포함할 수 있다.
상기 오픈부를 형성하는 단계는, 상기 제2절연막 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 제2절연막을 식각하는 1차 식각단계 및 상기 하드마스크패턴을 식각장벽으로 상기 제2식각정지막을 식각하는 2차 식각단계를 포함할 수 있다. 이때, 상기 1차 식각 및 상기 2차 식각은 인시튜(in-situ)로 진행할 수 있다.
상기 제2식각정지막은 텅스텐함유막을 포함할 수 있으며, 상기 텅스텐함유막은 텅스텐막, 텅스텐실리사이드막 및 텅스텐질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 제1식각정지막은 질화막을 포함할 수 있다.
상기 제1절연막 및 상기 제2절연막은 산화막을 포함할 수 있다.
상기 제1하부전극 및 상기 제2하부전극은 동일한 물질로 형성할 수 있다.
상기 제2절연막, 상기 제2식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계에서, 상기 제1절연막 및 상기 제2절연막은 BOE(Buffered Oxide Etchant) 또는 불산(HF)용액을 단독으로 사용하여 제거하거나, 이들이 혼합된 혼합용액을 사용하여 제거할 수 있다. 그리고, 상기 식각정지막은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)이 혼합된 혼합용액을 사용하여 제거할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 반도체 장치의 고집적화에 따른 포토리소그라피 공정상의 한계로 인하여 제1하부전극과 제2하부전극 사이에 오정렬(misalign)이 발생하더라도 제1절연막과 제2절연막 사이에 텅스텐함유막으로 이루어진 식각정지막을 형성함으로써, 인접한 하부전극 사이의 간격을 확보할 수 있는 효과가 있다.
이와 같이, 본 발명은 기둥형 하부전극을 구비하는 반도체 장치의 캐패시터에서 인접한 하부전극 사이의 간격을 확보함으로써, 누설전류 발생 및 브릿지 발생을 방지할 수 있는 효과가 있다. 또한, 후속 유전막 증착공정 및 상부전극 형성공정간 공정마진을 확보할 수 있는 효과가 있다.
결과적으로 본 발명은 반도체 장치의 신뢰성 및 제조 수율을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 기둥형(pillar type) 하부전극을 구비하는 반도체 장치의 캐패시터에서 인접한 하부전극 사이의 간격을 확보할 수 있는 반도체 장치의 캐패시터 제조방법을 제공한다.
이를 위해서 본 발명은 하부전극의 측벽을 제공하는 절연막들 사이에 절연막 및 하부전극에 대하여 식각선택비를 갖는 식각정지막을 게재하여 하부전극을 위한 오픈부를 형성하는 과정에서 오픈부에 인접한 절연막이 손실되는 것을 방지하는 것을 기술적 원리로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 형성방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 스토리지노드콘택플러그(미도시)가 구비된 기판(31) 상에 제1식각정지막(32) 및 제1절연막(33)을 순차적으로 형성한다.
제1식각정지막(32)은 후속 공정간 기판(31)에 형성된 구조물들을 보호하는 역할을 수행하는 것으로, 질화막으로 형성하는 것이 바람직하다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
제1절연막(33)은 후속 하부전극을 위한 오픈부를 제공하기 위한 것으로, 산화막으로 형성하는 것이 바람직하다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 및 SOD(Spin On Dielectric)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 제1절연막(33) 상에 제1하드마스크패턴(34)을 형성한다. 제1하드마스크패턴(34)은 오픈부를 형성하기 위한 제1절연막(33) 및 제1식각정지막(32) 식각공정시 식각장벽(etch barrier)으로 작용하며, 폴리실리콘막, 산화막, 질화막, 산화질화막(oxynitride) 및 비정질탄소막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 여기서, 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
다음으로, 제1하드마스크패턴(34)을 식각장벽으로 제1절연막(33) 및 제1식각정지막(32)을 순차적으로 식각하여 스토리지노드콘택플러그(미도시)의 상부면을 노출시키는 제1오픈부(35)를 형성한다. 이때, 제1오픈부(35)을 형성하기 위한 식각공정은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법(plasma etch)을 사용할 수 있다.
다음으로, 제1하드마스크패턴(34)을 제거한다.
한편, 제1하드마스크패턴(34)은 제1오픈부(35)을 형성하는 과정에서 모두 소실되어 제거될 수도 있다. 하지만, 제1오픈부(35)을 형성한 이후에 제1하드마스크패턴(34)이 잔류할 경우, 별도의 제거공정을 통하여 제1하드마스크패턴(34)을 제거한 후, 후속 공정을 진행하는 것이 바람직하다.
다음으로, 제1절연막(33) 상부면 및 제1오픈부(35) 내부에 잔류하는 식각부산물(etch by product)과 같은 잔류물(residue)들을 제거하기 위하여 세정(cleaning)공정을 실시한다.
다음으로, 제1오픈부(35)를 도전막으로 매립하여 스토리지노드콘택플러그(미도시)와 전기적으로 연결된 기둥형 제1하부전극(101A)을 형성한다. 이때, 제1하부전극(101A)은 반도체 물질 또는 금속물질을 단독으로 사용하여 형성하거나, 이들을 혼합 사용하여 형성할 수 있다. 반도체 물질로는 폴리실리콘을 사용할 수 있고, 금 속물질로는 티타늄(Ti), 티타늄질화막(TiN), 루테늄(Ru), 백금(Pt), 구리(Cu), 알루미늄(Al) 등을 사용할 수 있다.
예를 들어, 제1하부전극(101A)을 티타늄질화막(TiN)으로 형성할 경우, 제1오픈부(35)를 티타늄질화막이 완전히 매립하도록 형성하는 것이 바람직하다. 따라서, 티타늄질화막을 제1오픈부(35)를 매립하고 일부가 제1절연막(33)의 상부면을 덮도록 증착한 후, 제1절연막(33) 상부면이 노출될때까지 티타늄질화막을 평탄화하여 기둥형 제1하부전극(101A)을 형성할 수 있다. 이때, 평탄화공정은 인접한 하부전극 사이를 전기적으로 분리하는 하부전극 분리공정으로, 화학적기계적연마법(Chemical Mechanical Polishing, CMP) 또는 에치백(etch back)공정을 사용하여 진행할 수 있다.
도 2b에 도시된 바와 같이, 제1하부전극(101A)을 포함하는 제1절연막(33) 전면에 제2식각정지막(37) 및 제2절연막(38)을 순차적으로 형성한다.
제2절연막(38)은 후속 하부전극을 위한 오픈부를 제공하기 위한 것으로, 제1절연막(33)과 동일한 물질 즉, 산화막으로 형성하는 것이 바람직하다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 및 SOD(Spin On Dielectric)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
제2식각정지막(37)은 후속 공정 특히, 기둥형 제2하부전극을 형성하기 위하여 제2오픈부 형성공정시 제2오픈부 하부의 제1절연막(33)이 손실되는 것을 방지하는 역할을 수행하는 것으로, 제1절연막(33), 제2절연막(38) 및 제1하부전극(101A)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 제2식각정지막(37)은 질화막 또는 텅스텐함유막으로 형성할 수 있다. 바람직하게는 제1절연막(33), 제2절연막(38) 및 제1하부전극(101A)에 대하여 질화막보다 식각선택비가 우수한 텅스텐함유막으로 형성하는 것이 좋다. 텅스텐함유막은 텅스텐막(W), 텅스텐실리사이드막(WSi) 및 텅스텐질화막(WN)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
구체적으로, 제2식각정지막(37)을 텅스텐막으로 형성한 경우, 제1절연막(33), 제2절연막(38) 및 제1하부전극(101A) 사이의 식각선택비를 살펴보면 다음과 같다.
통상적인 산화막-제1절연막(33) 및 제2절연막(38)- 플라즈마 식각조건 하에서 산화막과 텅스텐막 사이의 식각선택비는 20 : 1(산화막 : 텡스텐막) 이상이 가능하다. 그리고, 텅스텐막을 SF6, NF3 등의 식각가스를 이용하여 제거할 경우, 티타늄질화막 또는 알루미늄막-제1하부전극(101A)-에 대하여 5 : 1(텅스텐막 : 티타늄질화막 또는 알루미늄막) 이상의 식각선택비를 얻을 수 있다.
다음으로, 제2절연막(38) 상에 제2하드마스크패턴(39)을 형성한다. 이때, 제2하드마스크패턴(39)은 후속 오픈부를 형성하기 위한 제2절연막(38) 및 제2식각정 지막(37) 식각공정시 식각장벽으로 작용하며, 폴리실리콘막, 산화막, 질화막, 산화질화막 및 비정질탄소막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
또한, 제2하드마스크패턴(39)은 제1하드마스크패턴(34)과 동일한 포토마스크(photo mask)를 사용하여 형성한다. 따라서, 제2하드마스크패턴(39)과 제1하드마스크패턴(34)는 동일한 하드마스크패턴이며, 제2하드마스크패턴(39)의 개구부(39A)는 제1오픈부(35)의 상부영역을 오픈한다.
하지만, 반도체 장치의 고집적화에 따른 포토리소그라피 공정상의 한계로 인하여 제2하드마스크패턴(39)의 개구부(39A)는 제1오픈부(35)와 일부 오정렬(misalign)된 영역을 오픈시킬 수 있다. 즉, 제2하드마스크패턴(39)을 식각장벽으로 형성될 제2오픈부와 제1오픈부(35) 사이에 오정렬이 발생할 수 있다.
다음으로, 제2하드마스크패턴(39)을 식각장벽으로 제2절연막(38) 및 제2식각정지막(37)을 순차적으로 식각하여 제1하부전극(101A)의 상부면을 노출시키는 제2오픈부(40)를 형성한다. 이때, 제2오픈부(40)를 형성하기 위한 식각공정은 건식식각법을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법을 사용할 수 있다.
구체적으로, 제2오픈부(40)는 제2하드마스크패턴(39)을 식각장벽으로 산화막 식각가스를 사용하여 제2절연막(38)을 식각하는 1차 식각을 진행한 후, 텅스텐함유막 식각가스를 사용하여 제2식각정지막(37)을 식각하는 2차 식각을 순차적으로 진행하여 형성할 수 있다. 이때, 제2오픈부(40)를 형성하는 과정에서 2차 식각을 텅 스텐함유막 식각가스를 사용하여 진행하기 때문에 제1하부전극(101A) 및 제1절연막(33)은 식각되지 않는다.
여기서, 산화막 식각가스로는 불화탄소가스와 수소가스(H2)가 혼합된 혼합가스 또는 불화메탄가스와 산소가스(O2)가 혼합된 혼합가스를 사용할 수 있다. 불화탄소가스로는 CF4, C2F6 C3F8 등을 사용할 수 있고, 불화메탄가스로는 CHF3을 사용할 수 있다.
텅스텐함유막 식각가스로는 불소함유가스와 불화메탄가스가 혼합된 혼합가스 또는 불소함유가스와 불화메탄가스 및 질소가스(N2)가 혼합된 혼합가스를 사용할 수 있다. 불소함유가스로는 NF3, SF6, CF4 등을 사용할 수 있다.
그리고, 상술한 1차 식각과 2차 식각은 인시튜(in-situ)로 진행할 수 있다.
예를 들어, 플라즈마 식각법을 사용하여 제2오픈부(40)를 형성하는 방법은 다음과 같다.
먼저, 산화막 식각가스인 CF4/H2 혼합가스의 플라즈마를 사용하여 제2절연막(38)을 식각하는 1차 식각을 진행한 후, 인시튜로 텅스텐함유막 식각가스인 NF3/CHF3/N2 혼합가스의 플라즈마를 사용하여 제2식각정지막(37)을 식각하는 2차 식각을 진행하여 제2오픈부(40)를 형성할 수 있다.
여기서, 제1오픈부(35)와 제2오픈부(40) 사이에 오정렬이 발생하더라도, 제1절연막(33)과 제2절연막(38) 사이에 텅스텐함유막으로 이루어진 제2식각정지막(37) 을 게재함으로써, 제2오픈부(40)를 형성하는 과정에서 오정렬로 인하여 노출된 제2오픈부(40) 하부의 제1절연막(33)의 손실을 방지할 수 있다.
도 2c에 도시된 바와 같이, 제2하드마스크패턴(39)을 제거한다.
한편, 제2하드마스크패턴(39)은 제2오픈부(40)을 형성하는 과정에서 모두 소실되어 제거될 수도 있다. 하지만, 제2오픈부(40)을 형성한 이후에 제2하드마스크패턴(39)이 잔류할 경우, 별도의 제거공정을 통하여 제2하드마스크패턴(39)을 제거한 후, 후속 공정을 진행하는 것이 바람직하다.
다음으로, 제2절연막(38) 상부면 및 제2오픈부(40) 내부에 잔류하는 식각부산물(etch by product)과 같은 잔류물(residue)들을 제거하기 위하여 세정(cleaning)공정을 실시한다.
다음으로, 제2오픈부(40)를 도전막으로 매립하여 기둥형 제2하부전극(101B)을 형성한다. 이때, 제2하부전극(101B)은 반도체 물질 또는 금속물질을 단독으로 사용하여 형성하거나, 이들을 혼합 사용하여 형성할 수 있다. 반도체 물질로는 폴리실리콘을 사용할 수 있고, 금속물질로는 티타늄(Ti), 티타늄질화막(TiN), 루테늄(Ru), 백금(Pt), 구리(Cu), 알루미늄(Al) 등을 사용할 수 있다. 바람직하게 제2하부전극(101B)은 제1하부전극(101A)과 동일한 물질을 사용하여 형성하는 것이 좋다. 이는 제1하부전극(101A)과 제2하부전극(101B)을 서로 동일한 물질로 형성할 경우, 이들 사이에 전위장벽이 발생하는 것을 방지하여 이들 사이의 전하이동을 원활하게 할 수 있으며, 이들 사이의 계면 특성을 향상시킬 수 있기 때문이다.
예를 들어, 제2하부전극(101B)을 제1하부전극(101A)과 동일한 티타늄질화 막(TiN)으로 형성할 경우, 티타늄질화막을 제2오픈부(40)를 매립하고 일부가 제2절연막(38)의 상부면을 덮도록 증착한 후, 제2절연막(38) 상부면이 노출될때까지 티타늄질화막을 평탄화하여 형성할 수 있다. 이때, 평탄화공정은 인접한 하부전극 사이를 분리하는 하부전극 분리공정이며, 화학적기계적연마법(Chemical Mechanical Polishing, CMP) 또는 에치백(etch back)공정을 사용하여 진행할 수 있다.
상술한 공정과정을 통하여 제1하부전극(101A)과 제2하부전극(101B)으로 이루어진 기둥형 하부전극(101)을 형성할 수 있다. 여기서, 본 발명은 제2식각정지막(37)을 통하여 제2오픈부(40)를 형성하는 과정에서 제2오픈부(40) 하부의 제1절연막(33)이 손실되는 것을 방지함으로써, 제1오픈부(35)와 제2오픈부(40) 사이에 오정렬이 발생하더라도, 인접한 하부전극(101) 사이의 간격을 확보할 수 있다.
도 2d에 도시된 바와 같이, 습식딥아웃(wet dip out) 공정을 실시하여 기둥형 하부전극(101)의 외측벽을 노출시킨다. 이때, 제2식각정지막(37)을 제1절연막(33) 및 제2절연막(38)에 대하여 식각선택비를 갖는 물질로 형성하였기 때문에 습식딥아웃 공정을 복수회 진행한다.
구체적으로, 산화막으로 이루어진 제2절연막(38)을 제거하기 위한 1차 습식딥아웃 공정을 진행한 후, 텅스텐함유막으로 이루어진 제2식각정지막(37)을 제거하기 위한 2차 습식딥아웃 공정을 진행한다. 이어서, 산화막으로 이루어진 제1절연막(33)을 제거하기 위한 3차 습식딥아웃 공정을 순차적으로 진행한다. 여기서, 1차 및 3차 습식딥아웃 공정은 BOE(Buffered Oxide Etchant) 또는 불산(HF)용액을 단독으로 사용하여 실시하거나, 이들을 혼합 사용하여 실시할 수 있다. 그리고, 2차 습 식딥아웃 공정은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)이 혼합된 혼합용액을 사용하여 실시할 수 있다.
여기서, 제2식각정지막(37)은 습식딥아웃 공정시 모두 제거되기 때문에 텅스텐함유막과 같은 도전성물질을 사용하여도 반도체 장치의 캐패시터 특성에 아무런 영향을 미치지않는다. 반면, 제1식각정지막(32)은 습식딥아웃 공정을 완료한 이후에도 계속 잔류한다. 따라서, 제1식각정지막(32)은 절연물질인 질화막을 사용하는 것이 바람직하다.
다음으로, 도면에 도시하지는 않았지만, 유전막 증착공정 및 상부전극 증착공정을 진행하여 반도체 장치의 캐패시터를 완성한다.
이와 같이, 본 발명은 제1오픈부(35)와 제2오픈부(40) 사이에 오정렬이 발생하더라도 제1절연막(33)과 제2절연막(38) 사이에 텅스텐함유막으로 이루어진 제2식각정지막(37)을 형성함으로써, 인접한 하부전극(101) 사이의 간격을 확보할 수 있다. 이를 통하여 본 발명은 기둥형 하부전극(101)을 구비하는 반도체 장치의 캐패시터에서 인접한 하부전극(101) 사이의 간격을 확보함으로써, 누설전류 발생 및 브릿지(bridge) 발생을 방지할 수 있다. 또한, 유전막 및 상부전극 증착공정시 공정마진을 확보할 수 있다.
결과적으로, 본 발명은 반도체 장치의 신뢰성 및 제조 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 장치의 캐패시터 형성방법을 도시한 공정단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 형성방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 제1식각정지막
33 : 제1절연막 34 : 제1하드마스크패턴
35 : 제1오픈부 37 : 제2식각정지막
38 : 제2절연막 39 : 제2하드마스크패턴
39A : 제2하드마스크패턴 개구부 40 : 제2오픈부
101A : 제1하부전극 101B : 제2하부전극
101 : 하부전극

Claims (19)

  1. 제1절연막을 관통하는 기둥형 제1하부전극을 형성하는 단계;
    상기 제1절연막 전면에 식각정지막 및 제2절연막을 순차적으로 형성하는 단계;
    상기 제2절연막 및 식각정지막을 선택적으로 식각하여 상기 제1하부전극의 상부면을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 도전막으로 매립하여 상기 제1하부전극과 연결된 기둥형 제2하부전극을 형성하는 단계; 및
    상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 오픈부를 형성하는 단계는,
    상기 제2절연막 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 제2절연막을 식각하는 1차 식각단계; 및
    상기 하드마스크패턴을 식각장벽으로 상기 식각정지막을 식각하는 2차 식각 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  3. 제2항에 있어서,
    상기 1차 식각 및 상기 2차 식각은 인시튜(in-situ)로 진행하는 반도체 장치의 캐패시터 제조방법.
  4. 제1항에 있어서,
    상기 식각정지막은 텅스텐함유막을 포함하는 반도체 장치의 캐패시터 제조방법.
  5. 제4항에 있어서,
    상기 텅스텐함유막은 텅스텐막, 텅스텐실리사이드막 및 텅스텐질화막을 포함하는 반도체 장치의 캐패시터 제조방법.
  6. 제1항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화막을 포함하는 반도체 장치의 제조방법.
  7. 제1항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극은 동일한 물질로 형성하는 반도체 장치의 캐패시터 제조방법.
  8. 제1항에 있어서,
    상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계에서,
    상기 제1절연막 및 상기 제2절연막은 BOE(Buffered Oxide Etchant) 또는 불산(HF)용액을 단독으로 사용하여 제거하거나, 이들이 혼합된 혼합용액을 사용하여 제거하는 반도체 장치의 캐패시터 제조방법.
  9. 제1항에 있어서,
    상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계에서,
    상기 식각정지막은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)이 혼합된 혼합용액을 사용하여 제거하는 반도체 장치의 캐패시터 제조방법.
  10. 스토리지노드콘택플러그를 구비하는 기판상에 제1식각정지막 및 제1절연막을 형성하는 단계;
    상기 제1절연막 및 제1식각정지막을 동시에 관통하고 상기 스토리지노드콘택플러그와 연결된 기둥형 제1하부전극을 형성하는 단계;
    상기 제1절연막 전면에 제2식각정지막 및 제2절연막을 순차적으로 형성하는 단계;
    상기 제2절연막 및 제2식각정지막을 선택적으로 식각하여 상기 제1하부전극의 상부면을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 도전막으로 매립하여 상기 제1하부전극과 연결된 기둥형 제2하부전극을 형성하는 단계; 및
    상기 제2절연막, 상기 제2식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  11. 제10항에 있어서,
    상기 오픈부를 형성하는 단계는,
    상기 제2절연막 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 제2절연막을 식각하는 1차 식각단계; 및
    상기 하드마스크패턴을 식각장벽으로 상기 제2식각정지막을 식각하는 2차 식각단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  12. 제11항에 있어서,
    상기 1차 식각 및 상기 2차 식각은 인시튜(in-situ)로 진행하는 반도체 장치의 캐패시터 제조방법.
  13. 제10항에 있어서,
    상기 제2식각정지막은 텅스텐함유막을 포함하는 반도체 장치의 캐패시터 제조방법.
  14. 제13항에 있어서,
    상기 텅스텐함유막은 텅스텐막, 텅스텐실리사이드막 및 텅스텐질화막을 포함하는 반도체 장치의 캐패시터 제조방법.
  15. 제10항에 있어서,
    상기 제1식각정지막은 질화막을 포함하는 반도체 장치의 캐패시터 제조방법.
  16. 제10항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화막을 포함하는 반도체 장치의 캐패시터 제조방법.
  17. 제10항에 있어서,
    상기 제1하부전극 및 상기 제2하부전극은 동일한 물질로 형성하는 반도체 장치의 캐패시터 제조방법.
  18. 제10항에 있어서,
    상기 제2절연막, 상기 제2식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계에서,
    상기 제1절연막 및 상기 제2절연막은 BOE(Buffered Oxide Etchant) 또는 불산(HF)용액을 단독으로 사용하여 제거하거나, 이들이 혼합된 혼합용액을 사용하여 제거하는 반도체 장치의 캐패시터 제조방법.
  19. 제10항에 있어서,
    상기 제2절연막, 상기 식각정지막 및 상기 제1절연막을 순차적으로 제거하는 단계에서,
    상기 식각정지막은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)이 혼합된 혼합용액을 사용하여 제거하는 반도체 장치의 캐패시터 제조방법.
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