KR100884346B1 - 반도체소자의 캐패시터 형성방법 - Google Patents
반도체소자의 캐패시터 형성방법 Download PDFInfo
- Publication number
- KR100884346B1 KR100884346B1 KR1020070108244A KR20070108244A KR100884346B1 KR 100884346 B1 KR100884346 B1 KR 100884346B1 KR 1020070108244 A KR1020070108244 A KR 1020070108244A KR 20070108244 A KR20070108244 A KR 20070108244A KR 100884346 B1 KR100884346 B1 KR 100884346B1
- Authority
- KR
- South Korea
- Prior art keywords
- dummy
- region
- pattern
- film
- cell region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000003990 capacitor Substances 0.000 title claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 claims abstract description 32
- 238000003860 storage Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000002161 passivation Methods 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 92
- 239000000758 substrate Substances 0.000 claims description 22
- 239000011241 protective layer Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 9
- 239000005368 silicate glass Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
셀 영역, 더미 영역 및 주변회로 영역을 포함하는 기판 상에 몰드절연막 및 보호막을 형성하고, 셀 영역 및 더미 영역의 몰드절연막 및 보호막을 식각하여 상기 셀 영역에는 스토리지노드홀을 포함하고, 더미 영역에는 더미노드홀을 포함하는 몰드절연막 패턴들 및 보호막 패턴들을 형성한다. 몰드절연막 패턴들 및 보호막 패턴들이 형성된 기판 상에 금속막을 형성한 후, 금속막을 노드분리하여 셀 영역의 스토리지노드홀 내벽에 하부전극들을 형성하면서, 더미 영역의 더미노드홀 내벽에 더미 패턴을 형성한다. 하부전극 및 더미 패턴이 형성된 기판 상에 캡핑막을 형성한 후, 캡핑막 상에 셀 영역 및 더미 영역을 부분적으로 노출시키는 레지스트막 패턴을 형성한다. 레지스트 패턴에 의해 노출된 캡핑막 부분을 제거하여 셀 영역 및 더미 영역의 보호막 패턴들을 노출시키는 캡핑막 패턴을 형성하고, 노출된 셀 영역 및 더미 영역의 보호막 패턴들을 제거하여 셀 영역 및 더미 영역의 몰드 절연막 패턴을 노출시킨 후, 셀 영역 및 더미 영역의 몰드 절연막 패턴이 노출된 기판의 레지스트막 패턴 및 캡핑막 패턴을 제거하여 주변회로 영역의 보호막 패턴을 노출시킨다. 그리고 주변회로 영역의 보호막 패턴에 의해 주변회로 영역의 몰드 절연막 패턴을 보호하면서, 셀 영역 및 더미 영역의 몰드 절연막 패턴을 제거하여 하부전극 및 더미 패턴의 외벽을 노출시키는 단계를 포함한다.
캐패시터, 단차방지, 더미 영역, 더미 패턴
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로는 반도체소자의 캐패시터 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 소자가 차지하는 면적은 점점 감소하고 있다. 특히, 디램(DRAM) 소자의 캐패시터가 차지하는 면적은 감소함에 따라, 제한된 면적 내에서 소자의 동작에 필요한 전하, 예컨대, 충분한 정전용량을 확보하기가 어려워지고 있다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 확보하기 위한 다양한 방법이 시도되고 있다. 특히, 실린더 구조와 같은 형태로 캐패시터의 종횡비(aspect ratio)를 증가시켜 하부전극의 유효 면적을 증가시키는 방법이 도입되고 있다.
그런데, 실린더형 하부전극을 형성하는 과정에서 하부전극의 외벽을 노출시키기 위한 습식 딥 아웃(dip- out) 공정이 수반된다. 이때, 습식 딥 아웃 공정 시 이용되는 습식 캐미컬의 영향으로 하부전극들이 쓰러져(Leaning) 인접하는 하부전극과 브릿지되는 불량이 유발될 수 있다. 또한, 실리더형 하부전극의 높이가 증가 함에 따라, 캐패시터가 형성되는 셀 영역과 캐패시터가 형성되지 않은 주변회로 영역 간의 단차가 증가하고 있다. 셀 영역과 주변회로 영역 간에 단차 증가는 후속 공정 예컨대, 배선 형성 시 노광 공정의 DOF(depth of Focus) 공정 마진을 감소시키는 요인으로 작용하고 있다. 따라서, 후속 배선 형성 시 구현하고자 하는 선폭을 얻기가 어려워 소자의 신뢰성 및 제조 수율이 저하될 수 있다.
본 발명에 따른 반도체소자의 캐패시터 형성방법은, 셀 영역, 더미 영역 및 주변회로 영역을 포함하는 기판 상에 몰드절연막 및 보호막을 형성하는 단계; 상기 셀 영역 및 더미 영역의 몰드절연막 및 보호막을 식각하여 상기 셀 영역에는 스토리지노드홀을 포함하고, 상기 더미 영역에는 더미노드홀을 포함하는 몰드절연막 패턴들 및 보호막 패턴들을 형성하는 단계; 상기 몰드절연막 패턴들 및 보호막 패턴들이 형성된 기판 상에 금속막을 형성하는 단계; 상기 금속막을 노드분리하여 상기 셀 영역의 스토리지노드홀 내벽에 하부전극들을 형성하면서, 상기 더미 영역의 더미노드홀 내벽에 더미 패턴을 형성하는 단계; 상기 하부전극 및 더미 패턴이 형성된 기판 상에 캡핑막을 형성하는 단계; 상기 캡핑막 상에 상기 셀 영역 및 더미 영역을 부분적으로 노출시키는 레지스트막 패턴을 형성하는 단계; 상기 레지스트 패턴에 의해 노출된 캡핑막 부분을 제거하여 상기 셀 영역 및 더미 영역의 보호막 패턴들을 노출시키는 캡핑막 패턴을 형성하는 단계; 상기 노출된 셀 영역 및 더미 영역의 보호막 패턴들을 제거하여 셀 영역 및 더미 영역의 몰드 절연막 패턴을 노출시키는 단계; 상기 셀 영역 및 더미 영역의 몰드 절연막 패턴이 노출된 기판의 레지스트막 패턴 및 캡핑막 패턴을 제거하여 주변회로 영역의 보호막 패턴을 노출시키는 단계; 및 상기 주변회로 영역의 보호막 패턴에 의해 주변회로 영역의 몰드 절연막 패턴을 보호하면서, 상기 셀 영역 및 더미 영역의 몰드 절연막 패턴을 제거하여 하부전극 및 더미 패턴의 외벽을 노출시키는 단계를 포함한다.
상기 몰드절연막은 산화막으로 형성하는 것이 바람직하다.
상기 보호막은 상기 몰드절연막과 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기 식각선택비를 갖는 물질막은 알루미늄질화(AlN)막으로 형성하는 것이 바람직하다.
상기 더미 패턴은 셀 영역에 형성된 하부전극을 감싸는 가드링 타입(guard ring type)으로 형성하는 것이 바람직하다.
상기 더미 패턴은 1개 내지 3개 정도로 형성하는 것이 바람직하다.
상기 더미 영역에 형성된 몰드절연막 패턴들은 상기 셀 영역의 스토리지노드홀에 의해 노출된 기판의 선폭보다 상대적으로 큰 선폭으로 기판이 노출되게 형성하는 것이 바람직하다.
상기 레지스트막 패턴은 셀 영역과, 셀 영역 및 주변회로 영역의 경계부분에 형성된 더미영역이 1/2 정도 노출되게 형성하는 것이 바람직하다.
상기 캡핑막은 산화막으로 형성하는 것이 바람직하다.
상기 캡핑막은 상기 더미 패턴을 채울 수 있는 정도의 두께로 형성하는 것이 바람직하다.
상기 주변회로 영역에는 몰드절연막 패턴 및 보호막 패턴이 남아있으면서, 하부전극 및 더미 패턴의 외벽을 노출시키는 단계 이후에, 상기 기판 상에 유전체막 및 상부전극을 형성하는 단계를 더 포함할 수 있다.
(실시예)
도 1을 참조하면, 반도체기판(100) 상에 층간절연막(110)을 형성한다. 여기서, 디램(DRAM)과 같은 메모리 소자에서 반도체기판(100)은 전하의 형태로 데이터를 저장하는 셀 영역(A)과, 저장된 데이터의 입력 및 출력을 위한 주변회로 영 역(C)으로 구성되며, 셀 영역(A)과 주변회로 영역(C)의 경계에 더미 영역(B)을 포함한다. 더미 영역(B)에는 셀 영역(A)에 형성되는 패턴과 동일한 형상의 더미 패턴을 형성할 수 있다. 이러한 더미 패턴은 소자의 동작에는 관여하지 않으면서, 셀 영역(A)의 에지 부분에서 형성되는 패턴을 보호하고, 셀 영역(A)의 에지 부분에서 발생 될 수 있는 결함을 방지하는 배리어 역할을 한다.
도면에는 상세하게 나타나지 않았지만, 층간절연막(110)을 형성하기 이전에, 반도체기판(100)에는 STI(Shollow Trench Isolation) 공정으로 수행된 소자분리막에 의해 활성영역이 설정되고, 반도체기판(100)의 활성영역에 소스/드레인영역을 포함하는 불순물 영역 및 게이트 전극을 포함하는 트랜지스터(도시되지 않음)가 형성된다. 또한, 트랜지스터를 형성한 이후에, 트랜지스터를 절연시키기 위한 절연막(도시되지 않음)이 형성되고, 절연막을 관통하여 반도체기판(100)의 활성영역에 접속되는 비트라인 콘택 및 비트라인(도시되지 않음)이 형성된다.
이때, 층간절연막은 산화막 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막을 포함하는 그룹 중에서 어느 하나를 이용하는 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
셀 영역(A) 및 더미 영역(B)의 층간절연막(110)을 관통하여 반도체기판(100) 의 활성영역과 전기적으로 접속하는 스토리지노드콘택(SNC;Storage Node Contact)(120)을 형성한다. 구체적으로, 층간절연막(100)을 선택적으로 식각하여 셀 영역에는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀 매립하는 콘택용물질막을 형성한다. 계속해서, 콘택용물질막을 분리시키는 평탄화 공정 예컨대, 화학적기계적연마(CMP;Chemical Mechanical Polishing)공정을 수행하여 스토리지노드콘택(120)을 형성한다. 스토리지노드콘택 형성 시, 더미 영역에는 동일한 형성 과정을 통해 더미콘택이 형성된다. 콘택용물질막은 폴리실리콘을 포함하는 도전막으로 형성할 수 있다. 여기서, 스토리지노드콘택(120)은 후속 캐패시터 하부전극과 반도체기판 상에 형성된 불순물 영역을 전기적으로 접속시키는 역할을 한다.
층간절연막(110) 및 스토리지노드콘택(120) 상에 식각정지막(130), 몰드절연막(140) 및 보호막(150)을 형성한다. 식각정지막(130)은 층간절연막(120)과 식각선택비를 갖는 물질막 예컨대, 실리콘질화(SiN)막으로 형성할 수 있다. 식각정지막(130)은 후속 몰드절연막(140) 제거 시 스토리지노드콘택(120) 및 층간절연막(110)의 오버식각을 방지하기 위한 역할을 한다.
몰드절연막(140)은 산화막 예컨대, TEOS(PE-TEOS; Tetra Ethyl Ortho Silicate)막의 단일막 또는 PE-TEOS막 하부에 PSG(Phospho SIlicate Glass)막이 적층된 이중막 구조로 형성할 수 있다. 몰드절연막(140)은 후속 캐패시터의 정전 용량을 확보하면서 하부전극 패턴 기울어짐 현상을 방지할 수 있는 높이 정도로 형성하는 것이 바람직하다. 보호막(150)은 몰드절연막(140)과 식각선택비를 갖는 물질막 예컨대, 알루미늄질화(AlN)막으로 형성할 수 있다.
도 2를 참조하면, 셀 영역 및 더미 영역의 보호막(150) 및 몰드절연막(140)을 선택적으로 식각하여 셀 영역에는 스토리지노드홀(141)을 포함하고, 더미 영역에는 더미 노드홀(141a)을 포함하는 몰드절연막 패턴(140a)들 및 보호막 패턴(151)들을 형성한다. 이때, 스토리지노드홀(140) 및 더미 노드홀(141a)에 바닥에, 스토리지노드콘택(120)이 노출된다.
더미 노드홀(141a)은 셀 영역(A)과 주변회로 영역(C)의 사이의 더미 영역(B)에 형성되며 바람직하게는, 1개 내지 3개 정도 형성할 수 있다. 더미 노드홀(141a)은 스토리지노드홀(141)과 동일한 선폭을 가지게 형성될 수 있다. 더미 영역(B)과 주변회로 영역(C)의 경계 부분에 형성되는 최외곽 더미 노드홀(141a)은 스토리지노드홀(141)에 의해 노출된 기판의 선폭 보다 상대적으로 큰 선폭을 가지게 형성할 수 있다. 스토리지노드홀(141) 및 더미노드홀(141a)이 형성됨에 따라, 하부전극의 3차원 형상을 유도하는 형틀(mold)이 형성된다.
한편, 더미 노드홀(141a)은 도 9에 제시된 바와 같이, 셀 영역(A)의 스토리지노드홀(141)들 외곽을 감싸는 트렌치 형태의 가드링 타입(guarding type)로 형성할 수도 있다. 이때에도, 셀 영역(A)의 스토리지노드홀(141)의 선폭(d1) 보다 더미 노드홀(141a)의 선폭(d2)이 상대적으로 큰 선폭을 가지게 형성하는 것이 바람직하다.
도 3을 참조하면, 몰드절연막 패턴(140a)들 및 보호막 패턴(151)이 형성된 기판 상에 금속막(160)을 형성한다. 금속막(160)은 금속막 예컨대, Ru, Pt, Ir, Rh, Pd, Hf, Ti, W, Ta, Au 및 Ag로 이루어진 그룹 중에서 선택된 어느 하나 또는 이들을 질화물과 혼합한 혼합물을 포함하여 형성할 수 있다. 금속막(160)은 원자층 증착 방법(ALD;Atomic Layer Deposition) 또는 플라즈마 인가 원자층 증착 방법(PEALD; Plasma Enhance Atomic Layer Deposition)을 이용하여 형성할 수 있다.
도 4를 참조하면, 금속막(도 3의 160)을 노드분리하여 셀 영역(A)에는 실린더 형태의 하부전극(161)들을 형성하고, 더미 영역(A)에는 실린더 형태의 더미 패턴(161a)들을 형성한다. 노드분리는 평탄화 공정 예컨대, 에치백(etch back) 공정 또는 화학기계연마(CMP; Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다.
이때, 보호막 패턴(151)들은 노드 분리 시 식각종료층(stop layer) 역할을 한다. 더미 패턴(161a)들은 더미 노드홀(141a)의 형성 갯 수에 따라 달라지며, 최외곽 더미 패턴은 실린더 하부전극(161)의 선폭보다 상대적으로 큰 선폭을 가지게 형성된다. 더미 패턴(161a)들은 셀 영역에 형성되는 하부전극(161)이 후속 공정과정에서 손상되는 것을 방지하는 배리어 역할을 한다.
도 5를 참조하면, 보호막 패턴(151)들, 하부전극(161) 및 더미 패턴(161a) 상에 캡핑막(170) 및 포토레지스트막(180)을 형성한다. 캡핑막(170)은 산화막 예컨대, USG, PSG, PETEOS, TEOS 및 BPSG 산화막을 포함하는 그룹 중에서 어느 하나를 선택하여 형성할 수 있다.
이때, 캡핑막(170)은 하부전극(161) 및 더미 패턴(161a)의 상부 부분을 덮을 수 있는 정도의 두께 또는, 하부전극 및 더미 패턴 내부를 채울 수 있는 정도의 두께로 형성할 수 있다. 또한, 캡핑막(170)은 더미 패턴(161a) 중에서 선폭이 가장 큰 최외곽 더미 패턴을 채울 수 있는 정도의 두께로 형성할 수 있다. 예를 들어, 캡핑막(161a)은 최외곽 더미 패턴의 선폭이 100nm 정도로 형성하는 경우, 50nm 정도의 두께로 형성하는 것이 바람직하다. 따라서, 캡핑막(170)은 최외곽 더미 패턴의 폭에 따라 두께를 달리하여 형성할 수 있다.
캡핑막(170)은 포토레지스트막(180)이 하부전극(161) 및 더미 패턴(161a) 내부로 흘러들어가는 것을 방지하는 역할을 한다. 이에 따라, 포토레지스트막(170)이 하부전극(161) 및 더미 패턴(161a) 내부에 형성된 후, 후속 노광 공정 및 스트립(PR Strip) 공정 과정에서 제거되지 않아 하부전극(161) 및 더미 패턴(161a) 바닥면에 잔류되어 유발되는 결함(defect)을 방지할 수 있다.
도 6을 참조하면, 포토레지스트막(도 5의 170)에 노광 공정 및 현상공정을 수행하여 셀 영역(A)과, 더미 영역(B)을 부분적으로 노출시키는 포토레지스트 패턴(181)을 형성한다.
여기서, 포토레지스트 패턴(181)은 더미 영역(B)을 적어도 1/2 정도 노출되게 형성할 수 있다. 보다 구체적으로, 포토레지스트 패턴(181)은 더미 영역(B) 및 주변회로 영역(C)의 경계에 형성되는 최외곽 더미 패턴을 부분적으로 노출되게 형성할 수 있다. 포토레지스트 패턴(181)은 더미 영역(B)을 적어도 1/2 정도 노출되게 형성함으로써, 주변회로 영역(C)을 보다 더 신뢰성 있게 차단할 수 있다.
포토레지스트 패턴(181)에 의해 노출된 캡핑막을 선택적으로 제거하여 잔류 캡핑막 패턴(171)을 형성한다. 캡핑막 패턴(171)은 건식 식각공정을 수행하여 형성할 수 있다. 이때, 보호막 패턴(151)들은 식각종료층으로 이용되어, 하부 전 극(161) 및 더미 패턴(161a) 내부에 캡핑막이 잔류될 수 있다. 잔류된 캡핑막 패턴(171)은 후속 셀 영역(A) 및 더미 영역(B)의 보호막 패턴(151)들 제거 시 주변회로 영역(C)의 보호막 패턴(151) 일부가 제거되는 것을 방지하는 역할을 한다.
도 7을 참조하면, 포토레지스트 패턴(181)에 의해 부분적으로 노출된 보호막 패턴(151)들을 선택적으로 제거한다. 그러면, 셀 영역(A) 및 더미 영역(B)의 몰드절연막 패턴(140a) 들 상부 표면에 형성된 보호막 패턴(151)들은 제거되고, 주변회로영역(C)의 몰드절연막(140) 상부 표면에 형성된 보호막(151) 패턴은 남아있게 된다. 보호막 패턴(151)들은 건식 식각 공정을 수행하여 제거할 수 있다. 이때, 포토레지스트 패턴(181)에 의해 더미 영역(B) 및 주변회로 영역(C)의 경계 부분을 보다 더 신뢰성 있게 차단하므로, 주변회로 영역(C)의 보호막 패턴(151)을 안정적으로 보호할 수 있다. 따라서, 후속 셀 영역(A) 및 더미 영역(B)의 단차방지박 패턴들(140a)을 제거하기 위한 습식 딥 아웃 공정에서, 주변회로 영역(C)의 몰드절연막 패턴(140a)의 손실(loss)을 방지하여 최외곽 더미 패턴의 휨 또는 리닝(leannig) 현상을 억제할 수 있다.
도 8을 참조하면, 레지스트 패턴(도 6의 181)을 제거한 후, 하부전극(161) 및 더미 패턴(161a) 내부에 잔류된 캡핑막 패턴(171)을 제거한다. 잔류된 캡핑막패턴(171)은 건식 식각 또는 습식 식각 공정을 수행하여 제거할 수 있다.
계속해서, 셀 영역(A) 및 더미 영역(B)의 몰드절연막 패턴(도 7의 140a)을 선택적으로 제거한다. 그러면, 셀 영역(A)에는 실린더형 하부전극(161)의 외벽이 노출되고 더미 영역(B)에는 실린더 형태의 더미 패턴(161a)의 외벽이 노출된다. 이 에 따라, 하부전극의 유효 표면적을 증가시켜 캐패시터의 정전용량을 보다 더 확보할 수 있다. 이때, 주변회로 영역(C)의 몰드절연막 패턴(140a) 상부 표면에는 보호막 패턴(151)이 형성되어 있어 습식용액이 주변회로 영역(C)으로 침투하는 것을 억제시켜 주변회로 영역의 몰드절연막 패턴(140a)이 제거되는 것을 방지한다. 몰드절연막(140)은 습식용액을 이용한 습식식각을 수행하여 제거할 수 있다. 습식식각은 하부전극(161)으로 사용된 금속막의 손상을 최소화하고, 몰드절연막(140)을 선택적으로 제거할 수 있는 케미컬 예컨대, BOE 용액 또는 불산(HF)이 함유된 습식용액을 사용할 수 있다.
이에 따라, 주변회로 영역의 몰드절연막을 제거하지 않은 실린더 형태의 하부전극 및 더미 패턴을 형성할 수 있다. 더욱이, 주변회로 영역의 몰드절연막을 제거하지 않으므로, 셀 영역 및 주변회로 영역간의 단차를 최소화하여 후속 공정 예컨대, 층간절연막 형성 및 배선 공정 공정의 평탄화를 안정적으로 확보할 수 있다. 또한, 하부전극보다 상대적으로 큰 선폭을 가진 최외각 더미 패턴이 기울어져 브릿지되는 불량을 방지할 수 있다.
한편, 캡핑막 제거 공정을 수행하더라도, 하부전극 및 더미 패턴의 높은 종횡비(aspect radio)로 인해 캡핑막이 완전히 제거되지 못하고 하부전극 및 더미 패턴 바닥에 잔류될 수도 있다. 이때, 몰드절연막 제거 공정 시 바닥에 잔류된 캡핑막이 함께 제거될 수 있으므로, 하부전극 및 더미 패턴의 바닥면을 보다 더 신뢰성 있게 노출할 수 있다.
도면에는 구체적으로 도시되지 않았지만, 몰드절연막을 선택적으로 제거한 이후에, 실린더 형태의 하부전극 및 더미 패턴 전면에 유전막 및 상부전극을 형성한다. 유전막은 유전상수가 높은 절연막 예컨대, Al2O3, HfO2, ZrO2, Ta2O5, TiO2 막을 포함하는 그룹 중에서 어느 하나를 선택하여 형성할 수 있다. 상부전극은 금속층 예를 들어 티타늄, 티타늄질화막, 탄탈륨질화막, 텅스텐질화막, 백금 또는 루테늄을 포함하는 그룹 중에서 어느 하나를 선택하여 형성할 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 7은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
Claims (11)
- 셀 영역, 더미 영역 및 주변회로 영역을 포함하는 기판 상에 몰드절연막 및 보호막을 형성하는 단계;상기 셀 영역 및 더미 영역의 몰드절연막 및 보호막을 식각하여 상기 셀 영역에는 스토리지노드홀을 포함하고, 상기 더미 영역에는 더미노드홀을 포함하는 몰드절연막 패턴들 및 보호막 패턴들을 형성하는 단계;상기 몰드절연막 패턴들 및 보호막 패턴들이 형성된 기판 상에 금속막을 형성하는 단계;상기 금속막을 노드분리하여 상기 셀 영역의 스토리지노드홀 내벽에 하부전극들을 형성하면서, 상기 더미 영역의 더미노드홀 내벽에 더미 패턴을 형성하는 단계;상기 하부전극 및 더미 패턴이 형성된 기판 상에 캡핑막을 형성하는 단계;상기 캡핑막 상에 상기 셀 영역 및 더미 영역을 부분적으로 노출시키는 레지스트막 패턴을 형성하는 단계;상기 레지스트 패턴에 의해 노출된 캡핑막 부분을 제거하여 상기 셀 영역 및 더미 영역의 보호막 패턴들을 노출시키는 캡핑막 패턴을 형성하는 단계;상기 노출된 셀 영역 및 더미 영역의 보호막 패턴들을 제거하여 셀 영역 및 더미 영역의 몰드 절연막 패턴을 노출시키는 단계;상기 셀 영역 및 더미 영역의 몰드 절연막 패턴이 노출된 기판의 레지스트막 패턴 및 캡핑막 패턴을 제거하여 주변회로 영역의 보호막 패턴을 노출시키는 단계; 및상기 주변회로 영역의 보호막 패턴에 의해 주변회로 영역의 몰드 절연막 패턴을 보호하면서, 상기 셀 영역 및 더미 영역의 몰드 절연막 패턴을 제거하여 하부전극 및 더미 패턴의 외벽을 노출시키는 단계를 포함하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 몰드절연막은 산화막으로 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 보호막은 상기 몰드절연막과 식각선택비를 갖는 물질막으로 형성하는 반도체소자의 형성방법.
- 제3항에 있어서,상기 식각선택비를 갖는 물질막은 알루미늄질화(AlN)막으로 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 더미 패턴은 셀 영역에 형성된 하부전극을 감싸는 가드링 타입(guard ring type)으로 형성하는 반도체소자의 캐패시터 형성방법
- 제1항에 있어서,상기 더미 패턴은 1개 내지 3개 정도로 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 더미 영역에 형성된 몰드절연막 패턴들은 상기 셀 영역의 스토리지노드홀에 의해 노출된 기판의 선폭보다 상대적으로 큰 선폭으로 기판이 노출되게 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 레지스트막 패턴은 셀 영역과, 셀 영역 및 주변회로 영역의 경계부분에 형성된 더미영역이 1/2 정도 노출되게 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 캡핑막은 산화막으로 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 캡핑막은 상기 더미 패턴을 채울 수 있는 정도의 두께로 형성하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 주변회로 영역에는 몰드절연막 패턴 및 보호막 패턴이 남아있으면서, 하부전극 및 더미 패턴의 외벽을 노출시키는 단계 이후에,상기 기판 상에 유전체막 및 상부전극을 형성하는 단계를 더 포함하는 반도체소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070108244A KR100884346B1 (ko) | 2007-10-26 | 2007-10-26 | 반도체소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070108244A KR100884346B1 (ko) | 2007-10-26 | 2007-10-26 | 반도체소자의 캐패시터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100884346B1 true KR100884346B1 (ko) | 2009-02-18 |
Family
ID=40681801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070108244A KR100884346B1 (ko) | 2007-10-26 | 2007-10-26 | 반도체소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100884346B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101096256B1 (ko) | 2009-06-29 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 연결 콘택 형성 방법 |
| WO2022088781A1 (zh) * | 2020-10-26 | 2022-05-05 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036059A (ko) * | 1995-03-13 | 1996-10-28 | 김광호 | 반도체 메모리장치의 금속배선 및 그 제조방법 |
| KR19990073712A (ko) * | 1998-03-02 | 1999-10-05 | 윤종용 | 씨오비(cob)를 구비한 반도체 메모리 장치 및 그 제조방법 |
| KR20000004408A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 메모리 소자의 제조방법 |
| KR20050072168A (ko) * | 2004-01-02 | 2005-07-11 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조방법 |
-
2007
- 2007-10-26 KR KR1020070108244A patent/KR100884346B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036059A (ko) * | 1995-03-13 | 1996-10-28 | 김광호 | 반도체 메모리장치의 금속배선 및 그 제조방법 |
| KR19990073712A (ko) * | 1998-03-02 | 1999-10-05 | 윤종용 | 씨오비(cob)를 구비한 반도체 메모리 장치 및 그 제조방법 |
| KR20000004408A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 메모리 소자의 제조방법 |
| KR20050072168A (ko) * | 2004-01-02 | 2005-07-11 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101096256B1 (ko) | 2009-06-29 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 연결 콘택 형성 방법 |
| WO2022088781A1 (zh) * | 2020-10-26 | 2022-05-05 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9082784B2 (en) | Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region | |
| US7985645B2 (en) | Semiconductor device having a high aspect cylindrical capacitor and method for fabricating the same | |
| US7476922B2 (en) | Logic device having vertically extending metal-insulator-metal capacitor between interconnect layers and method of fabricating the same | |
| KR100722988B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2011108927A (ja) | 半導体装置の製造方法 | |
| JP2007049016A (ja) | 半導体装置およびその製造方法 | |
| US7396772B2 (en) | Method for fabricating semiconductor device having capacitor | |
| JP2006157002A (ja) | キャパシタの製造方法及び半導体装置の製造方法 | |
| JP2010123961A (ja) | 半導体装置の配線構造物及びその形成方法 | |
| US11929207B2 (en) | Semiconductor device and method for fabricating the same | |
| US7504300B2 (en) | Method for fabricating semiconductor memory device having cylinder type storage node | |
| CN113013092A (zh) | 半导体结构的形成方法及半导体结构 | |
| KR100869236B1 (ko) | 커패시터 제조 방법 및 이를 사용한 디램 장치의 제조 방법 | |
| KR100884346B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| US8153486B2 (en) | Method for fabricating capacitor | |
| KR101557871B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20150107433A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101090470B1 (ko) | 실린더형 커패시터 형성 방법 | |
| JP2012222088A (ja) | 半導体装置 | |
| KR20080108697A (ko) | 커패시터의 형성 방법 및 반도체 소자의 제조방법 | |
| KR20100004648A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20060035473A (ko) | 실린더형 커패시터의 하부 전극 제조방법 | |
| KR100678641B1 (ko) | 반도체 집적 회로 장치와 그 제조 방법 | |
| KR20100053210A (ko) | 반도체 장치 제조방법 | |
| KR20060068993A (ko) | 반도체 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |