KR20060035473A

KR20060035473A - 실린더형 커패시터의 하부 전극 제조방법

Info

Publication number: KR20060035473A
Application number: KR1020040084990A
Authority: KR
Inventors: 윤국한; 김종규; 정상섭; 최성길
Original assignee: 삼성전자주식회사
Priority date: 2004-10-22
Filing date: 2004-10-22
Publication date: 2006-04-26

Abstract

본 발명은 셀 영역과 주변회로 영역을 구비하는 반도체 기판 상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계; 상기 콘택 플러그 및 층간 절연막 상에 버퍼 산화층을 형성하는 단계; 상기 버퍼 산화층 상에 상기 버퍼 산화층과 습식 식각 선택비를 갖는 몰드 희생층을 형성하는 단계; 상기 몰드 희생층 및 버퍼 산화층을 패터닝하여 상기 콘택 플러그를 노출하는 개구부를 갖는 몰드 희생층 패턴 및 버퍼 산화층 패턴을 형성하는 단계; 상기 개구부의 내벽 및 바닥과 상기 몰드 희생층 패턴 상에 하부 전극용 금속막을 형성하는 단계; 상기 개구부를 매몰하도록 상기 하부 전극용 금속막 상에 전극 분리 희생층으로서 포토레지스트를 도포하는 단계; 상기 포토레지스트층의 상부를 에치백하여 하부 전극을 노출하는 단계; 상기 노출된 하부 전극용 금속막을 상기 에치백 된 포토레지스트층의 높이까지 에치백이나 화학기계연마(CMP)법을 이용하여 셀별로 분리하는 단계; 상기 몰드 희생층 패턴을 제거하여 실린더형의 하부 전극을 형성하는 단계; 및 상기 하부 전극 내부에 남아있는 포토레지스트를 제거하는 애싱 단계를 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법 관해 개시한다.

이상과 같이, 본 발명은 하부 전극 분리 단계에서 포토레지스트 코팅 공정과 에치백 공정으로 실린더 내부를 포토레지스트로 채운 상태에서 산화막을 제거하므로 실린더 내부를 산화막 제거를 위한 캐미칼로부터 보호하여 층간 절연막과 콘택 플러그 물질인 폴리 실리콘이 식각되는 결함을 방지한다.

실린더형 커패시터, 포토레지스트, 하부전극 분리

Description

실린더형 커패시터의 하부 전극 제조방법{Method of Cylinder Type Capacitor}

도 1a 내지 도 1d는 종래 기술에 의한 실린더형 커패시터의 하부 전극 제조방법을 설명하기 위하여 도시한 단면도,

도 2a 내지 도 2g는 본 발명의 실시예에 의한 실린더형 하부 전극 제조방법을 설명하기 위하여 도시한 단면도들이다.

본 발명은 실린더형 커패시터의 하부 전극 제조방법에 관한 것으로서, 보다 상세하게는 하부 전극 분리 단계에서 포토레지스트 코팅 공정과 에치백 공정으로 실린더 내부를 포토레지스트로 채운 상태에서 산화막을 제거함으로써 실린더 내부를 산화막 제거를 위한 캐미칼로부터 보호하여 층간 절연막과 하부 콘택 플러그 물질인 폴리 실리콘이 식각되는 결함을 방지하는 것에 관한 것이다.

회로가 고집적화 됨에 따라 메모리 셀의 캐패시터 충전 전하는 감소되고, 메모리 셀 면적은 작아지고 있다. 따라서, 회로를 구성하는 소자들 간의 간격은 상대적으로 좁아지고 그에 따라 소자를 구성하는 기술 또한 점점 복잡화 되어가고 있 다.

이에 따라 작지만 충분한 용량를 갖는 캐패시터를 얻는 것이, 보다 진보된 고집적 반도체 장치 개발을 위한 가장 중요한 요소의 하나가 되었다. 이와같은 요구에 따라 메모리 셀의 캐패시터의 용량을 증가시키기 위한 여러방법이 제시되었고 많은 종류의 캐패시터가 등장했지만 캐패시터를 형성하는 기본구조는 어느 것이나 같다.

메모리 셀에서의 캐패시터의 구조는 하부전극과 유전체 상부전극으로 구성되는 금속절연물 반도체(MIS:Metal Insulator Semiconductor)를 그 기본구조로 하고 있다. 회로의 집적화에 따라 셀에서 캐패시터가 차지하는 공간이 작아짐으로서 캐패시터의 유효면적, 간격, 유전체의 유전율에 제한을 가지왔다.

상기의 캐패시터의 세 가지 구성요소중 간격은 적을수록 캐패시터의 용량을 증가 시킨다. 간격은 극판사이에 삽입되는 유전체의 성질가도 밀접한 관계가 있으며, 간격을 제한하는 주요인은 유전체의 누설전류와 파괴전압이다. 주어진 유전체막의 두께에서, 누설전류가 적어면 적을수록, 파괴전압이 크면 클수록 좋은 유전체가 된다.

또한 캐패시터의 유전체는 캐패시터의 극판간격 및 유효면적과 밀접한 관계가 있다. 큰 유전상수를 가지면서 두께를 얇게 할 수있고, 누설전류가 적고, 파괴전압이 큰 유전체일수록 메모리 셀 내에서 캐패시터가 차지하는 공간을 작게 할 수 있다. 이와같은 유전체는 캐패시터의 용량을 증가 시킬 수 있고, 메모리 셀의 크기를 더 작게 할 수 있다. 큰 유전상수를 갖는 대표적인 유전체로서는 오산화 이탄탈 륨(Ta₂O₅)이나 삼산화 티타 스트론튬(SrTiO₃:STO), 삼산화 티타스트론튬화 바륨[(BaSr)TiO₃: BST]등이 있다.

다음으로 유전막의 유효 면적을 증가시키는 방법으로는 캐패시터의 유효면적은 용량과 비례하지만 셀의 축소에 따라 면적이 축소되기 때문에 제한 된 영역내에서 유효면적을 크게 하기 위한 트렌치 커패시터(trench capacitor)와 같은 복잡한 형상의 커패시터를 형성하는 방법이 제안되고 있다.

또는 하부 전극이 복잡한 형상을 가지는, 즉, 3차원적인 형상의 하부 전극을 가지는 커패시터가 제안되고 있다. 예컨대, 핀형 전극(fin type node), 반구(Hemisphere type node), 스택형 전극(stack type node) 및 실린더형 전극(cylinder type node) 을 비롯해서 이들의 복합형 등 다양한 종류의 캐패시터가 등장했다.

도 1a 내지 도 1d는 종래 기술에 의한 실린더형 하부 전극을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

구체적으로, 반도체 기판(11) 상의 층간 절연막(Inter Layer Dielectric: ILD, 13) 내에 전도성 플러그(15)를 형성한다. 상기 층간 절연막(13)은 산화막을 이용하여 형성한다. 상기 층간 절연막(13)은 비트 라인(미도시) 사이를 절연하는데 이용된다. 그리고 상기 전도성 플러그(15) 및 층간 절연막(13) 상에 버퍼 산화층(17), 습식 식각 스톱퍼(wet etching stopper, 19), 몰드 희생 산화층(21)을 순차적으로 형성한다. 상기 습식 식각 스톱퍼(19)는 탄탈륨 산화막(TaO)을 이용하여 형성한다(도 1a). 경우에 따라서는 버퍼 산화층(17)의 형성은 생략하기도 한다.

다음으로 상기 몰드 희생 산화층(21), 습식 식각 스톱퍼(19) 및 버퍼 산화층(17)을 패터닝(patterning)하여 상기 전도성 플러그(15)를 노출하는 개구부(23)를 형성한다. 상기 개구부(23)는 금속 하부 전극가 형성될 부분이다(도 1b).

상기 개구부(23)의 내벽 및 바닥과 상기 몰드 희생 산화층(21) 상에 금속 하부 전극용 금속막(25)을 형성한다. 상기 금속 하부 전극용 금속막(25)은 귀금속막, 예컨대 루테늄막을 이용하여 형성한다. 이어서, 상기 개구부(23)를충분히 매립하도록 금속막 상에 전극 분리 희생층(27)을 증착한다(도1c).

계속하여, 에치백(etch back)이나 화학기계적연마(CMP)법을 이용하여 상기 전극 분리 희생층(27) 및 금속 하부 전극용 금속막(25)이 평탄화되도록 식각한다. 다음에, 전극 분리 희생층(27) 및 몰드 희생 산화층(21)을 습식 식각 방법을 이용하여 습식 식각 스톱퍼(19)가 드러날 때까지 제거하여 금속 하부 전극(29)를 형성한다(도 1d).

그러나 상술한 바와 같은 종래의 실린더형 하부 전극을 갖는 반도체 소자의 제조방 법은 다음과 같은 문제점이 있다.

즉, 습식 식각 방법을 이용하여 몰드 희생 산화층(21)을 제거하는 도 2d의 단계에서 하부 전극용 금속막(25)과 습식 식각 스톱퍼(19)간의 접착(adhesion)이 불량하여 식각 용액이 습식 식각 스톱퍼(19) 아래의 버퍼 산화층(17)이나 층간 절연막(13)을 녹여 버리는 습식 식각 손상이 발생한다. 다시 말해, 도 2d의 참조부호 'A'로 표시한 바와 같이 층간 절연막(13) 과 층간 절연막(13) 내의 전도성 플러그(15)나 습식 식각 스톱퍼(19) 아래의 버퍼 산화층(17)이이 습식 식각 손상을 받게 된다.

이와 같은 습식 식각 손상은 스트레스가 크며 질화막이나 금속 산화막 등이 주로 사용되는 습식 스톱퍼와 접착이 취약한 금속을전극으로 사용함에 따라 필연적으로 발생하는 문제이다. 더하여, 버퍼 산화층(17)과 층간 절연막(13)에 습식 식각 손상이 발생하면 금속 하부 전극(29)의 기울어짐(leaning) 및 들뜸(lifting) 현상이 발생하는 문제점이 있다.

몰드 희생 산화층을 제거하기 위한 습식 식각시 접촉이 취약한 루테늄막과 습식 식각 스톱퍼로 사용된 탄탄륨 산화막(TaO) 계면 사이로 식각용액이 침투하여 버퍼 산화층이 습식 식각 손상되어 금속 하부 전극의 기울어짐 및 들뜸 현상이 발생된다.

상술한 종래 기술의 문제점을 해결하기 위한 방법으로 버퍼 산화층 대신에 몰드 희생 산화층과 습식 식각 선택비를 갖는 다른 버퍼 절연층의 사용을 고려하였으나, 버퍼 절연층은 습식 손상을 받지 않는다해도 역시 버퍼 절연층과 금속 하부 전극용 금속막간의 나쁜 접촉으로 인해 식각 용액이 흘러 들어가 층간 절연막에 습식 식각 손상이 발생하는 문제가 있다.

따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명의 목적은 하부 전극 분리 단계에서 포토레지스트 코팅 공정과 에치백 공정으로 실린더 내부를 포토레지스트로 채운 상태에서 산화막을 제거함으로써 실린더 내부를 산화막 제거를 위한 캐미칼로부터 보호하여 층간 절연막과 콘택 플러그 물질인 폴리 실리콘이 식각되는 결함을 방지하는 실린더형 커패시터의 하부 전극 제조방법을 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 셀 영역과 주변회로 영역을 구비하는 반도체 기판 상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계; 상기 콘택 플러그 및 층간 절연막 상에 버퍼 산화층을 형성하는 단계; 상기 버퍼 산화층 상에 상기 버퍼 산화층과 습식 식각 선택비를 갖는 몰드 희생층을 형성하는 단계; 상기 몰드 희생층 및 버퍼 산화층을 패터닝하여 상기 콘택 플러그를 노출하는 개구부를 갖는 몰드 희생층 패턴 및 버퍼 산화층 패턴을 형성하는 단계; 상기 개구부의 내벽 및 바닥과 상기 몰드 희생층 패턴 상에 하부 전극용 금속막을 형성하는 단계; 상기 개구부를 매몰하도록 상기 하부 전극용 금속막 상에 전극 분리 희생층으로서 포토레지스트를 도포하는 단계; 상기 포토레지스트층의 상부를 에치백하여 하부 전극을 노출하는 단계; 상기 노출된 하부 전극용 금속막을 상기 에치백 된 포토레지스트층의 높이까지 에치백이나 화학기계연마(CMP)법을 이용하여 셀별로 분리하는 단계; 상기 몰드 희생층 패턴을 제거하여 실린더형의 하부 전극을 형성하는 단계; 및 상 기 하부 전극 내부에 남아있는 포토레지스트를 제거하는 애싱 단계를 포함하를 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법을 제공한다.

상기 버퍼 산화층과 몰드 희생층 사이에 식각 저지층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

상기 몰드 희생층은 버퍼 산화층과 습식 식각 선택비를 갖는 TiN, Ti, TaN 또는 Al을 이용하여 단일막 또는 복합막으로 형성하는 것을 특징으로 한다.

상기 몰드 희생층 패턴은 폴리실리콘 식각액이나, 인산 용액, 황산 용액, 과수 또는 SC-1 용액을 선별적으로 사용하여 제거하거나, F계열의 가스를 사용하는 화학 건식 식각법(CDE; chemical dry etch)으로 제거하는 것을 특징으로 한다.

상기 하부 전극용 금속막은 Pt, Ru 또는 Ir의 귀금속 막, PtO, RuO₂ , 또는 IrO₂ 의 귀금속 전도성 산화막, SRO, BSRO 또는 LSCo의 전도성 산화막, Ti, TiN, W, WN, Ta 또는 TaN의 고융점 금속막을 이용하여 형성하는 것을 특징으로 한다.

상기 전극 분리 희생층으로서 산화막 스트립을 위한 캐미칼에 선택비를 가지고 후속 애싱으로 제거 가능한 필름을 이용하는 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명한다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 한, 어떤 막이 다른 막 또는 기판의 '위(상)'에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개 재될 수도 있다.

도 2a 내지 도 2g는 본 발명에 따른 실린더형의 하부 전극를 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

도 2a를 참조하면, 반도체 기판(101) 상의 층간 절연막(103) 내에 전도성 플러그(105)를 형성한다. 상기 층간 절연막(103)은 비트 라인(미도시)간을 절연하는 역할을 수행한다.

상기 전도성 플러그(105)는 Ti, TiN, W, WN, Ta, TaN 등의 고융점 금속(refractory metal)을 이용하여 형성한다. 상기 전도성 플러그(105)는 CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition) 등을 사용하여 상기 물질들의 단일막으로나 복합막으로 증착한다.

이어서, 상기 층간 절연막(103) 및 전도성 플러그(105) 상에 버퍼 산화층(107) 및 몰드 희생층(109)을 형성한다. 상기 몰드 희생층(109)은 상기 층간 절연막(103)이나 버퍼 산화층(107)과 습식 식각 선택비를 갖는 물질로 형성한다.

상기 몰드 희생층(109)은 폴리실리콘(Si), SiN, SiON, TiN, Ti, TaN, Al 등의 물질 중에 하나 또는 둘 이상을 복합적으로 증착하여 형성한다. 상기 몰드 희생층(109)은 증착 속도가 빠른 PVD 방법으로 증착하는 것이 바람직하나, CVD법으로도 증착할 수 있다. 이렇게 몰드 희생층(109)을 비트 라인간을 절연하는 층간 절연막(103)이나 버퍼 산화층(107)과 습식 식각 선택비를 갖는 물질로 형성하면, 후속 공정에서 하부 전극를 형성하기 위해 몰드 희생층(109)을 제거할 때 버퍼 산화층(107)과 층간 절연막(103)의 습식식각 손상으로 인한 구조적인 열화를 근본적으로 방지할 수 있다.

상기 버퍼 산화층(107)과 몰드 희생층(109) 사이에 후의 개구부 형성시 식각 공정의 식각 저지용으로 식각저지층을 삽입할 수 있다.

도 2b를 참조하면, 상기 몰드 희생층(109) 및 버퍼 산화층(107)을 패터닝(patterning)하여 상기 전도성 플러그(105)를 노출하는 개구부(111)를 형성한다. 다시 말해, 상기 몰드 희생층(109) 및 버퍼 산화층(107)을 선택적으로 식각하여 상기 전도성 플러그(105)를 노출하는 개구부(111)를 갖는 몰드 희생층 패턴(109a) 및 버퍼 산화층 패턴(107a)을 형성한다. 상기 개구부(111) 내에는 하부 전극이 형성된다.

도 2c를 참조하면, 상기 개구부(111)의 내벽 및 바닥과 상기 몰드 희생층 패턴(109a) 상에 하부 전극용 금속막(113)을 형성한다. 상기 하부 전극용 금속막(113)은 Pt, Ru, Ir 등의 귀금속 물질을 이용하여 형성하는 것이 바람직하나, PtO, RuO₂ , IrO₂ 등의 귀금속 전도성 산화물과 SRO, BSRO, LSCo 등의 전도성 산화물, Ti, TiN, W, WN, Ta, TaN 등의 고융점 금속을 이용하여 형성할 수 있다.

상기 하부 전극용 금속막(113)은 단차 피복 특성이 우수한 CVD법으로 증착하는 것이 바람직하나, PVD, ALD 등의 증착법으로 증착할 수도 있으며, 상기 물질막들의 단일막으로나 복합막으로 증착할 수 있다.

이어서, 상기 개구부(111)를 충분히 매립하도록 상기 하부 전극용 금속막(113) 상에 전극 분리 희생층(115)을 증착한다. 상기 전극 분리 희생층(115)은 후의 전극 분리 진행시 개구부 안의 금속막을 보호하기 위해 형성하는 것으로서, 포토레지스트나 산화막 스트립을 위한 캐미칼에 선택비를 가지고 후속 애싱으로 제거 가능한 필름을 도포한다.

도 2d를 참조하면, 에치백(etch back)이나 전면 노광을 통해 상부 포토레지스트(115)를 제거하여 상기 하부 전극용 금속막(113)의 상부를 노출시킨다.

도 2e를 참조하면, 에치백(etch back)이나 화학적기계적연마(CMP)법을 이용하여 상기 노출된 하부 전극용 금속막(113)의 상부를 제거함으로서 상기 하부 전극용 금속막(113)을 분리시킨다. 이렇게 되면, 셀별로 분리된 실린더형의 하부 전극(117)이 형성된다.

도 2f를 참조하면, HF 와 같은 캐미칼을 사용하여 상기 몰드 희생층 패턴(109a)을 제거한다.

상기 몰드 희생층 패턴(109a)을 제거하는 방법은 상기 버퍼 산화층 패턴(107a)과 습식 식각 선택비를 몰드 희생층 패턴(109a)의 종류에 따라 폴리실리 콘 식각액이나 인산 용액, 황산 용액, 과수 용액, SC-1(NH₂OH:H₂ O₂:H ₂ O의 혼합용액)의 용액 등을 선별적으로 적용하여 진행하거나 식각 선택비나 식각 속도가 빠른 F계열의 가스를 사용하는 화학 건식 식각법(CDE; chemical dry etch)을 이용할 수 있다.

도2g를 참조하면, 애싱 공정을 이용하여 실린더 내부에 남아있는 포토레지스트를 제거하여 실린더형의 하부 전극(117)을 최종적으로 형성한다.

한편, 본 발명은 도면에 도시된 구체적인 실시예를 참고로 상세히 설명되었으나, 이는 하나의 예시에 불과한 것으로 본 발명의 보호범위를 한정하는 것이 아니고, 본 발명의 기술적 사상 내에서 당해 분야에서 통상의 지식을 가진 자에 의해 다양한 변형 및 균등한 타실시예가 가능한 것이며, 이러한 변형 및 균등한 타실시예는 본 발명의 첨부된 특허청구범위에 속함은 당연한 것이다.

이와 같이 본 발명에 의한 하부 전극 분리 단계에서 포토레지스트 코팅 공정과 에치백 공정으로 실린더 내부를 포토레지스트로 채운 상태에서 산화막을 제거하는 실린더형 커패시터의 하부 전극 제조방법은 실린더 내부를 산화막 제거를 위한 캐미칼로부터 보호하여 층간 절연막과 콘택 플러그 물질인 폴리 실리콘이 식각되는 결함을 방지한다.

Claims

셀 영역과 주변회로 영역을 구비하는 반도체 기판 상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계;

상기 콘택 플러그 및 층간 절연막 상에 버퍼 산화층을 형성하는 단계;

상기 버퍼 산화층 상에 상기 버퍼 산화층과 습식 식각 선택비를 갖는 몰드 희생층을 형성하는 단계;

상기 몰드 희생층 및 버퍼 산화층을 패터닝하여 상기 콘택 플러그를 노출하는 개구부를 갖는 몰드 희생층 패턴 및 버퍼 산화층 패턴을 형성하는 단계;

상기 개구부의 내벽 및 바닥과 상기 몰드 희생층 패턴 상에 하부 전극용 금속막을 형성하는 단계;

상기 개구부를 매몰하도록 상기 하부 전극용 금속막 상에 전극 분리 희생층으로서 포토레지스트를 도포하는 단계;

상기 포토레지스트층의 상부를 에치백하여 하부 전극을 노출하는 단계;

상기 노출된 하부 전극용 금속막을 상기 에치백 된 포토레지스트층의 높이까지 에치백 또는 화학기계연마(CMP)법을 이용하여 셀별로 분리하는 단계;

상기 몰드 희생층 패턴을 제거하여 실린더형의 하부 전극을 형성하는 단계; 및 상기 하부 전극 내부에 남아있는 포토레지스트를 제거하는 애싱 단계를 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법.
제1항에서,

상기 버퍼 산화층과 몰드 희생층 사이에 식각 저지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실린더형 커패시터 제조방법.
제1항에서,

상기 몰드 희생층은 버퍼 산화층과 습식 식각 선택비를 갖는 TiN, Ti, TaN 또는 Al을 이용하여 단일막 또는 복합막으로 형성하는 것을 특징으로 하는 실린더형 커패시터 제조방법.
제1항에서,

상기 몰드 희생층 패턴은 폴리실리콘 식각액이나, 인산 용액, 황산 용액, 과수 또는 SC-1 용액을 선별적으로 사용하여 제거하거나, F계열의 가스를 사용하는 화학 건식 식각법(CDE; chemical dry etch)으로 제거하는 것을 특징으로 하는 실린더형 커패시터 제조방법.
제1항에서,

상기 하부 전극용 금속막은 Pt, Ru 또는 Ir의 귀금속 막, PtO, RuO₂ , 또는 IrO₂의 귀금속 전도성 산화막, SRO, BSRO 또는 LSCo의 전도성 산화막, Ti, TiN, W, WN, Ta 또는 TaN의 고융점 금속막을 이용하여 형성하는 것을 특징으로 하는 실린더 형 커패시터 제조방법.
제1항에서,

상기 전극 분리 희생층으로서 산화막 스트립을 위한 캐미칼에 선택비를 가지고 후속 애싱으로 제거 가능한 필름을 이용하는 것을 특징으로 하는 실린더형 커패시터의 하부 전극 제조방법.