KR19990073712A - 씨오비(cob)를 구비한 반도체 메모리 장치 및 그 제조방법 - Google Patents

씨오비(cob)를 구비한 반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 셀어레이부와 주변회로부간의 단차를 개선한 반도체 메모리 장치 및 그 제조방법에 관한 것이다. 본 발명의 반도체 메모리 장치는 셀어레이부와 셀어레이부를 둘러싸고 있는 주변회로부로 구분되는 반도체 메모리 장치에 있어서, 상기 셀어레이부는 스토리지 전극과 플레이트 전극으로 이루어진 복수개의 커패시터를 포함하고 있고, 상기 셀어레이부의 가장자리에 더미 패턴인 커패시터가 형성되어 있으며, 상기 더미 패턴인 커패시터의 스토리지 전극은 셀어레이부 외곽 쪽의 측벽이 경사진 형태를 하고 있다.

Description

씨오비(ＣＯＢ)를 구비한 반도체 메모리 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 씨오비(COB;Capacitor Over Bit-line) 구조를 구비한 고집적 메모리 장치 및 그 제조방법에 관한 것이다.
디램(DRAM:Dynamic Random Access Memory) 반도체 장치가 고집적화, 대용량화됨에 따라 셀 커패시턴스의 용량 확보와 금속 배선 형성을 위한 사진식각 공정시 공정 마진의 확보가 큰 과제로 대두되고 있다. 특히 금속 배선공정에서 스토리지 전극이 형성되는 셀 영역과 그렇지 않은 주변회로 영역에 대하여 동시에 패턴 형성이 가능하여야 하므로 공정 마진을 확보하는 것은 매우 중요하다.
또한, 256M DRAM급 이상의 고집적 DRAM에서는 셀 용량 확보를 위하여 커패시터의 스토리지 전극의 높이가 1㎛ 이상으로 높아지게 되는데, 이때 셀 어레이 영역과 주변회로 영역과의 단차도 동일하게 발생되어 이후 평탄화 공정을 진행하더라도 셀 영역과 주변회로 영역에 동시에 금속 배선을 위한 패터닝을 하기는 매우 어렵게 된다.
도 1을 참조하면, 도면 부호 10은 반도체 기판을, 12는 워드라인을, 14는 비트라인을, 16은 층간 절연층을, C1은 커패시터의 제1 전극인 스토리지 전극을, C2는 커패시터의 제2 전극인 플레이트 전극을, 18은 제3 절연층을, 20은 금속 배선 패턴을 각각 나타낸다.
상기한 바와 같은 구성요소를 차례대로 적층하여 형성한 종래의 메모리 장치에서는 충분한 셀의 정전용량을 확보하기 위해서 씨오비(COB:Capacitor over bit line)구조를 채용하여 커패시터의 스토리지 전극을 일정 높이 이상으로 형성하고 있다. 이렇게 COB 구조를 채용하면 한정된 셀의 단위면적에서 커패시터의 스토리지 전극의 높이를 조절함으로써 원하는 크기의 정전용량을 확보할 수 있는 장점이 있는 반면, 도 1에 도시되어 있는 바와 같이 메모리 셀 어레이부와 주변 회로부간의 단차(h)가 크게 된다. 따라서, 액상의 절연막이나 사진 식각 공정을 위한 포토레지스트등을 스핀코팅으로 도포할 경우 메모리 셀어레이부와 주변 회로부에 도포된 막 두께의 편차가 심하게 된다. 그러므로 메모리 셀 어레이부와 주변회로부의 가장자리 부분에 형성된 포토레지스트가 과다 노광되어 포토레지스트 패턴이 불량하게 형성된다. 또한 이렇게 하여 형성된 불균일한 두께의 포토레지스트 패턴이 식각 공정시 식각 방지막으로서 기능을 제대로 수행하지 못하게 된다. 따라서 식각시 공정 마진이 매우 작아지고 포토레지스트 패턴의 하부막이 식각되어 패턴의 불량이 발생하는 문제점이 있다.
이와 같은 셀 어레이 경계 영역에서의 급격한 단차를 완화시키기 위하여, 평탄화 공정에 의하여 단차를 줄이는 방법이 제안되었다. 그러나, 이 경우 주변회로 영역의 금속 콘택 홀의 식각 깊이가 깊어지게 되어 콘택의 어스펙트 비가 증가하는 결과 콘택 홀의 열화를 불러일으킨다.
본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여, 셀 어레이 영역과 주변회로 영역의 경계면의 평탄도 특성을 개선하고, 후속 금속 배선 형성을 위한 사진식각 공정시 공정 마진의 증가 등의 효과를 얻을 수 있는 고집적 메모리 장치를 제공하는 것이다.
본 발명의 다른 기술적 과제는 상기 고집적 메모리 장치의 제조방법을 제공하는 것이다.
도 1은 종래 기술에 따른 메모리 장치의 단면도이다.
도 2는 본 발명에 따른 메모리 장치의 셀어레이부와 주변회로부의 배치를 나타내는 블록도이다.
도 3은 본 발명에 따른 메모리 장치의 단면도이다.
도 4a 내지 도 4e는 본 발명의 일실시예에 의한 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일실시예에 의한 메모리 장치의 단면을 나타내는 SEM 사진이다.
상기 과제를 이루기 위하여 본 발명에서는, 셀어레이부와 셀어레이부를 둘러싸고 있는 주변회로부로 구분되는 반도체 메모리 장치에 있어서, 상기 셀어레이부는 스토리지 전극과 플레이트 전극으로 이루어진 복수개의 커패시터를 포함하고 있고, 상기 셀어레이부의 가장자리에 더미 패턴인 커패시터가 형성되어 있으며, 상기 더미 패턴인 커패시터의 스토리지 전극은 셀어레이부 외곽 쪽의 측벽이 경사진 반도체 메모리 장치를 제공한다.
상기 더미 패턴의 측벽의 경사 각도는 40 내지 70。인 것이 바람직하고, 그 재질은 상기 스토리지 전극의 재질과 동일한 것이 바람직하다.
상기 셀어레이부는, 트랜지스터, 절연막 및 비트라인이 형성되어 있는 반도체 기판, 상기 비트라인상에 형성된 절연층, 상기 절연층상에 형성된 복수개의 스토리지 전극, 상기 스토리지 전극을 감싸는 플레이트 전극 및 상기 플레이트 전극을 보호하기 위한 절연층을 구비하고 있고, 상기 스토리지 전극중 최외곽의 스토리지 전극의 외곽 쪽의 측벽이 경사진 모양을 하는 것이 바람직하다. 상기 측벽의 경사 각도는 40 내지 70。인 것이 바람직하다.
본 발명의 다른 기술적 과제를 이루기 위하여 셀어레이부와 셀어레이부를 둘러싸고 있는 주변회로부로 구분되고, 트랜지스터, 절연층 및 비트라인이 형성되어 있는 반도체 기판상에 층간 절연층을 형성한다. 상기 절연층의 전면에 스토리지 전극용 도전층을 증착한다. 상기 주변회로부의 도전층을 식각하여 상기 셀어레이부에 복수개의 스토리지 전극 패턴을 형성하되, 상기 셀어레이부의 경계에 있는 최외곽 패턴은 셀어레이부와 주변회로부의 경계 쪽의 측벽이 경사지도록 스토리지 전극 패턴을 형성한다. 상기 스토리지 전극 패턴 상에 플레이트 전극을 차례로 형성하고, 사진 식각 공정을 통해 상기 주변회로부의 플레이트 전극을 제거한다.
상기 최외곽 스토리지 전극 패턴은 더미 패턴인 것이 바람직하다.
상기 스토리지 전극 패턴을 형성하기 위하여 상기 스토리지 전극용 도전층 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴의 측벽에 스페이서를 형성한다. 상기 포토레지스트 패턴 사이에 노출된 도전층을 일부 식각한다. 상기 포토레지스트 패턴을 제거하여 상기 도전층 표면의 일부를 노출시킨다. 상기 주변회로부의 도전층을 식각하여 상기 셀어레이부에 복수개의 스토리지 전극 패턴을 형성하되, 상기 셀어레이부의 경계에 있는 최외곽 패턴은 셀어레이부와 주변회로부의 경계쪽의 측벽이 경사지도록 스토리지 전극 패턴을 형성한다. 이어서, 상기 스토리지 전극 패턴상에 플레이트 전극을 형성한다.
상기 스토리지 전극 패턴은 Cl2및 N2등의 가스를 이용한 건식식각에 의해 형성한다. 바람직하기로는, 다음과 같은 2단계의 식각공정에 의해 형성한다. 상기 스토리지 전극용 도전층 상에 포토레지스트 패턴을 형성한 다음, 상기 포토레지스트 패턴의 측벽에 스페이서를 형성한다. 이어서, 상기 포토레지스트 패턴 사이에 노출된 도전층을 일부 식각한다(1단계). 상기 포토레지스트 패턴을 제거하여 상기 도전층 표면의 일부를 노출시킨다. 상기 도전층을 식각하여 스토리지 전극 패턴을 형성한다(2단계).
상기 형성된 스토리지 전극 패턴중 셀어레이 영역과 주변회로부 영역의 경계면에 위치하는 최외각의 스토리지 전극 패턴은 경계면쪽의 측벽이 경사진 모양을 하고 있으며, 그 각도는 40 내지 70。이다. 상기 최외곽 스토리지 전극 패턴은 더미 패턴으로서 셀의 동작시 실제적인 전기 동작을 하지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 정확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층은 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수도 있다.
도 2를 참조하면, 4개의 메모리 셀 어레이 블록으로 이루어진 반도체 칩은 4개의 메모리 셀 어레이 블록(30)과 각 메모리 셀 어레이 블록(30)의 가장자리에 형성된 더미 패턴(32), 메모리 셀 어레이 블록(30)의 상하단에 배치된 센스 증폭기들(34), 메모리 셀 어레이 블록(30)의 좌우 측에 배치된 서브워드라인 드라이버(SWD; Sub Word line Driver)(36), 센스 증폭기들(34) 사이에 배치된 연결부(conjuntion)(38)와 메모리 셀 어레이 블록(30)들의 하단부에 배치된 칼럼 디코더(Column decoder)(40) 및 메모리 셀어레이 블록(30)들의 우측에 배치된 로우 디코더(Row decoder)(42)로 이루어져 있다.
상기 더미 패턴은 디램 셀 동작시 실제적인 전기 동작을 하지 않는 셀로서, 사진 식각 공정시 로딩 이펙트(loading effect)를 완화시키는 역할을 한다.
도 3을 참조하면, 활성 영역과 비활성 영역으로 분리되는 반도체 기판(100) 상부에 워드라인(110), 비트라인(120), 층간 절연층(130), 스토리지 전극(140b, 140c), 플레이트 전극(170), 층간 절연층(180) 및 금속 배선(190)이 형성되어 있다. 커패시터의 하부전극인 상기 스토리지 전극 패턴(140b, 140c)중 셀어레이부와 주변회로부의 경계부에 형성되어 있는 최외곽 패턴(150c)은 더미 패턴으로서 셀어레이부 경계쪽의 측벽이 경사진 비대칭적인 형태이다. 상기 형태로 인하여 셀어레이부와 주변회로부의 경계의 단차가 줄어들게 된다.
이하, 본 발명의 일실시예에 따른 메모리 장치의 제조방법을 설명하기로 한다. 본 발명의 일실시예에서는 실린더형 스토리지 전극 패턴을 2단계의 건식 식각공정을 통해 형성한다.
도 4a를 참조하면, 활성영역과 비활성 영역으로 분리되는 반도체 기판(100) 상부에 워드라인(110), 비트라인(120)을 형성한 후, 층간 절연층(130)을 증착한다. 이어서, 층간 절연층(130), 비트라인(120)을 관통하는 콘택홀을 형성한 후, 상기 콘택홀을 매립하고 층간 절연층(130)의 표면을 덮는 스토리지 전극용 도전층(140)을 증착한다. 상기 도전층(140)은 다결정 실리콘인 것이 바람직하다. 상기 도전층(140) 상부에 포토레지스트를 도포한 후, 이를 패터닝하여 포토레지스트 패턴(150)을 형성한다.
도 4b를 참조하면, 상기 포토레지스트 패턴(150)의 양측벽에 스페이서(160)를 형성한다. 상기 스페이서(160)로는 이후 도전층(140)의 건식 식각시 도전층(140)보다 낮은 식각율을 나타내는 물질을 사용하는데, 저온 산화막이 바람직하다.
도 4c를 참조하면, 상기 스페이서(160) 및 포토레지스트 패턴(150)을 식각 마스크로 하여 노출된 부분의 도전층(140)을 소정 깊이 부분 식각한다(제1단계). 이는 건식 식각에 의한 이방성 식각으로서, 식각 가스로는 Cl2및 N2가스를 사용하고, 식각 조건은 2.5 mTorr의 압력, 100W의 바이어스 파워에서 Cl2가스를 28 sccm, N2가스를 6 sccm의 유량을 흘려보낸다.
도 4d를 참조하면, 상기 포토레지스트 패턴(150)을 제거한다. 이어서 스페이서(160)를 식각 마스크로 하여 스토리지 전극용 도전층(140a)을 이방성 식각(제2단계)하여 도 4e와 같은 실린더형 스토리지 전극 패턴(140b, 140c)을 형성한다. 식각 조건은 약 2.5 mTorr의 압력, 150W의 바이어스 파워, 32 sccm의 Cl2가스, 6 sccm의 N2가스이다.
상기 스토리지 전극 패턴(140b, 140c) 중 셀어레이부와 주변회로부의 경계에 위치하는 최외곽 스토리지 전극(140c)은 도시된 바와 같이, 외곽쪽 측벽이 경사진 모양을 하고 있다. 이는 스토리지 전극 패턴을 형성하기 위한 2차 식각 공정은, 식각에 의해 제거된 다결정 폴리실리콘들이 층간 절연층(130)상에 어느 정도 축적되는데, 스토리지 전극들 사이에는 노출되는 층간 절연층(130)의 면적이 작다. 따라서, 이방성 식각에 의해 떨어져 나온 폴리머들이 축적되는 양이 많지 않다. 반면에, 최외곽 스토리지 전극의 경우는 주변회로 영역쪽에 스토리지 전극 패턴이 없이 층간 절연층(130)이 노출되어 있으므로, 이방성 식각에 의해 제거된 폴리머들이 스토리지 전극의 외곽쪽 측벽에 붙어 도 4e와 같은 프로파일을 형성한다.
상기 최외곽 스토리지 전극은 이른바 더미 패턴으로서, 디램 셀 동작시 실제적인 전기 동작을 하지 않는 셀로서, 사진 식각 공정시 로딩 이펙트(loading effect)를 완화시키는 역할을 한다.
도 4f는 플레이트 전극(170), 층간 절연층(180) 및 금속 배선(190)의 형성공정을 도시한 단면도이다.
상세하게는, 상기 결과물 전면에 플레이트 전극으로 사용될 도전층, 예컨대 불순물이 도핑(doping)된 다결정실리콘을 소정두께 형성하고, 소정 크기의 포토레지스트 패턴(도시되지 않음)을 적용하여 상기 도전층을 식각함으로써 셀어레이부에만 플레이트 전극(170)을 형성한다. 이어서, 통상적인 방법으로 층간 절연층(180)을 소정 두께 형성하고, 후속되는 금속 배선(190) 공정을 위하여 트랜지스터의 드레인 전극(도시되지 않음)을 노출시키기 위한 콘택홀을 형성한다. 상기 콘택홀(H2)을 매립하는 금속층을 형성한 후 이를 패터닝하여 금속 배선(190)을 형성한다.
도 5는 본 발명의 일실시예에 따라 스토리지 전극 패턴을 형성한 후 그 단면을 찍은 SEM 사진이다. 셀어레이 영역과 주변회로부 영역의 경계면에 위치하는 스토리지 전극 패턴의 측벽의 경사 각도는 53。로서 단차가 개선되었음을 확인 할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 따라 제조된 메모리 장치에서는 커패시터의 하부전극인 스토리지 전극에서 셀어레이부의 경계에 위치하는 최외곽 스토리지 전극의 외곽쪽 측벽이 일정한 경사를 이루는 모양으로서, 셀어레이부와 주변회로부간의 단차를 완화시킨다. 따라서, 후속 공정인 금속 배선을 형성할 때에도 셀어레이부와 주변회로 영역간에 금속 배선을 동시에 형성할 수 있어 공정이 개선된다.

Claims (17)

  1. 셀어레이부와 셀어레이부를 둘러싸고 있는 주변회로부로 구분되는 반도에 메모리 장치에 있어서,
    상기 셀어레이부는 스토리지 전극과 플레이트 전극으로 이루어진 복수개의 커패시터를 포함하고 있고,
    상기 셀어레이부의 가장자리에 더미 패턴인 커패시터가 형성되어 있으며,
    상기 더미 패턴인 커패시터의 스토리지 전극은 셀어레이부 외곽 쪽의 측벽이 경사진 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 더미 패턴의 측벽의 경사 각도는 40 내지 70。인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 더미 패턴의 재질이 상기 스토리지 전극의 재질과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 더미 패턴은 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 셀어레이부는,
    트랜지스터, 절연막 및 비트라인이 형성되어 있는 반도체 기판;
    상기 비트라인상에 형성된 절연층;
    상기 절연층상에 형성된 복수개의 스토리지 전극;
    상기 스토리지 전극을 감싸는 플레이트 전극; 및
    상기 플레이트 전극을 보호하기 위한 절연층을 구비하고 있고,
    상기 스토리지 전극중 최외곽의 스토리지 전극의 외곽쪽의 측벽이 경사진 모양을 하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 최외곽의 스토리지 전극의 외곽쪽 측벽의 경사 각도는 40 내지 70。인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 최외곽의 스토리지 전극은 전기적인 셀 동작을 하지 않는 더미패턴인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 더미 패턴의 재질이 상기 스토리지 전극의 재질과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 더미 패턴의 재질이 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 장치.
  10. 셀어레이부와 셀어레이부를 둘러싸고 있는 주변회로부로 구분되고, 트랜지스터, 절연층 및 비트라인이 형성되어 있는 반도체 기판상에 층간 절연층을 형성하는 단계;
    상기 절연층의 전면에 스토리지 전극용 도전층을 증착하는 단계;
    상기 주변회로부의 도전층을 식각하여 상기 셀어레이부에 복수개의 스토리지 전극 패턴을 형성하되, 상기 셀어레이부의 경계에 있는 최외곽 패턴은 셀어레이부와 주변회로부의 경계쪽의 측벽이 경사지도록 스토리지 전극 패턴을 형성하는 단계; 및
    상기 스토리지 전극 패턴 상에 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제10항에 있어서, 상기 최외곽 스토리지 전극 패턴의 측벽 경사 각도는 40 내지 70。가 되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제10항에 있어서, 상기 최외곽 스토리지 전극 패턴은 더미 패턴인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  13. 제10항에 있어서, 상기 스토리지 전극 패턴 형성단계는
    (a) 상기 스토리지 전극용 도전층 상에 포토레지스트 패턴을 형성하는 단계;
    (b) 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계;
    (c) 상기 포토레지스트 패턴 사이에 노출된 도전층을 일부 식각하는 단계;
    (d) 상기 포토레지스트 패턴을 제거하여 상기 도전층 표면의 일부를 노출시키는 단계;및
    (e) 상기 도전층을 식각하여 스토리지 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제13항에 있어서, 상기 (e) 단계는 건식 식각인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  15. 제14항에 있어서, 상기 건식 식각의 식각 가스는 Cl2및 N2가스를 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  16. 제10항에 있어서, 상기 스토리지 전극은 다결정 실리콘인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제10항에 있어서, 상기 (e) 플레이트 전극 형성 단계 이후에,
    (f) 상기 플레이트 전극 패턴 상에 절연층을 형성하는 단계;
    (g) 상기 주변회로 영역상에 상기 트랜지스터의 소오스/드레인 전극 및 비트라인 전극의 표면을 일부 노출시키는 콘택을 형성하는 단계; 및
    (h) 상기 콘택을 매립하고 상기 절연층을 덮는 금속층을 형성한 후, 이를 패터닝하여 금속 배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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