KR970010772B1 - 반도체 기억소자 제조 방법 - Google Patents
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Abstract
내용없음
Description
제1도는 종래의 제조 방법에 따라 형성된 셀과 주변회로 경계부의 단면도.
제2a도 내지 제2d도는 본 발명에 따른 셀과 주변회로 경계부위 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드산화막
3 : 소오스 영역 4 및 9 : 절연막
5 : 전하저장전극 5' : 여분의 전하저장전극
6 : 유전막 7 : 플레이트 전극
본 발명은 반도체 기억소자 제조 방법에 관한 것으로, 적층구조의 캐패시터를 갖는 DRAM 소자의 셀과 주변회로와의 경사곡률 완화 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 높아지고 단위 셀의 면적이 축소됨에 따라서 64M DRAM급 이상의 고집적 소자(High Density Device) 실현을 위하여 필수 불가결한 핵심 기술은 미세라인을 형성(Define)할 수 있는 사진식각(Phtolithography) 기술과 더불어 좁은 면적에서 충분한 값의 캐패시터 용량을 확보하는 것이 관건이다. 따라서 주어진 셀 면적내에서 충분한 값의 캐패시터 용량을 확보하기 위해서는 실린더형 또는 핀형등으로 전하저장전극의 높이를 높여야 한다.
그러나, 전하저장전극의 높이를 계속적으로 높이게 되면 셀과 주변회로 사이에 생기는 단차 때문에 이 부위에서 경사 곡률이 매우 나빠지게 된다.
제1도는 이와같은 종래 기술의 문제점을 나타내는 셀과 주변회로 경계부위의 단면도로서, 도면에서 1은 반도체 기판, 2는 필드 산화막, 3은 소오스 영역, 4 및 9는 절연막, 5는 전하저장전극, 6은 유전막, 7은 플레이트 전극을 각각 나타낸다.
도면에 도시된 바와같이 전하저장전극(5)에 의해서 셀 부위의 단차는 높아지고 따라서 이후에 형성된 절연막(9)의 경사곡률(θ1)이 심해 후속 금속배선층 공정시 사진공정과 식각공정에 심각한 영향을 미친다. 경사진 부분의 높은 각도는 금속배선층 식각시 비등방 식각해야 할 금속층 높이를 높여 식각에 부담을 주고, 이는 식각 마스크인 감광막의 높이 증가를 가져와 사진 공정의 분해능(Resolution)을 저하시키는 단점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 캐패시터의 역할을 하지 못하는 여분의 캐패시터를 셀과 주변회로 경계 부위에 하나 더 만들어 주어 이 여분의 캐패시터를 경사식각(Taper Etch)하는 반도체기억소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은 반도체 기억 소자의 셀과 주변회로와의 경계부위 토포로지(topology)를 완화시키는 반도체 기억소자 제조 방법에 있어서 ; 셀내의 예정된 부위에 콘택홀(contacthole)을 형성하고 전하 저장전극용 폴리실리콘막을 적층하는 단계 ; 리소그래피(lithography) 공정으로 폴리실리콘 막 패턴을 형성하여 전하저장전극을 디파인(define)하되 셀과 주변회로 경계 부위에도 여분의 폴리실리콘막패턴을 형성하는단계 ; 상기 패턴닝(patterning)된 폴리실리콘막의 노출된 표면에 유전막을 형성하고, 상기 유전막상에 플레이트 전극용 폴리실리콘 막을 형성하는 단계 ; 포토리소그래피(photolithography) 공정으로 상기 플레이트 전극용 폴리실리콘막 상의 셀 영역에만 감광막을 형성하는 단계 ; 상기 감광막을 식각장벽막으로 사용하여 플레이트 전극용 폴리실리콘막, 유전막, 여분의 폴리실리콘막 패턴을 차례로 식각하되 식각부위가 완만한 경사를 가지도록 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2a도 내지 제2d도를 참조하여 본 발명을 상세히 설명한다.
제2a도는 일반적인 트랜지스터 구조가 형성되고 절연막(4)이 덮혀있는 웨이퍼의 활성영역에 콘택홀을 형성하고 전하 저장전극용 폴리실리콘막을 적층한후 리소그래피(Lithography) 공정으로 전하저장전극(5)을 패턴할때 셀과 주변회로 경계 부위에도 폴리실리콘막 패턴을 형성하여 캐패시터의 기능을 하지 못하는 즉, 콘택되지 않은 여분의 전하저장전극(5')를 형성한 상태의 단면도이다. 이때 주변회로와 상당히 떨어진 곳에 셀이 존재하므로 셀과 주변회로 경계 부위에 여분의 캐패시터 하나정도는 충분히 형성할 수 있으며, 여분의 전하저장전극(5')의 들뜸(lift off)을 방지하기 위하여 이 여분의 전하저장견극(5')을 콘택시켜도 소자의 동작에는 영향을 주지 않는다.
제2b도는 제2a도에 이어서, 상기 패턴닝된 폴리실리콘막 즉, 전하저장전극(5) 및 여분의 전하저장전극(5')이 노출된 전표면에 NO(nitride oxide) 또는 ONO(oxide nitride oxide)와 같은 복합구조의 유전막(6)을 성장시키고, 그 위에 플레이트 전극용 폴리실리콘막(7)을 증착한 상태의 단면도이다.
제2c도는 웨이퍼 전체 구조 상부에 감광막을 도포한 후 셀 영역이 구분되는 마스크(여기서는 캐패시터 플레이트 마스크이다.)를 이용하여 패턴해서 셀 영역에만 감광막(8)이 남게하고, 상기 감광막(8)을 식각장벽막으로 사용하여 이온 빔 밀링(ion bem milling)등의 물리적 식각 방법으로 경사식각을 통하여 상기 플레이트 전극용 폴리실리콘막(7), 유전막(6), 여분의 전하저장전극(5')을 식각한 상태의 단면도로서, 참고로 경사 식각은, 어떤 임의의 모양을 갖는 패턴이 있고 이 패턴이 모서리, 즉 첨점(Peak Point)을 가지고 있다면 이 부위는 식각률(Etch Rate)이 바른 특성을 가지고 있고 또한 종심방향의 식각속도와 횡심방향의 식각속도가 동일하여 45°정도의 슬릎(Slope)을 형성하면서 패턴을 깍을 수 있다.
끝으로, 제2d도는 감광막(8)을 제거하고 절연막(9)을 도포한 상태의 단면도로서, 실선은 본 발명으로 형성된 산화막의 경사곡률(θ1)을 나타내고, 점선은 종래 기술시의 경사곡률(θ1)을 나타낸다.
상기 설명과 같이 본 발명은 반도체 DRAM 소자의 캐패시터 형성시 셀 경계 부위에 캐패시터 역할을 하지 못하는 여분의 캐패시터를 만들어서, 이 여분의 캐패시터를 경사식각하여 웨이퍼의 전체적인 토포로지를 완화시키는 것으로 이후에 금속층을 도포했을 경우 최대 경사 각도를 갖는 점에서 금속층의 수직 두께를 낮추어, 금속층 식각 시간을 줄일 수 있으며, 금속층 식각 시간이 줄면, 금속 배선 감광막의 두께를 낮추어도 되고, 낮추어진 감광막 두께는 금속배선 사진 공정시 분해능(Resolution) 향상과 도프마진(DOF : Depth of Focus Margin)을 가져오는 효과가 있다.
Claims (3)
- 반도체 기억소자의 셀과 주변회로와의 경계부위 토포로지를 완화시키는 반도체 기억소자 제조 방법에 있어서 ; 셀내의 예정된 부위에 콘택홀을 형성하고 전하 저장전극용 폴리실리콘막을 적층하는 단계 ; 리소그래피 공정으로 폴리실리콘막 패턴을 형성하여 전하저장전극(5)을 디파인(define)하되 셀과 주변회로 경계부위에도 여분의 폴리실리콘막 패턴(5')을 형성하는 단계 ; 상기 패턴닝된 폴리실리콘막(5, 5')의 노출된 표면에 유전막(6)을 형성하고 상기 유전막(6) 상에 플레이트 전극용 폴리실리콘막(7)을 형성하는단계 ; 포토 리소그래피 공정으로 상기 플레이트 전극용 폴리실리콘막(7)상의 셀 영역에만 감광막(8)을 형성하는 단계 ; 상기 감광막(8)을 식각장벽막으로 사용하여 플레이트 전극용 폴리실리콘막(7), 유전막(6), 여분의 폴리실리콘막 패턴(5')을 차례로 식각하되 식각부위가 완만한 경사를 가지도록 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 제1항에 있어서, 상기 셀과 주변회로 경계 부위에 형성되는 여분의 폴리실리콘막 패턴(5')의 들뜸을 방지하기 위하여 이 폴리실리콘막 패턴(5')을 콘택시키는 것을 특징으로 하는 반도체 기억소자 제조 방법.
- 제1항에 있어서, 상기 플레이트 전극용 폴리실리콘막(7), 유전막(6), 여분의 폴리실리콘막 패턴(5')의 식각은 물리적인 식각수단으로 경사식각하는 것을 특징으로 하는 반도체 기억소자 제조 방법.
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