KR0172285B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

Description

반도체 소자의 캐패시터 제조방법
제1a도 내지 제1e도는 본 발명에 따른 일실시예의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연막 2 : 산화막
3,7 : 폴리실리콘막 4 : 산화막 매립층
10,20,30 : 감광막패턴 5,6 : 선택적 성장 산화막
본 발명은 캐패시터 제조방법에 관한 것으로, 특히 전하저장전극의 표면적을 증대시키는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
범용의 반도체 메모리 소자인 디렘(DRAM)의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하보존 용량 확보의 한계를 들 수 있다. 그러나 반도체 집적회로의 고집적화를 달성하기 위해서 칩과 셀의 단위면적 감소는 필연적이고, 이에 따라 고도의 공정기술 개발과 함께 소자의 신뢰성 및 셀의 전하 보존용량 확보는 절실한 해결과제가 되고 있다.
이러한 노력의 일환으로 캐패시터의 유효 표면적을 늘리거나 고유전 박막을 사용하는 방법이 있는데, 고유전 박막의 개발은 아직 소자에 적용할 단계에 있지 못해 일정수준 이상의 캐패시턴스를 확보하기 위해 캐패시터의 유효표면적을 늘리는 쪽으로의 연구가 활발하다.
한편, 캐패시터의 유효표면적을 증대시키기 위해서는 공정 수가 증가하거나, 스택구조 캐패시터를 제작할 경우에는 그 높이가 증가할 수 있다. 특히 캐패시터의 높이 증가는 후속 금속배선 공정의 사진식각시 공정마진을 현저히 감소시킬 우려가 있다.
따라서, 상기와 같이 문제점을 해결하기 위하여 안출된 본 발명은 제조공정은 단순하면서도 제한된 면적에서 전하저장전극의 유효표면적을 증대시켜 초고집적 반도체 소자의 제작이 가능하도록 하는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 층간절연막 상에 제1산화막을 형성한 다음 상기 제1산화막 및 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 단계; 전체구조 상부에 제1폴리실리콘막을 형성하되 상기 제1폴리실리콘막이 상기 콘택홀 상부에서 요부를 갖도록 그 두께를 제어하여 형성하는 단계; 상기 제1폴리실리콘막 상의 요부에 제2산화막을 매립하는 단계; 상기 제2산화막을 포함하는 영역의 제1폴리실리콘막을 덮는 전하저장전극 형성용 제1마스크를 형성하는 단계; 상기 전하저장전극 형성용 제1마스크를 식각장벽으로하여 상기 제1폴리실리콘막을 선택식각하는 단계; 상기 제1폴리실리콘막의 선택식각에 의해 노출된 영역의 상기 제1산화막 상에 제3산화막을 선택적으로 성장시키되, 상기 제3산화막이 상기 제1폴리실리콘막의 표면 보다 높게 형성되도록 그 두께를 제어하여 형성하는 단계; 상기 전하저장전극 형성용 제1마스크를 제거한 후 상기 제2산화막 및 상기 제3산화막으로부터 각각 제4산화막을 선택적으로 성장시키되, 상기 제2산화막 및 상기 제3산화막으로부터 각각 성장되는 제4산화막이 서로 연결되지 않을 정도로 그 두께를 제어하여 형성하는 단계; 전체구조 상부에 제2폴리실리콘막을 형성한 다음 전하저장전극 콘택용 마스크를 형성하고 상기 제2폴리실리콘막을 식각하는 단계; 전하저장전극 콘택용 마스크를 제거하고 상기 전체구조 상부에 전하저장전극 형성용 제2마스크를 형성하고 상기 제2폴리실리콘막을 식각하는 단계; 및 상기 전하저장전극 형성용 제2마스크를 제거하고, 잔류하는 상기 산화막들을 제거하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제1a도 내지 제1e도는 본 발명에 따른 일실시예의 캐패시터 제조과정을 나타내는 공정단면도로, 먼저, 제1a도에 도시된 바와 같이 그 표면에 산화막(2)을 갖는 층간절연막(1)을 형성한 다음 전하저장전극 콘택용 마스크를 이용하여 상기 산화막(2), 절연막(1)을 선택식각하여 콘택홀을 형성한다. 이어서, 전체구조 상부에 폴리실리콘막(3), 산화막을 차례로 형성한 다음 상기 산화막을 건식식각하여 산화막 매립층(4)을 형성한 후 그 상부에 전하저장전극 형성용 감광막패턴(10)을 형성한다. 폴리실리콘막(3)의 증착은 콘택홀을 매립하면서 콘택홀 상부에서 요부를 가질 정도로 형성되는데, 이 요부에 산화막 매립층(4)이 형성되게 된다.
이어서, 제1b도에서 상기 전하저장전극 형성용 감광막패턴(10)을 이용하여 폴리실리콘막(3)을 건식식각한 후 산화막이 있는 부위에서만 성장하는 선택적 성장산화막의 특성을 이용하여 상기 전하저장 전극 형성용 감광막패턴(10)이 없는 부분에만 선택적 성장 산화막(5)을 성장시킨다. 이 산화막(5)의 두께는 폴리실리콘막(3)의 표면 높이보다 높게 형성한다.
계속해서, 제1c도에서 상기 전하저장전극 형성용 감광막패턴(10)을 제거한 후 다시 산화막이 있는 부위에서만 성장하는 선택적 성장 산화막의 특성을 이용하여 선택적 성장 산화막(6)을 성장시키고 전체 구조 상부에 폴리실리콘막(7)을 형성한 다음 전하저장전극 콘택용 감광맥패턴(20)을 형성한다. 여기서 산화막(6)은 산화막 매립층(4)과 산화막(6)으로부터 각각 성장되는 산화막이 서로 연결되지 않을 정도로 형성되어야만 한다.
제1d도는 상기 전하저장전극 콘택용 감광막패턴(20)을 이용하여 산화막 매립층으로부터 성장된 산화막(6) 상부의 폴리실리콘막(7)을 건식식각한 후, 상기 전하저장전극 콘택용 감광막패턴(20)을 제거하고, 다시 전하저장전극 형성용 감광막 패턴(30)을 형성한다. 이 전하저장전극 형성용 감광막 패턴(30)은 제1b도에서 형성되었던 감광막 패턴보다는 그 패턴 사이즈가 커도 무방하다.
끝으로, 제1e도와 같이 전하저장전극 형성용 감광막패턴(30)을 이용하여 상기 폴리실리콘막(7)을 건식식각한 후, 감광막 패턴(30)을 제거하고 잔류하는 모든 산화막(2, 3, 4, 5, 6)을 습식식각하여 제거한다.
상기와 같이 이루어지는 본 발명은 전하저장전극 콘택홀과 선택적 산화막의 성장기술을 이용하여 전하저장전극의 유효 면적을 극대화함으로써 반도체 소자의 수율 및 신뢰성을 향상시키는 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (1)

  1. 반도체소자의 캐패시터 제조방법에 있어서, 층간절연막 상에 제1산화막을 형성한 다음 상기 제1산화막 및 상기 층간절연막을 선택식각하여 콘택홀을 형성하는 단계; 전체구조 상부에 제1폴리실리콘막을 형성하되 상기 제1폴리실리콘막이 상기 콘택홀 상부에서 요부를 갖도록 그 두께를 제어하여 형성하는 단계; 상기 제1폴리실리콘막 상의 요부에 제2산화막을 매립하는 단계; 상기 제2산화막을 포함하는 영역의 제1폴리실리콘막을 덮는 전하저장전극 형성용 제1마스크를 형성하는 단계; 상기 전하저장전극 형성용 제1마스크를 식각장벽으로하여 상기 제1폴리실리콘막을 선택식각하는 단계; 상기 제1폴리실리콘막의 선택식각에 의해 노출된 영역의 상기 제1산화막 상에 제3산화막을 선택적으로 성장시키되, 상기 제3산화막이 상기 제1폴리실리콘막의 표면 보다 높게 형성되도록 그 두께를 제어하여 형성하는 단계; 상기 전하저장전극 형성용 제1마스크를 제거한 후 상기 제2산화막 및 상기 제3산화막으로부터 각각 제4산화막을 선택적으로 성장시키되, 상기 제2산화막 및 상기 제3산화막으로부터 각각 성장되는 제4산화막이 서로 연결되지 않을 정도로 그 두께를 제어하여 형성하는 단계; 전체구조 상부에 제2폴리실리콘막을 형성한 다음 전하저장전극 콘택용 마스크를 형성하고 상기 제2폴리실리콘막을 식각하는 단계; 전하저장전극 콘택용 마스크를 제거하고 상기 전체구조 상부에 전하저장전극 형성용 제2마스크를 형성하고 상기 제2폴리실리콘막을 식각하는 단계; 및 상기 전하저장전극 형성용 제2마스크를 제거하고, 잔류하는 상기 산화막들을 제거하는 단계를 포함하여 이루어진 반도체소자의 캐패시터 제조방법.
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