JP2786834B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子のキ
ャパシタ製造方法に関するもので、特に簡単な工程で電
荷貯蔵電極の表面積を増大させるためのキャパシタ製造
方法に関するものである。
ャパシタ製造方法に関するもので、特に簡単な工程で電
荷貯蔵電極の表面積を増大させるためのキャパシタ製造
方法に関するものである。
【０００２】
【従来の技術】凡用の半導体メモリ素子であるＤＲＡＭ
（ダイナミックＲＡＭ）の集積化に関連する重要な要因
として、高集積化のためにセルの面積の減少とそれによ
る電荷保存容量の確保の限界が挙げられる。
（ダイナミックＲＡＭ）の集積化に関連する重要な要因
として、高集積化のためにセルの面積の減少とそれによ
る電荷保存容量の確保の限界が挙げられる。
【０００３】しかし、半導体集積回路の高集積化を達成
するためには、チップの大きさと単位セルの面積の減少
は必然的で、これにより高度の工程技術開発とともに、
素子の信頼性およびセルの電荷保存容量の確保が重要な
解決課題になっている。
するためには、チップの大きさと単位セルの面積の減少
は必然的で、これにより高度の工程技術開発とともに、
素子の信頼性およびセルの電荷保存容量の確保が重要な
解決課題になっている。
【０００４】このような努力の一環として、キャパシタ
の有効な表面積を増加させたり高誘電率の薄膜を使用す
る方法があるが、高誘電率薄膜の開発はまだ素子に適用
する段階ではないので、一定水準以上のキャパシタンス
を確保するためにキャパシタの有効表面積を増加させる
方の研究が活発に進められている。
の有効な表面積を増加させたり高誘電率の薄膜を使用す
る方法があるが、高誘電率薄膜の開発はまだ素子に適用
する段階ではないので、一定水準以上のキャパシタンス
を確保するためにキャパシタの有効表面積を増加させる
方の研究が活発に進められている。
【０００５】一方、キャパシタの有効表面積を増大させ
るためには、工程のステップ数が大きく増加することに
なり、スタック構造（積み重ね構造）のキャパシタを製
作する場合には、その高さが増加する。特に、キャパシ
タの高さの増加は、後続の金属配線の工程におけるリソ
グラフィでのエッチング時に歩留まりを顕著に減少させ
るおそれがある。
るためには、工程のステップ数が大きく増加することに
なり、スタック構造（積み重ね構造）のキャパシタを製
作する場合には、その高さが増加する。特に、キャパシ
タの高さの増加は、後続の金属配線の工程におけるリソ
グラフィでのエッチング時に歩留まりを顕著に減少させ
るおそれがある。
【０００６】
【発明が解決しようとする課題】したがって、上記のよ
うな問題点を解決するために案出されたこの発明は、製
造工程は単純化しながら、制限されたセル面積で電荷貯
蔵電極の有効表面積を増大させ、信頼性の高い超高集積
半導体素子の製作を可能とする半導体素子のキャパシタ
製造方法を提供することを目的とする。
うな問題点を解決するために案出されたこの発明は、製
造工程は単純化しながら、制限されたセル面積で電荷貯
蔵電極の有効表面積を増大させ、信頼性の高い超高集積
半導体素子の製作を可能とする半導体素子のキャパシタ
製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明による半導体素
子のキャパシタ製造方法は、半導体基板上に活性領域を
持つトランジスタを構成し、その全体構造の上に酸化膜
を形成する第１段階と、上記酸化膜を貫通して上記活性
領域と接触し、所定の大きさに形成され、上部の表面に
少なくとも一つの凹部を有する第１導電層を形成する第
２段階と、上記凹部に酸化膜埋立層を形成する第３段階
と、上記酸化膜上に第１選択的成長酸化膜を形成する第
４段階と、上記第１選択的成長酸化膜および酸化膜埋立
層の上に第２選択的成長酸化膜を形成するとともに、そ
の第２選択的成長酸化膜の所定部位から上記第１導電層
の一部を露出させる第５段階と、以上の全体構造の上に
第２導電層を形成する第６段階と、上記第２導電層を所
定の大きさにパターニングして、その下にある上記第２
選択的成長酸化膜の一部を露出させる第７段階と、上記
第２および第１選択的成長酸化膜並びに酸化膜埋立層を
除去する第８段階とを具備してなることを特徴とする。
子のキャパシタ製造方法は、半導体基板上に活性領域を
持つトランジスタを構成し、その全体構造の上に酸化膜
を形成する第１段階と、上記酸化膜を貫通して上記活性
領域と接触し、所定の大きさに形成され、上部の表面に
少なくとも一つの凹部を有する第１導電層を形成する第
２段階と、上記凹部に酸化膜埋立層を形成する第３段階
と、上記酸化膜上に第１選択的成長酸化膜を形成する第
４段階と、上記第１選択的成長酸化膜および酸化膜埋立
層の上に第２選択的成長酸化膜を形成するとともに、そ
の第２選択的成長酸化膜の所定部位から上記第１導電層
の一部を露出させる第５段階と、以上の全体構造の上に
第２導電層を形成する第６段階と、上記第２導電層を所
定の大きさにパターニングして、その下にある上記第２
選択的成長酸化膜の一部を露出させる第７段階と、上記
第２および第１選択的成長酸化膜並びに酸化膜埋立層を
除去する第８段階とを具備してなることを特徴とする。
【０００８】さらに、この発明による半導体素子のキャ
パシタ製造方法は、半導体基板上に活性領域を持つトラ
ンジスタを構成し、その全体構造の上に第１酸化膜を形
成した後、上記第１酸化膜をエッチングして上記活性領
域の一部を露出させるコンタクホールを形成する第１段
階と、上記コンタクホールの上方中央部の表面に凹部を
持つように以上の全体構造の上に第１導電層を形成する
第２段階と、上記第１導電層上に第２酸化膜を形成する
第３段階と、上記凹部の上に上記第２酸化膜の残留物が
残るように上記第２酸化膜をエッチバックして酸化膜埋
立層を形成する第４段階と、上記第１導電層の一部およ
び上記酸化膜埋立層の上に第１エッチング障壁物質を形
成して上記第１導電層の一部をエッチングすることによ
り、上記第１酸化膜の一部を露出させる第５段階と、露
出した上記第１酸化膜の上に第１選択的成長酸化膜を成
長させ、上記第１エッチング障壁物質を除去することに
より、上記第１選択的成長酸化膜および上記酸化膜埋立
層を露出させる第６段階と、上記第１選択的成長酸化膜
および上記酸化膜埋立層の上に第２選択的成長酸化膜を
成長させるとともに、上記第１導電層の一部を露出させ
る第７段階と、上記第１導電層と接触するように全体構
造の上に第２導電層を形成する第８段階と、上記第２導
電層の一部を露出させる第２エッチング障壁物質を形成
して上記第２導電層の一部をエッチングし、その後エッ
チング障壁物質を除去する第９段階と、上記第２導電層
の残部の一部に第３エッチング障壁物質を形成して上記
第２導電層の一部をエッチングすることにより、電荷貯
蔵電極を形作る第１０段階と、上記第３エッチング障壁
物質を除去し、上記第１および第２選択的成長酸化膜並
びに上記酸化膜埋立層を除去する第１１段階とを具備し
てなることを特徴とする。
パシタ製造方法は、半導体基板上に活性領域を持つトラ
ンジスタを構成し、その全体構造の上に第１酸化膜を形
成した後、上記第１酸化膜をエッチングして上記活性領
域の一部を露出させるコンタクホールを形成する第１段
階と、上記コンタクホールの上方中央部の表面に凹部を
持つように以上の全体構造の上に第１導電層を形成する
第２段階と、上記第１導電層上に第２酸化膜を形成する
第３段階と、上記凹部の上に上記第２酸化膜の残留物が
残るように上記第２酸化膜をエッチバックして酸化膜埋
立層を形成する第４段階と、上記第１導電層の一部およ
び上記酸化膜埋立層の上に第１エッチング障壁物質を形
成して上記第１導電層の一部をエッチングすることによ
り、上記第１酸化膜の一部を露出させる第５段階と、露
出した上記第１酸化膜の上に第１選択的成長酸化膜を成
長させ、上記第１エッチング障壁物質を除去することに
より、上記第１選択的成長酸化膜および上記酸化膜埋立
層を露出させる第６段階と、上記第１選択的成長酸化膜
および上記酸化膜埋立層の上に第２選択的成長酸化膜を
成長させるとともに、上記第１導電層の一部を露出させ
る第７段階と、上記第１導電層と接触するように全体構
造の上に第２導電層を形成する第８段階と、上記第２導
電層の一部を露出させる第２エッチング障壁物質を形成
して上記第２導電層の一部をエッチングし、その後エッ
チング障壁物質を除去する第９段階と、上記第２導電層
の残部の一部に第３エッチング障壁物質を形成して上記
第２導電層の一部をエッチングすることにより、電荷貯
蔵電極を形作る第１０段階と、上記第３エッチング障壁
物質を除去し、上記第１および第２選択的成長酸化膜並
びに上記酸化膜埋立層を除去する第１１段階とを具備し
てなることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付の図面の図１〜図５を
参照しながら、この発明の一実施形態としてのキャパシ
タ製造過程を説明する。
参照しながら、この発明の一実施形態としてのキャパシ
タ製造過程を説明する。
【００１０】まず、図１に示すように、半導体基板に形
成されているトランジスタの全体構造上部に、絶縁膜１
を形成して平坦化し、その後、酸化膜２を形成し、これ
に対してトランジスタの活性領域（図示してないが、絶
縁膜１の下方に在る）を露出させるための電荷貯蔵電極
コンタクト形成用のパターンマスクを利用して、上記酸
化膜２および絶縁膜１の所定部位を順次にエッチングし
てコンタクトホールを形成し、これに第１導電層として
のポリシリコン膜３を蒸着してすでに形成されたコンタ
クトホールを通して活性領域とコンタクトさせる。この
場合、活性領域とコンタクトするポリシリコン膜３の上
部表面がコンタクトホールの埋立により中央部の凹んだ
部位が形成される。続いて、上記ポリシリコン膜３の上
にさらに酸化膜を形成した後、その酸化膜を乾式エッチ
ングすると、上記コンタクトホールの上方の中央部に位
置するポリシリコン膜３の凹んでいる部位のみに酸化膜
が残存して酸化膜埋立層４が形成されて、上面が平坦と
なる。次に、その上に電荷貯蔵電極形成用のホトレジス
トパターン１０を形成する。
成されているトランジスタの全体構造上部に、絶縁膜１
を形成して平坦化し、その後、酸化膜２を形成し、これ
に対してトランジスタの活性領域（図示してないが、絶
縁膜１の下方に在る）を露出させるための電荷貯蔵電極
コンタクト形成用のパターンマスクを利用して、上記酸
化膜２および絶縁膜１の所定部位を順次にエッチングし
てコンタクトホールを形成し、これに第１導電層として
のポリシリコン膜３を蒸着してすでに形成されたコンタ
クトホールを通して活性領域とコンタクトさせる。この
場合、活性領域とコンタクトするポリシリコン膜３の上
部表面がコンタクトホールの埋立により中央部の凹んだ
部位が形成される。続いて、上記ポリシリコン膜３の上
にさらに酸化膜を形成した後、その酸化膜を乾式エッチ
ングすると、上記コンタクトホールの上方の中央部に位
置するポリシリコン膜３の凹んでいる部位のみに酸化膜
が残存して酸化膜埋立層４が形成されて、上面が平坦と
なる。次に、その上に電荷貯蔵電極形成用のホトレジス
トパターン１０を形成する。
【００１１】次いで、図２に示すように、上記電荷貯蔵
電極形成用のホトレジストパターン１０を利用してポリ
シリコン膜３の外周部分（図中、左右の端部分）を乾式
エッチングした後、酸化膜が現れている部位のみで成長
する酸化膜の選択的成長の特性を利用して、露出してい
る酸化膜２の上に選択的成長酸化膜５を成長させる。
電極形成用のホトレジストパターン１０を利用してポリ
シリコン膜３の外周部分（図中、左右の端部分）を乾式
エッチングした後、酸化膜が現れている部位のみで成長
する酸化膜の選択的成長の特性を利用して、露出してい
る酸化膜２の上に選択的成長酸化膜５を成長させる。
【００１２】次に、図３に示すように、上記電荷貯蔵電
極形成用のホトレジストパターン１０を除去した後、再
び、酸化膜が現れている部位のみで成長する選択的成長
酸化膜の特性を利用して、別の選択的成長酸化膜６を成
長させると、図示のように、酸化膜埋立層４の上に酸化
膜６が丸い形態に成長する。次いで、以上の全体構造の
上に第２導電層としてのポリシリコン膜７を形成して、
上記ポリシリコン膜３とコンタクさせた後、上記酸化膜
埋立層４の上方に位置するポリシリコン膜７の部位に孔
を開けるため、電荷貯蔵電極孔開け用ホトレジスト２０
を形成する。
極形成用のホトレジストパターン１０を除去した後、再
び、酸化膜が現れている部位のみで成長する選択的成長
酸化膜の特性を利用して、別の選択的成長酸化膜６を成
長させると、図示のように、酸化膜埋立層４の上に酸化
膜６が丸い形態に成長する。次いで、以上の全体構造の
上に第２導電層としてのポリシリコン膜７を形成して、
上記ポリシリコン膜３とコンタクさせた後、上記酸化膜
埋立層４の上方に位置するポリシリコン膜７の部位に孔
を開けるため、電荷貯蔵電極孔開け用ホトレジスト２０
を形成する。
【００１３】続いて、図４に示すように、上記電荷貯蔵
電極孔開け用ホトレジストパターン２０を利用してポリ
シリコン膜７を乾式エッチングした後、ポリシリコン膜
７の孔を含むその周りの部分に電荷貯蔵電極形成用ホト
レジストパターン３０を形成する。
電極孔開け用ホトレジストパターン２０を利用してポリ
シリコン膜７を乾式エッチングした後、ポリシリコン膜
７の孔を含むその周りの部分に電荷貯蔵電極形成用ホト
レジストパターン３０を形成する。
【００１４】終わりに、電荷貯蔵電極形成用ホトレジス
トパターン３０を利用して、上記ポリシリコン膜７の外
周部分（図中、左右の端部分）、選択的成長酸化膜５お
よび６の全体を順次に乾式エッチングして、最後に電荷
貯蔵電極の一部を成すポリシリコン膜３の下に残ってい
る酸化膜２の全体を湿式エッチングして除去する。以上
の工程の結果、複雑な立体構造をして残ったポリシリコ
ン膜３および７が、キャパシタのための電荷貯蔵電極を
成す。
トパターン３０を利用して、上記ポリシリコン膜７の外
周部分（図中、左右の端部分）、選択的成長酸化膜５お
よび６の全体を順次に乾式エッチングして、最後に電荷
貯蔵電極の一部を成すポリシリコン膜３の下に残ってい
る酸化膜２の全体を湿式エッチングして除去する。以上
の工程の結果、複雑な立体構造をして残ったポリシリコ
ン膜３および７が、キャパシタのための電荷貯蔵電極を
成す。
【００１５】
【発明の効果】上記のような工程からなるこの発明によ
れば、コンタクトホール上方および周辺部分に部分的エ
ッチングおよび選択的酸化膜成長の技術を利用して、立
体的に複雑で多数の表面形成部分を有する電荷貯蔵電極
を形成することができるので、電荷貯蔵電極としての有
効表面積を極大化することができる。また、製造工程
は、単純なエッチングおよび選択酸化技術であるので、
半導体素子の歩留および信頼性を向上させる効果があ
る。
れば、コンタクトホール上方および周辺部分に部分的エ
ッチングおよび選択的酸化膜成長の技術を利用して、立
体的に複雑で多数の表面形成部分を有する電荷貯蔵電極
を形成することができるので、電荷貯蔵電極としての有
効表面積を極大化することができる。また、製造工程
は、単純なエッチングおよび選択酸化技術であるので、
半導体素子の歩留および信頼性を向上させる効果があ
る。
【図１】 この発明による半導体素子のキャパシタ製造
方法の初期の製造過程における半導体素子の部分断面図
である。
方法の初期の製造過程における半導体素子の部分断面図
である。
【図２】 この発明による半導体素子のキャパシタ製造
方法のその次の製造過程における半導体素子の部分断面
図である。
方法のその次の製造過程における半導体素子の部分断面
図である。
【図３】 この発明による半導体素子のキャパシタ製造
方法のその次の製造過程における半導体素子の部分断面
図である。
方法のその次の製造過程における半導体素子の部分断面
図である。
【図４】 この発明による半導体素子のキャパシタ製造
方法のその次の製造過程における半導体素子の部分断面
図である。
方法のその次の製造過程における半導体素子の部分断面
図である。
【図５】 この発明による半導体素子のキャパシタ製造
方法の終期の製造過程における半導体素子の部分断面図
である。
方法の終期の製造過程における半導体素子の部分断面図
である。
１…絶縁膜、２…酸化膜、３…ポリシリコン膜、４…酸
化膜埋立層、５、６…選択的成長酸化膜、７…ポリシリ
コン膜、１０，２０、３０…ホトレジストパターン。
化膜埋立層、５、６…選択的成長酸化膜、７…ポリシリ
コン膜、１０，２０、３０…ホトレジストパターン。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (4)
- 【請求項１】 半導体素子のキャパシタ製造方法であっ
て、 半導体基板上に活性領域を持つトランジスタを構成し、
その全体構造の上に酸化膜を形成する第１段階と、 上記酸化膜を貫通して上記活性領域と接触し、所定の大
きさに形成され、上部の表面に少なくとも一つの凹部を
有する第１導電層を形成する第２段階と、 上記凹部に酸化膜埋立層を形成する第３段階と、 上記酸化膜の一部の上に第１選択的成長酸化膜を形成す
る第４段階と、 上記第１選択的成長酸化膜および酸化膜埋立層の上に第
２選択的成長酸化膜を形成するとともに、その第２選択
的成長酸化膜の所定部位から上記第１導電層の一部を露
出させる第５段階と、 以上の全体構造の上に第２導電層を形成する第６段階
と、 上記第２導電層を所定の大きさにパターニングして、そ
の下にある上記第２選択的成長酸化膜の一部を露出させ
る第７段階と、 上記第２および第１選択的成長酸化膜並びに酸化膜埋立
層を除去する第８段階とを具備してなる方法。 - 【請求項２】 請求項１に記載の半導体素子のキャパシ
タ製造方法であって、 上記第８段階は、さらに上記酸化膜の一部を除去する段
階を具備することを特徴とする方法。 - 【請求項３】 半導体素子のキャパシタ製造方法であっ
て、 半導体基板上に活性領域を持つトランジスタを構成し、
その全体構造の上に第１酸化膜を形成した後、上記第１
酸化膜をエッチングして上記活性領域の一部を露出させ
るコンタクホールを形成する第１段階と、 上記コンタクホールの上方中央部の表面に凹部を持つよ
うに以上の全体構造の上に第１導電層を形成する第２段
階と、 上記第１導電層上に第２酸化膜を形成する第３段階と、 上記凹部の上に上記第２酸化膜の残留物が残るように上
記第２酸化膜をエッチバックして酸化膜埋立層を形成す
る第４段階と、 上記第１導電層の一部および上記酸化膜埋立層の上に第
１エッチング障壁物質を形成して上記第１導電層の一部
をエッチングすることにより、上記第１酸化膜の一部を
露出させる第５段階と、 露出した上記第１酸化膜の上に第１選択的成長酸化膜を
成長させ、上記第１エッチング障壁物質を除去すること
により、上記第１選択的成長酸化膜および上記酸化膜埋
立層を露出させる第６段階と、 上記第１選択的成長酸化膜および上記酸化膜埋立層の上
に第２選択的成長酸化膜を成長させるとともに、上記第
１導電層の一部を露出させる第７段階と、 上記第１導電層と接触するように全体構造の上に第２導
電層を形成する第８段階と、 上記第２導電層の一部を露出させる第２エッチング障壁
物質を形成して上記第２導電層の一部をエッチングし、
その後エッチング障壁物質を除去する第９段階と、 上記第２導電層の残部の一部に第３エッチング障壁物質
を形成して上記第２導電層の一部をエッチングすること
により、電荷貯蔵電極を形作る第１０段階と、 上記第３エッチング障壁物質を除去し、上記第１および
第２選択的成長酸化膜並びに上記酸化膜埋立層を除去す
る第１１段階とを具備してなる方法。 - 【請求項４】 請求項３に記載の半導体素子のキャパシ
タ製造方法であって、 上記第１１段階は、さらに上記第１酸化膜の一部を除去
する段階を具備することを特徴とする方法。
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|---|---|---|---|
| SG1997000690A SG65643A1 (en) | 1995-09-08 | 1997-03-07 | A verification server and authentication method for use in authentication of networks |
Applications Claiming Priority (2)
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| KR1019940022783A KR0172285B1 (ko) | 1994-09-09 | 1994-09-09 | 반도체 소자의 캐패시터 제조 방법 |
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| JP2786834B2 true JP2786834B2 (ja) | 1998-08-13 |
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Family Applications (1)
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1995
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