KR0126623B1

KR0126623B1 - 반도체소자의 캐패시터 제조방법

Info

Publication number: KR0126623B1
Application number: KR1019940019192A
Authority: KR
Inventors: 김석수
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-08-03
Filing date: 1994-08-03
Publication date: 1997-12-26
Also published as: JPH08107190A; US5550080A; KR960008417A; JP2716406B2

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체소자가 고집적화됨에 따라 좁은 면적에서 더욱 많은 정전용량을 요구하게되어 많은 문제점을 발생시켰다. 따라서, 본 발명은 저장전마스크의 크기조절과 선택적 성장 기술 그리고 습식식각시 식각선택비를 이용하여 표면적이 증가된 저장전극을 형성한 다음, 그 상부에 유전체막과 플레이트전극을 형성함으로써 충분한 정전용량을 확보하는 캐패시터를 제조하는 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도 내지 제5도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

*도면의 주요부분에 대한 부호의 설명*

1 : 반도체기판3 : 하부절연층

5 : 제1절연막7 : 선택적 성장 산화막

9 : 제1도전층9' : 제1도전층패턴

10 : 콘택홀11 : 제2절연막

13 : 제2도전층13' : 제2도전층패턴

15 : 저장전극17 : 유전체막

19 : 플레이트전극

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에 캐패시터의 정전용량을 확보하기 위하여 선택적 성장 기술과 저장전극용 콘택마스크의 크기를 조절함으로써 저장전극의 표면적을 증가시키는 기술이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물딜, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 다결정실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통 또는 사각틀체 형상의 미로 구조로 형성하기도 하며, 소정구조의 저장전극의 표면에 실리콘으로된 반구체 그레인(hemi spherical grain)을 형성하기도 한다. 그러나, 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하는 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 저장전극용 콘택마스크의 크기 조절과 선택적 성장기술을 이용하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1절연막을 증착한 다음, 전체구조상부에 저장전극용 제1콘택마스크를 형성하는 공정과, 상기 제1절연막을 선택적으로 성장시켜 선택적 성장 산화막을 형성하고 상기 저장전극용 제1콘택마스크를 제거하는 공정과, 전체구조상부에 제1도전층을 일정두께 증착하고 전체구조상부에 제2절연막을 도포한 다음, 전면식각공정으로 평탄화시키고 그 상부에 저장전극용 제2콘택마스크를 형성하는 공정과, 상기 저장전극용 제2콘택마스크를 이용하여 상기 제1도전층, 선택적 성장 산화막, 제1절연막 및 하부절연층을 순차적으로 식각함으로써 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되도록 제2도전층을 일정두께 증착하고 그 상부에 저장전극마스크를 형성하는 공정과, 상기 저장전극마스크를 이용하여 상기 제2도전층, 제2절연막 및 제1도전층을 순차적으로 식각함으로써 제2도전층 패턴과 제1도전층패턴을 형성하고 상기 저장전극마스크를 제거하는 공정과, 상기 제2절연막, 제1절연막 및 선택적 성장 산화막을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.

이하, 첨부된 도면을 참고호하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제5도는 본 발명의 실시예로서 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1도는 반도체기판(1) 상부에 하부절연층(3)을 형성하고 그 상부에 제1절연막(5)을 증착한 다음, 전체구조상부에 저장전극용 제1콘택마스크(30)를 형성하고 상기 제1절연막(5)을 선택적으로 성장시켜 선택적 성장 산화막(7)을 형성한 것을 도시한 단면도로서, 상기 저장전극용 제1콘택마스크(30)는 실제의 콘택마스크보다 크게 형성한 것이며, 상기 선택적 성장 산화막(7)은 상기 저장전극용 제1콘택마스크(30)를 성장장벽으로하여 상기 저장전극용 제1콘택마스크(30)와 같은 높이로 형성한 것이다.

여기서, 상기 하부절연층(3)은 소자분리산화막, 비트라인 및 워드라인을 형성하고 플로우(flow)가 잘되는 테오스(TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함) 또는 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG라 함) 등과 같이 실리콘이 함유된 산화막으로 평탄화시킨 것으로 상기 소자분리산화막, 비트라인 및 워드라인이 생략된 것이고 상기 제1절연막(5)은 산화막으로 형성한 것이다.

제2도는 상기 저장전극용 제1콘택마스크(30)를 제거하고 전체구조상부에 제1도전층(9)을 증착한 다음, 상기 저장전극용 제1콘택마스크(30)와 같은 높이로 제2절연막(11)을 형성하여 평탄화시키고 그 상부에 상기 저장전극용 제1콘택마스크(30) 크기보다 작은 실제 콘택홀을 형성하기 위한 저장전극용 제2콘택마스크(40)를 형성한 것을 도시한 단면도로서, 상기 제2절연막(11)은 산화막을 사용하여 전체를 도포한 다음, 전면식각을 실시하여 상기 제1도전층(9)의 높이와 같이 평탄화사킨 것을 도시한다.

제3도는 상기 저장전극용 제2저장전극마스크(40)를 이용하여 상기 제1도전층(9), 선택적 성장 산화막(7), 제1절연막(5) 및 하부절연층(3)을 순차적으로 식각함으로써 상기 반도체기판(1)의 예정된 부분을 노출시키는 콘택홀(10)을 형성한 다음, 상기 콘택홀(10)을 통하여 상기 반도체기판(1)에 접속되도록 제2도전층(13)을 증착하고 그 상부에 저장전극마스크(50)를 형성한 것을 도시한 단면도이다.

제4도는 상기 저장전극마스크(5)를 이용하여 상기 제2도전층(13), 제2절연막(11) 및 제1도전층(9)을 순차적으로 식각함으로써 제2도전층패턴(13')과 제1도전층패턴(9')을 형성하는 동시에 상기 제2절연막(11)과 제1절연막(5)을 노출시키고 상기 저장전극마스크(50)를 제거한 다음, 습식방법으로 상기 제2절연막(11)과 제1절연막(5)를 제거하고 그로인하여 노출되는 상기 선택적 성장 산화막(7)을 같은 방법으로 제거함으로써 상기 제1도전층패턴(9')과 제2도전층패턴(13')으로 형성되어 표면적이 확대된 저장전극(15)을 형성한 것을 도시한 단면도로서, 상기 습식방법은 비.오.이(BOE : Buffered Oxide Etchant, 이하에서 BOE라 함) 용액이나 HF 용액을 이용하여 실시한 것이다.

제5도는 전체구조상부에 유전체막(17)과 플레이트전극(19)를 형성함으로써 정전용량을 확보한 캐패시터를 도시한 단면도로서, 상기 유전체막(17)은 절연막으로 형성한 것이고, 상기 플레이트전극(19)은 도전체로 형성한 것이다.

상기한 본 발명에 의하면, 반도체소자의 고집적화가 필요로하는 캐패시터의 정전용량을 확보하기 위하여, 저장전극용 콘택마스크의 크기조절과 선택적 성장 기술과 습식식각공정시 식각선택비를 이용하여 저장전극의 표면적을 증가시킴으로써 캐패시터의 정전용량을 증가시켜 반도체소자의 고집적화를 가능하게 함과 동시에 상부구조의 평탄화로 후속공정을 용이하게 한다.

Claims

반도체소자의 캐패시터 제조방법에 있어서, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1절연막을 증착한 다음, 전체구조상부에 저장전극용 제1콘택마스크를 형성하는 공정과, 상기 제1절연막을 선택적으로 성장시켜 선택적 성장 산화막을 형성하고 상기 저장전극용 제1콘택마스크를 제거하는 공정과, 전체구조상부에 제1도전층을 일정두께 증착하고 전체구조상부에 제2절연막을 도포한 다음, 전면식각공정으로 평탄화시키고 그 상부에 저장전극용 제2콘택마스크를 형성하는 공정과, 상기 저장전극용 제2콘택마스크를 이용하여 상기 제1도전층, 선택적성장 산화막, 제1절연막 및 하부절연층을 순차적으로 시각함으로써 상기 반도체기판의 예정된부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되도록 제2도전층을 일정두께 증착하고 그 상부에 저장전극마스크를 형성하는 공정과, 상기 저장전극마스크를 이용하여 상기 제2도전층, 제2절연막 및 제1도전층을 순차적으로 식각함으로써 제2도전층패턴과 제1도전층패턴을 형성하고 상기 저장전극마스크를 제거하는 공정과, 상기 제2절연막, 제1절연막 및 선택적 성장 산화막을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제1저장전용 제1콘택마스크는 실제 콘택홀보다 크게 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 선택적 성장 산화막은 상기 저장전극용 제1콘택마스크를 성장장벽으로하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제2절연막은 전체구조상부에 절연막을 증착한 다음, 상기 제2도전층까지 전면식각을 실시하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 습식방법은 BOE 용액이나 HF 용액으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.