JP2716406B2 - 半導体素子のキャパシター製造方法 - Google Patents

半導体素子のキャパシター製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シター製造方法に関し、特に選択的成長技術と貯蔵電極
用コンタクトマスクの大きさの調節技術を用いて高集積
半導体素子のキャパシター静電容量を確保する技術に関
する。
【０００２】
【従来の技術】半導体素子が高集積化され、セルの大き
さが減少することにより貯蔵電極の表面積に比例する静
電容量を十分に確保することが次第に難しくなってい
る。特に、一つのＭＯＳトランジスタとキャパシターで
構成されるＤＲＡＭ素子では、チップで多い面積を占め
るキャパシターの静電容量を大きくしながら面積を減少
させることが高集積化の重要な課題となってきた。
【０００３】従来、キャパシターの静電容量を増加させ
るため誘電定数が高い物質を誘電体膜に用いたり、誘電
体膜を薄く形成したり又はキャパシターの表面積を増加
させる等の方法が用いられてしきた。
【０００４】
【発明が解決しようとする課題】しかし、このような方
法は全てそれぞれの問題点を有している。即ち、高い誘
電定数を有する誘電物質、たとえばＴａ2 Ｏ5 ，ＴｉＯ
2 又はＳｒＴｉＯ3 等を用いる方法は信頼度及び薄膜特
性等が確実に確認されておらず実際素子への適用が難し
く、誘電膜厚さを減少させる方法は素子動作の際、誘電
膜が破壊されキャパシターの信頼度に深刻な影響を与え
る問題があった。
【０００５】また、キャパシターの表面積を増加させる
ため多結晶シリコンを多層に形成した後、これらを貫通
して相互連結させるフィン構造や、円筒又は四角枠状の
迷路構造又は、貯蔵電極の表面にシリコンよりなる半球
型グレイン(hemi sphe-ricalgrain) を形成した構造が
用いられることもある。しかし、このような方法もＤＲ
ＡＭの高集積化により面積が減少され依然として充分な
静電容量を持つことができない問題点があった。
【０００６】よって、本発明は従来技術の問題点を解決
するためのもので、貯蔵電極用コンタクトマスクの大き
さの調節及び選択的成長技術を用い貯蔵電極の表面積を
増加させることにより、キャパシターの静電容量を増加
させることができる半導体素子のキャパシター製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板の上部に下部絶縁層を形成
し、その上部に第１絶縁膜を蒸着した後、第１絶縁膜の
上部に貯蔵電極用第１コンタクトマスクを形成する工程
と、前記第１絶縁膜を選択的に成長させて、選択的成長
酸化膜を形成した後、前記貯蔵電極用第１コンタクトマ
スクを除去する工程と、全体構造の上部に第１導電層を
一定厚さ蒸着し、第１導電層の上部に第２絶縁膜を塗布
した後、全面エッチング工程で平坦化させその上部に貯
蔵電極用第２コンタクトマスクを形成する工程と、前記
半導体基板の所定部分が露出するコンタクトホールが形
成されるよう、前記貯蔵電極用第２コンタクトマスクを
用いて前記第１導電層、選択的成長酸化膜、第１絶縁膜
及び下部絶縁層を順次エッチングする工程と、前記コン
タクトホールを介し前記半導体基板に接続するよう第２
導電層を一定厚さ蒸着し、その上部に貯蔵電極マスクを
形成する工程と、前記貯蔵電極マスクを用い前記第２導
電層、第２絶縁膜及び第１導電層を順次エッチングして
第２導電層パターンと第１導電層パターンを形成した
後、前記貯蔵電極マスクを除去する工程と、前記第２絶
縁膜、第１絶縁膜及び選択的成長酸化膜を湿式方法で除
去し、表面積が増加した貯蔵電極を形成する工程とより
なることを特徴とする半導体素子のキャパシター製造方
法にある。
【０００８】本発明の他の目的とする所は、前記貯蔵電
極用第１コンタクトマスクは、実際のコンタクトホール
より大きく形成することを特徴とする半導体素子のキャ
パシター製造方法を提供するにある。
【０００９】本発明の更に他の目的とする所は、前記選
択的成長酸化膜は、前記貯蔵電極用第１コンタクトマス
クを成長障壁として形成することを特徴とする半導体素
子のキャパシター製造方法を提供するにある。
【００１０】本発明の更に他の目的とする所は、前記第
２絶縁膜は第１導電層の上部に蒸着した後、選択的成長
酸化膜上部の前記第１導電層の高さまで全面エッチング
して形成されることを特徴とする半導体素子のキャパシ
ター製造方法を提供するにある。
【００１１】本発明の更に他の目的とする所は、前記湿
式方法は、ＢＯＥ溶液やＨＦ溶液で行われることを特徴
とする半導体素子のキャパシター製造方法を提供するに
ある。
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図１乃至図５は、本発明の一実施形
態に係る半導体素子のキャパシター製造工程を示す断面
図である。図１は、半導体基板 (1)の上部に下部絶縁層
(3)を形成しその上部に第１絶縁膜 (5)を蒸着した後、
第１絶縁膜 (5)の上部に貯蔵電極用第１コンタクトマス
ク(30)を形成し、前記第１絶縁膜 (5)を選択的に成長さ
せ選択的成長酸化膜 (7)を形成する工程を示す断面図で
ある。図１で前記貯蔵電極用第１コンタクトマスク(30)
は実際のコンタクトマスクより大きく形成したものであ
り、前記選択的成長酸化膜７は前記貯蔵電極用第１コン
タクトマスク(30)を成長障壁として前記貯蔵電極用第１
コンタクトマスク(30)のような高さに形成したものであ
る。前記下部絶縁層 (3)と基板 (1)の間には素子分離酸
化膜、ビットライン及びワードラインが形成されている
が、図面には省略されている。前記下部絶縁層 (3)はフ
ロー(flow)が良くなるＴＥＯＳ(Tetra Ethyl Ortho Sil
icate)又はＢＰＳＧ(BoroPhospho Silicate Glass) 等
のようにシリコンが含まれた酸化膜を平坦化させたもの
である。第１絶縁膜(5) は酸化膜で形成したものであ
る。
【００１２】図２は、前記貯蔵電極用第１コンタクトマ
スク(30)を除去した後、その上部に第１導電層 (9)を蒸
着し、前記貯蔵電極用第１コンタクトマスク(30)のよう
な高さに第２絶縁膜(11)を形成して平坦化させ、その上
部に前記貯蔵電極用第１コンタクトマスク(30)の大きさ
より小さい貯蔵電極用第２コンタクトマスク(40)を形成
する工程を示す断面図である。前記第２絶縁膜(11)は酸
化膜を厚く形成した後、全面エッチングを行い選択的成
長酸化膜(7) の上部の第１導電層 (9)の高さまで平坦化
させた。
【００１３】図３は、前記貯蔵電極用第２コンタクトマ
スク(40)を用い前記第１導電層 (9)、選択的成長酸化膜
(7)、第１絶縁膜 (5)及び下部絶縁層 (3)を順次エッチ
ングすることにより前記半導体基板 (1)の予定された部
分を露出させるコンタクトホール(10)を形成した後、前
記コンタクトホール(10)を介し前記半導体基板 (1)に接
続するよう第２導電層 (13) を蒸着しその上部に貯蔵電
極マスク(50)を形成する工程を示す断面図である。
【００１４】図４は、前記貯蔵電極マスク(50)を用い前
記第２導電層 (13) 、第２絶縁膜(11) 及び第１導電層
(9) を順次エッチングすることにより、第２導電層パタ
ーン(13 ′) と第１導電層パターン(9′) を形成すると
共に前記第２絶縁膜 (11)と第１絶縁膜 (5)を露出させ
た後、前記貯蔵電極マスク(50)を除去し、湿式エッチン
グ方法で前記第２絶縁膜 (11) と第１絶縁膜 (5)を除去
した後、新たに露出した前記選択的成長酸化膜 (7)を湿
式エッチング方法で除去することにより前記第１導電層
パターン(9′) と第２導電層パターン (13′) で形成さ
れ、表面積が拡大された貯蔵電極 (15) を形成する工程
を示す断面図で、前記湿式エッチング方法は ＢＯＥ(B
uffered Oxide Etchant)溶液やＨＦ溶液を用いて行う。
【００１５】図５は、全体構造の上部に誘電体膜(17)と
プレート電極(19)を形成することにより静電容量を確保
したキャパシターを示した断面図であり、前記誘電体膜
(17)は絶縁膜で形成したものであり、前記プレート電極
(19)は導電体で形成したものである。
【００１６】
【発明の効果】前記した本発明により貯蔵電極用コンタ
クトマスクの大きさ調節と選択的成長技術及び湿式エッ
チング工程を用いることにより貯蔵電極の表面積が増加
されキャパシターの静電容量が増加するようになるの
で、半導体素子の高集積化が可能になると共に上部構造
の平坦化による後続工程が容易になる工業上大なる効果
がある。
【図面の簡単な説明】
【図１】図１は、本発明の一実施形態に係る半導体素子
のキャパシター製造工程を示す断面図である。
【図２】図２は、本発明の一実施形態に係る半導体素子
のキャパシター製造工程を示す断面図である。
【図３】図３は、本発明の一実施形態に係る半導体素子
のキャパシター製造工程を示す断面図である。
【図４】図４は、本発明の一実施形態に係る半導体素子
のキャパシター製造工程を示す断面図である。
【図５】図５は、本発明の一実施形態に係る半導体素子
のキャパシター製造工程を示す断面図である。
【符号の説明】
１ 半導体基板 ３ 下部絶縁層 ５ 第１絶縁膜 ７ 選択的成長酸化膜 ９ 第１導電層 ９′第１導電層パターン １０ コンタクトホール １１ 第２絶縁膜 １３ 第２導電層 １３′ 第２導電層パターン １５ 貯蔵電極 １７ 誘電体膜 １９ プレート電極 ３０ 第１コンタクトマスク ４０ 第２コンタクトマスク ５０ 貯蔵電極マスク

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の上部に下部絶縁層を形成
    し、その上部に第１絶縁膜を蒸着した後、第１絶縁膜の
    上部に貯蔵電極用第１コンタクトマスクを形成する工程
    と、 前記第１絶縁膜を選択的に成長させて、選択的成長酸化
    膜を形成した後、前記貯蔵電極用第１コンタクトマスク
    を除去する工程と、 全体構造の上部に第１導電層を一定厚さ蒸着し、第１導
    電層の上部に第２絶縁膜を塗布した後、全面エッチング
    工程で平坦化させその上部に貯蔵電極用第２コンタクト
    マスクを形成する工程と、 前記半導体基板の所定部分が露出するコンタクトホール
    が形成されるよう、前記貯蔵電極用第２コンタクトマス
    クを用いて前記第１導電層、選択的成長酸化膜、第１絶
    縁膜及び下部絶縁層を順次エッチングする工程と、 前記コンタクトホールを介し前記半導体基板に接続する
    よう第２導電層を一定厚さ蒸着し、その上部に貯蔵電極
    マスクを形成する工程と、 前記貯蔵電極マスクを用い前記第２導電層、第２絶縁膜
    及び第１導電層を順次エッチングして第２導電層パター
    ンと第１導電層パターンを形成した後、前記貯蔵電極マ
    スクを除去する工程と、 前記第２絶縁膜、第１絶縁膜及び選択的成長酸化膜を湿
    式方法で除去し、表面積が増加した貯蔵電極を形成する
    工程とよりなることを特徴とする半導体素子のキャパシ
    ター製造方法。
  2. 【請求項２】 前記貯蔵電極用第１コンタクトマスク
    は、実際のコンタクトホールより大きく形成することを
    特徴とする請求項１記載の半導体素子のキャパシター製
    造方法。
  3. 【請求項３】 前記選択的成長酸化膜は、前記貯蔵電極
    用第１コンタクトマスクを成長障壁として形成すること
    を特徴とする請求項１記載の半導体素子のキャパシター
    製造方法。
  4. 【請求項４】 前記第２絶縁膜は第１導電層の上部に蒸
    着した後、選択的成長酸化膜上部の前記第１導電層の高
    さまで全面エッチングして形成されることを特徴とする
    請求項１記載の半導体素子のキャパシター製造方法。
  5. 【請求項５】 前記湿式方法は、ＢＯＥ溶液やＨＦ溶液
    で行われることを特徴とする請求項１記載の半導体素子
    のキャパシター製造方法。
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