JP2950392B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、メモリ用半導体装置お
よびその製造方法に関し、特に、スタックトキャパシタ
型のメモリセルを有する半導体装置およびその製造方法
に関する。
よびその製造方法に関し、特に、スタックトキャパシタ
型のメモリセルを有する半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】図９は、従来のスタックトキャパシタ型
メモリセルの断面図である。同図において、９０１はｐ
型シリコン基板、９０２は、素子分離のためにＬＯＣＯ
Ｓ法によりシリコン基板上に形成されたフィールド酸化
膜、９０３はゲート酸化膜、９０４はワード線を兼ねる
ゲート電極、９０５、９０６は、ソース、ドレイン領域
を構成するｎ型拡散層、９０７はトランジスタ上を覆う
シリコン酸化膜、９１０は、一方のｎ型拡散層９０５と
コンタクトをとるためにシリコン酸化膜９０７に開孔さ
れた第１のコンタクト孔、９１２は、第１のコンタクト
孔９１０を介して一方のｎ型拡散層９０５と接触してい
るキャパシタの第１の電極、９１３は誘電体膜、９１４
は、誘電体膜９１３を介して第１の電極９１２を包囲す
るように形成されたキャパシタの第２の電極、９１５
は、ＢＰＳＧ（Boro-phospho-silicate glass ）からな
る層間絶縁膜、９１６はｎ型拡散層９０６に対してコン
タクトをとるために層間絶縁膜９１５およびシリコン酸
化膜９０７に開孔された第２のコンタクト孔、９１７
は、第２のコンタクト孔９１６を介してｎ型拡散層９０
６と接触するＡｌからなるビット線である。
メモリセルの断面図である。同図において、９０１はｐ
型シリコン基板、９０２は、素子分離のためにＬＯＣＯ
Ｓ法によりシリコン基板上に形成されたフィールド酸化
膜、９０３はゲート酸化膜、９０４はワード線を兼ねる
ゲート電極、９０５、９０６は、ソース、ドレイン領域
を構成するｎ型拡散層、９０７はトランジスタ上を覆う
シリコン酸化膜、９１０は、一方のｎ型拡散層９０５と
コンタクトをとるためにシリコン酸化膜９０７に開孔さ
れた第１のコンタクト孔、９１２は、第１のコンタクト
孔９１０を介して一方のｎ型拡散層９０５と接触してい
るキャパシタの第１の電極、９１３は誘電体膜、９１４
は、誘電体膜９１３を介して第１の電極９１２を包囲す
るように形成されたキャパシタの第２の電極、９１５
は、ＢＰＳＧ（Boro-phospho-silicate glass ）からな
る層間絶縁膜、９１６はｎ型拡散層９０６に対してコン
タクトをとるために層間絶縁膜９１５およびシリコン酸
化膜９０７に開孔された第２のコンタクト孔、９１７
は、第２のコンタクト孔９１６を介してｎ型拡散層９０
６と接触するＡｌからなるビット線である。
【０００３】図１０乃至図１３は、図９に示した従来例
の製造方法を説明するための工程断面図である。ｐ型の
シリコン基板９０１表面を選択的に酸化してフィールド
酸化膜９０２を形成した後、フィールド酸化膜に覆われ
いない活性領域の表面を酸化してゲート酸化膜９０３を
形成する。不純物を含む多結晶シリコンを全面に成長さ
せた後、これをパターニングしてゲート電極９０４を形
成する。続いて全面にヒ素をイオン注入してソース・ド
レイン領域となるｎ型拡散層９０５、９０６を形成する
（図１０）。
の製造方法を説明するための工程断面図である。ｐ型の
シリコン基板９０１表面を選択的に酸化してフィールド
酸化膜９０２を形成した後、フィールド酸化膜に覆われ
いない活性領域の表面を酸化してゲート酸化膜９０３を
形成する。不純物を含む多結晶シリコンを全面に成長さ
せた後、これをパターニングしてゲート電極９０４を形
成する。続いて全面にヒ素をイオン注入してソース・ド
レイン領域となるｎ型拡散層９０５、９０６を形成する
（図１０）。
【０００４】次に、ＣＶＤ法により全面にシリコン酸化
膜９０７とシリコン窒化膜９０８を成長させ、一方のｎ
型拡散層９０５上を開孔して第１のコンタクト孔９１０
を形成する。続いて、全面に不純物ドープされた多結晶
シリコン膜９１２ａを形成する（図１１）。
膜９０７とシリコン窒化膜９０８を成長させ、一方のｎ
型拡散層９０５上を開孔して第１のコンタクト孔９１０
を形成する。続いて、全面に不純物ドープされた多結晶
シリコン膜９１２ａを形成する（図１１）。
【０００５】次に、第１のコンタクト孔９１０を含む領
域の多結晶シリコン膜９１２ａおよびシリコン窒化膜９
０８を残すようにパターニングしてキャパシタの第１の
電極９１２を形成する（図１２）。続いて、ウェットエ
ッチにより第１の電極９１２下のシリコン窒化膜９０８
を除去する。その後、熱酸化を行って、第１の電極９１
２の表面に誘電体膜９１３を形成する（図１３）。
域の多結晶シリコン膜９１２ａおよびシリコン窒化膜９
０８を残すようにパターニングしてキャパシタの第１の
電極９１２を形成する（図１２）。続いて、ウェットエ
ッチにより第１の電極９１２下のシリコン窒化膜９０８
を除去する。その後、熱酸化を行って、第１の電極９１
２の表面に誘電体膜９１３を形成する（図１３）。
【０００６】さらに、第１の電極９１２を包み込むよう
に全面にドープト多結晶シリコン膜を成長させ、これ
を、第１の電極９１２と対向する部分を残す形状にパタ
ーニングしてキャパシタの第２の電極９１４を形成す
る。続いて、全面に層間絶縁膜９１５を成長させ、これ
にもう一方のｎ型拡散層９０６とコンタクトをとるため
の第２のコンタクト孔９１６を開孔する。最後に、Ａｌ
をスパッタ法にて被着し、これをパターニングしてビッ
ト線９１７を形成すれば、図９に示された半導体装置が
得られる。
に全面にドープト多結晶シリコン膜を成長させ、これ
を、第１の電極９１２と対向する部分を残す形状にパタ
ーニングしてキャパシタの第２の電極９１４を形成す
る。続いて、全面に層間絶縁膜９１５を成長させ、これ
にもう一方のｎ型拡散層９０６とコンタクトをとるため
の第２のコンタクト孔９１６を開孔する。最後に、Ａｌ
をスパッタ法にて被着し、これをパターニングしてビッ
ト線９１７を形成すれば、図９に示された半導体装置が
得られる。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置では、キャパシタの第１の電極９１２がｎ型拡散層
９０５と直接接触する構造となっているため、シリコン
窒化膜９０８を除去してから第２の電極を形成するため
の多結晶シリコン膜が被着されるまでの間は、第１の電
極９１２の外方に拡がる部分の重さをこの電極の垂直部
分で支えなければならず、ここに過大の荷重がかかる。
そのため、ここにクラックや折れが発生し易く、製造工
程中における僅かな外力で容易に破損して歩留りを低下
させる。また、第１の電極が折れた場合、ウェハ上の他
の部分や製造装置に異物として付着することがあり、２
次的な不良発生原因を与えることがあった。
装置では、キャパシタの第１の電極９１２がｎ型拡散層
９０５と直接接触する構造となっているため、シリコン
窒化膜９０８を除去してから第２の電極を形成するため
の多結晶シリコン膜が被着されるまでの間は、第１の電
極９１２の外方に拡がる部分の重さをこの電極の垂直部
分で支えなければならず、ここに過大の荷重がかかる。
そのため、ここにクラックや折れが発生し易く、製造工
程中における僅かな外力で容易に破損して歩留りを低下
させる。また、第１の電極が折れた場合、ウェハ上の他
の部分や製造装置に異物として付着することがあり、２
次的な不良発生原因を与えることがあった。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、 （ａ） 半導体基板（１０１）上にゲート絶縁膜（１０
３）を介して形成され８ゲート電極（１０４）と、ゲー
ト電極の両側の前記半導体基板の表面領域内に形成され
たソース・ドレイン領域（１０５、１０６）と、を有
し、絶縁膜（１０７）によって覆われているＭＩＳ型ト
ランジスタと、 （ｂ） 前記絶縁膜に開設されたコンタクト孔内を充填
する、前記ＭＩＳ型トランジスタのソース・ドレイン領
域のいずれか一方の領域（１０５）と接触する導電性プ
ラグ（１１１）と、 （ｃ） 下面が前記導電性プラグに接触し、該導電性プ
ラグからカンチレバー状に延びる第１の電極（１１２）
と、前記第１の電極の表面および前記導電性プラグ（１
１１）の一部側壁面を覆う誘電体膜（１１３）と、前記
誘電体膜を介して前記第１の電極を包囲する第２の電極
（１１４）と、を有するキャパシタと、を具備するもの
である。
３）を介して形成され８ゲート電極（１０４）と、ゲー
ト電極の両側の前記半導体基板の表面領域内に形成され
たソース・ドレイン領域（１０５、１０６）と、を有
し、絶縁膜（１０７）によって覆われているＭＩＳ型ト
ランジスタと、 （ｂ） 前記絶縁膜に開設されたコンタクト孔内を充填
する、前記ＭＩＳ型トランジスタのソース・ドレイン領
域のいずれか一方の領域（１０５）と接触する導電性プ
ラグ（１１１）と、 （ｃ） 下面が前記導電性プラグに接触し、該導電性プ
ラグからカンチレバー状に延びる第１の電極（１１２）
と、前記第１の電極の表面および前記導電性プラグ（１
１１）の一部側壁面を覆う誘電体膜（１１３）と、前記
誘電体膜を介して前記第１の電極を包囲する第２の電極
（１１４）と、を有するキャパシタと、を具備するもの
である。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。同図に示されるように、ｐ型のシリコン基板
１０１上には素子分離膜としてのフィールド酸化膜１０
２が形成されており、フィールド酸化膜により区画され
た活性領域内には、ゲート酸化膜１０３、ゲート電極１
０４、ソース・ドレイン領域を構成するｎ型拡散層１０
５、１０６を有するＭＩＳ型トランジスタが形成されて
いる。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。同図に示されるように、ｐ型のシリコン基板
１０１上には素子分離膜としてのフィールド酸化膜１０
２が形成されており、フィールド酸化膜により区画され
た活性領域内には、ゲート酸化膜１０３、ゲート電極１
０４、ソース・ドレイン領域を構成するｎ型拡散層１０
５、１０６を有するＭＩＳ型トランジスタが形成されて
いる。
【００１０】このトランジスタは一方のｎ型拡散層１０
５上に第１のコンタクト孔１１０が開孔されている第１
のシリコン酸化膜１０７によって覆われており、第１の
コンタクト孔１１０内には、第１のシリコン酸化膜１０
７の表面より高く突出したシリコンプラグ１１１が設置
されている。
５上に第１のコンタクト孔１１０が開孔されている第１
のシリコン酸化膜１０７によって覆われており、第１の
コンタクト孔１１０内には、第１のシリコン酸化膜１０
７の表面より高く突出したシリコンプラグ１１１が設置
されている。
【００１１】シリコンプラグ１１１の頂上面にはキャパ
シタの第１の電極１１２が接続され、第１の電極１１２
の表面上には、キャパシタを構成するために誘電体膜１
１３および第２の電極１１４が形成されている。全面は
ＢＰＳＧ膜からなる層間絶縁膜１１５により覆われ、も
う一方のｎ型拡散層１０６には、層間絶縁膜１１５、第
１のシリコン酸化膜１０７に開孔された第２のコンタク
ト孔１１６を介してビット線１１７が接続されている。
シタの第１の電極１１２が接続され、第１の電極１１２
の表面上には、キャパシタを構成するために誘電体膜１
１３および第２の電極１１４が形成されている。全面は
ＢＰＳＧ膜からなる層間絶縁膜１１５により覆われ、も
う一方のｎ型拡散層１０６には、層間絶縁膜１１５、第
１のシリコン酸化膜１０７に開孔された第２のコンタク
ト孔１１６を介してビット線１１７が接続されている。
【００１２】図２乃至図５は、図１示された実施例の製
造方法を説明するための工程断面図である。まず、シリ
コン基板１０１の表面を選択的に酸化して膜厚６０００
Åのフィールド酸化膜１０２を形成する。次に、熱酸化
により、フィールド酸化膜１０２で覆われていない活性
層領域上に膜厚１５０Åのゲート酸化膜１０３を形成
し、続いて全面に膜厚３０００Åのドープト多結晶シリ
コン膜を成長させ、これをパターニングしてゲート電極
１０４を形成する。次に、フィールド酸化膜１０２およ
びゲート電極１０４をマスクとしてヒ素をイオン注入し
てソース・ドレイン領域となるｎ型拡散層１０５、１０
６を形成する（図２）。
造方法を説明するための工程断面図である。まず、シリ
コン基板１０１の表面を選択的に酸化して膜厚６０００
Åのフィールド酸化膜１０２を形成する。次に、熱酸化
により、フィールド酸化膜１０２で覆われていない活性
層領域上に膜厚１５０Åのゲート酸化膜１０３を形成
し、続いて全面に膜厚３０００Åのドープト多結晶シリ
コン膜を成長させ、これをパターニングしてゲート電極
１０４を形成する。次に、フィールド酸化膜１０２およ
びゲート電極１０４をマスクとしてヒ素をイオン注入し
てソース・ドレイン領域となるｎ型拡散層１０５、１０
６を形成する（図２）。
【００１３】続いて、ＣＶＤ法により全面に第１のシリ
コン酸化膜１０７、シリコン窒化膜１０８、第２のシリ
コン酸化膜１０９を、それぞれ２０００Å、２０００
Å、１０００Åの膜厚に成長させる。この三層膜を開孔
してｎ型拡散層１０５上に第１のコンタクト孔１１０を
形成した後、全面にドープト多結晶シリコンを成長させ
て膜厚１５０００Åの多結晶シリコン膜１１１ａを形成
する（図３）。
コン酸化膜１０７、シリコン窒化膜１０８、第２のシリ
コン酸化膜１０９を、それぞれ２０００Å、２０００
Å、１０００Åの膜厚に成長させる。この三層膜を開孔
してｎ型拡散層１０５上に第１のコンタクト孔１１０を
形成した後、全面にドープト多結晶シリコンを成長させ
て膜厚１５０００Åの多結晶シリコン膜１１１ａを形成
する（図３）。
【００１４】その後、多結晶シリコン膜１１１ａを第１
のコンタクト孔１１０内のみに残存するようにエッチバ
ックしてシリコンプラグ１１１を形成する。このエッチ
ング工程において、第２のシリコン酸化膜１０９はエッ
チングストッパとして機能する。第２のシリコン酸化膜
１０９をエッチング除去した後、全面に多結晶シリコン
膜１１２ａを２０００Åの膜厚に成長させる（図４）。
のコンタクト孔１１０内のみに残存するようにエッチバ
ックしてシリコンプラグ１１１を形成する。このエッチ
ング工程において、第２のシリコン酸化膜１０９はエッ
チングストッパとして機能する。第２のシリコン酸化膜
１０９をエッチング除去した後、全面に多結晶シリコン
膜１１２ａを２０００Åの膜厚に成長させる（図４）。
【００１５】多結晶シリコン膜１１２ａおよびシリコン
窒化膜１０９をパターニングして、第１の電極１１２を
形成した後ウェットエッチにより第１の電極１１２下の
シリコン窒化膜１０９を除去する。その後熱酸化を行っ
て、第１の電極１１２の表面およびシリコンプラグの一
部側面に膜厚８０Åの誘電体膜１１３を形成する（図
５）。
窒化膜１０９をパターニングして、第１の電極１１２を
形成した後ウェットエッチにより第１の電極１１２下の
シリコン窒化膜１０９を除去する。その後熱酸化を行っ
て、第１の電極１１２の表面およびシリコンプラグの一
部側面に膜厚８０Åの誘電体膜１１３を形成する（図
５）。
【００１６】続いて、全面にドープト多結晶シリコン膜
を２０００Åの厚さで成膜し、これを第１の電極１１２
を含む形状にパターニングして第２の電極１１４を形成
する。さらに全面にＢＰＳＧ膜を成長させて層間絶縁膜
１１５を形成し、ｎ型拡散層１０６の表面を露出させる
第２のコンタクト孔１１６を開孔し、このコンタクト孔
を介してｎ型拡散層１０６と接触するビット線１１７を
形成すれば、図１に示す本実施例の半導体装置が得られ
る。
を２０００Åの厚さで成膜し、これを第１の電極１１２
を含む形状にパターニングして第２の電極１１４を形成
する。さらに全面にＢＰＳＧ膜を成長させて層間絶縁膜
１１５を形成し、ｎ型拡散層１０６の表面を露出させる
第２のコンタクト孔１１６を開孔し、このコンタクト孔
を介してｎ型拡散層１０６と接触するビット線１１７を
形成すれば、図１に示す本実施例の半導体装置が得られ
る。
【００１７】図８は、本発明の第２の実施例を示す断面
図であり、図６、図７はその製造方法を説明するための
工程断面図である。本実施例の半導体装置を製造するに
は、第１の実施例の場合と同様に、シリコン基板８０１
上に選択的にフィールド酸化膜８０２を形成した後、フ
ィールド酸化膜８０２で囲まれた領域内にゲート酸化膜
８０３、ゲート電極８０４およびｎ型拡散層８０５、８
０６を有するトランジスタを形成する。
図であり、図６、図７はその製造方法を説明するための
工程断面図である。本実施例の半導体装置を製造するに
は、第１の実施例の場合と同様に、シリコン基板８０１
上に選択的にフィールド酸化膜８０２を形成した後、フ
ィールド酸化膜８０２で囲まれた領域内にゲート酸化膜
８０３、ゲート電極８０４およびｎ型拡散層８０５、８
０６を有するトランジスタを形成する。
【００１８】然る後、ＣＶＤ法により全面に第１のシリ
コン酸化膜８０７、第１のシリコン窒化膜８０８、多結
晶シリコン膜８１８ａ、第２のシリコン窒化膜８１９お
よび第２のシリコン酸化膜８０９を、それぞれ２０００
Åの膜厚に成長させる。ｎ型拡散層８０５の表面を露出
させる第１のコンタクト孔８１０を開孔した後に、全面
にドープト多結晶シリコンを堆積して膜厚１５０００Å
の多結晶シリコン膜８１１ａを形成する（図６）。
コン酸化膜８０７、第１のシリコン窒化膜８０８、多結
晶シリコン膜８１８ａ、第２のシリコン窒化膜８１９お
よび第２のシリコン酸化膜８０９を、それぞれ２０００
Åの膜厚に成長させる。ｎ型拡散層８０５の表面を露出
させる第１のコンタクト孔８１０を開孔した後に、全面
にドープト多結晶シリコンを堆積して膜厚１５０００Å
の多結晶シリコン膜８１１ａを形成する（図６）。
【００１９】多結晶シリコン膜８１１ａをエッチバック
して、第１のコンタクト孔８１０内を埋め込むシリコン
プラグ８１１を形成した後、第２のシリコン酸化膜８０
９をエッチング除去する。次に、ドープト多結晶シリコ
ン膜を成膜し、この多結晶シリコン膜およびその下層の
第２のシリコン窒化膜８１９、多結晶シリコン膜８１８
ａ、第１のシリコン窒化膜８０８をパターニングして第
１の電極（その１）８１２、第１の電極（その２）８１
８を形成する。続いて、ウェットエッチにより第１の電
極８１２、８１８下のシリコン窒化膜８０８、８１９を
除去する（図７）。
して、第１のコンタクト孔８１０内を埋め込むシリコン
プラグ８１１を形成した後、第２のシリコン酸化膜８０
９をエッチング除去する。次に、ドープト多結晶シリコ
ン膜を成膜し、この多結晶シリコン膜およびその下層の
第２のシリコン窒化膜８１９、多結晶シリコン膜８１８
ａ、第１のシリコン窒化膜８０８をパターニングして第
１の電極（その１）８１２、第１の電極（その２）８１
８を形成する。続いて、ウェットエッチにより第１の電
極８１２、８１８下のシリコン窒化膜８０８、８１９を
除去する（図７）。
【００２０】その後、先の実施例の場合と同様の手法に
より、誘電体膜８１３、第２の電極８１４、層間絶縁膜
８１５、第２のコンタクト孔８１６、ビット線８１７を
形成する（図８）。本実施例では、第１の電極の面積が
拡大されているから、先の実施例の場合と比較して、よ
り大きなキャパシタ容量を確保することができる。ま
た、シリコンプラグ８１１の側面から第１の電極（その
２）８１８を延在せしめるようにしたことにより、キャ
パシタの高さを必要最低限に抑えつつ容量の大幅な増大
を図ることができる。
より、誘電体膜８１３、第２の電極８１４、層間絶縁膜
８１５、第２のコンタクト孔８１６、ビット線８１７を
形成する（図８）。本実施例では、第１の電極の面積が
拡大されているから、先の実施例の場合と比較して、よ
り大きなキャパシタ容量を確保することができる。ま
た、シリコンプラグ８１１の側面から第１の電極（その
２）８１８を延在せしめるようにしたことにより、キャ
パシタの高さを必要最低限に抑えつつ容量の大幅な増大
を図ることができる。
【００２１】以上、好ましい実施例について説明した
が、本発明はこれら実施例に限定されるものではなく、
各種の変更が可能である。例えば、第２の実施例では電
荷蓄積ノードとなる第１の電極を２枚の多結晶シリコン
膜により形成していたが、より多数の多結晶シリコン膜
を用いて第１の電極を形成してもよい。また、多結晶シ
リコン膜はノンドープのものを成膜し、その後、拡散、
イオン注入等により不純物をドープして形成してもよ
い。さらに、キャパシタの誘電体膜はＣＶＤ法によって
形成してもよいし、酸化膜以外の膜を用いて形成しても
よい。
が、本発明はこれら実施例に限定されるものではなく、
各種の変更が可能である。例えば、第２の実施例では電
荷蓄積ノードとなる第１の電極を２枚の多結晶シリコン
膜により形成していたが、より多数の多結晶シリコン膜
を用いて第１の電極を形成してもよい。また、多結晶シ
リコン膜はノンドープのものを成膜し、その後、拡散、
イオン注入等により不純物をドープして形成してもよ
い。さらに、キャパシタの誘電体膜はＣＶＤ法によって
形成してもよいし、酸化膜以外の膜を用いて形成しても
よい。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置では、電荷蓄積ノードとなる第１の電極を導電性プラ
グから外方に延びる板状形状のものとしているので、第
１の電極の物理的強度が向上する。従って、本発明によ
れば、製造工程中において第１の電極である多結晶シリ
コン膜にクラックが入ったり折れたりすることが抑制さ
れ、歩留りを向上させることができる。また折れた破片
がウェハ上や製造装置内に異物として付着することが防
止されるので、このことに起因する２次的不良の発生も
抑制することができる。
置では、電荷蓄積ノードとなる第１の電極を導電性プラ
グから外方に延びる板状形状のものとしているので、第
１の電極の物理的強度が向上する。従って、本発明によ
れば、製造工程中において第１の電極である多結晶シリ
コン膜にクラックが入ったり折れたりすることが抑制さ
れ、歩留りを向上させることができる。また折れた破片
がウェハ上や製造装置内に異物として付着することが防
止されるので、このことに起因する２次的不良の発生も
抑制することができる。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例の製造工程中の一段階の
状態を示す断面図。
状態を示す断面図。
【図３】本発明の第１の実施例の製造工程中の一段階の
状態を示す断面図。
状態を示す断面図。
【図４】本発明の第１の実施例の製造工程中の一段階の
状態を示す断面図。
状態を示す断面図。
【図５】本発明の第１の実施例の製造工程中の一段階の
状態を示す断面図。
状態を示す断面図。
【図６】本発明の第２の実施例の製造工程中の一段階の
状態を示す断面図。
状態を示す断面図。
【図７】本発明の第２の実施例の製造工程中の一段階の
状態を示す断面図。
状態を示す断面図。
【図８】本発明の第２の実施例を示す断面図。
【図９】従来例の断面図。
【図１０】従来例の製造工程中の一段階の状態を示す断
面図。
面図。
【図１１】従来例の製造工程中の一段階の状態を示す断
面図。
面図。
【図１２】従来例の製造工程中の一段階の状態を示す断
面図。
面図。
【図１３】従来例の製造工程中の一段階の状態を示す断
面図。
面図。
１０１、８０１、９０１ シリコン基板 １０２、８０２、９０２ フィールド酸化膜 １０３、８０３、９０３ ゲート酸化膜 １０４、８０４、９０４ ゲート電極 １０５、１０６、８０５、８０６、９０５、９０６ ｎ
型拡散層 １０７、８０７ 第１のシリコン酸化膜 ９０７ シリコン酸化膜 １０８、９０８ シリコン窒化膜 ８０８ 第１のシリコン窒化膜 １０９、８０９ 第２のシリコン酸化膜 １１０、８１０、９１０ 第１のコンタクト孔 １１１、８１１ シリコンプラグ １１１ａ、８１１ａ 多結晶シリコン膜 １１２、９１２ 第１の電極 ８１２ 第１の電極（その１） １１２ａ、９１２ａ 多結晶シリコン膜 １１３、８１３、９１３ 誘電体膜 １１４、８１４、９１４ 第２の電極 １１５、８１５、９１５ 層間絶縁膜 １１６、８１６、９１６ 第２のコンタクト孔 １１７、８１７、９１７ ビット線 ８１８ 第１の電極（その２） ８１８ａ 多結晶シリコン膜 ８１９ 第２のシリコン窒化膜
型拡散層 １０７、８０７ 第１のシリコン酸化膜 ９０７ シリコン酸化膜 １０８、９０８ シリコン窒化膜 ８０８ 第１のシリコン窒化膜 １０９、８０９ 第２のシリコン酸化膜 １１０、８１０、９１０ 第１のコンタクト孔 １１１、８１１ シリコンプラグ １１１ａ、８１１ａ 多結晶シリコン膜 １１２、９１２ 第１の電極 ８１２ 第１の電極（その１） １１２ａ、９１２ａ 多結晶シリコン膜 １１３、８１３、９１３ 誘電体膜 １１４、８１４、９１４ 第２の電極 １１５、８１５、９１５ 層間絶縁膜 １１６、８１６、９１６ 第２のコンタクト孔 １１７、８１７、９１７ ビット線 ８１８ 第１の電極（その２） ８１８ａ 多結晶シリコン膜 ８１９ 第２のシリコン窒化膜
フロントページの続き (56)参考文献 特開 平３−49259（ＪＰ，Ａ) 特開 平２−135775（ＪＰ，Ａ) 特開 平５−259405（ＪＰ，Ａ) 特開 平５−293601（ＪＰ，Ａ) 特開 平５−218334（ＪＰ，Ａ) 特開 平４−167559（ＪＰ，Ａ) 特開 平４−94163（ＪＰ，Ａ) 特開 平３−263371（ＪＰ，Ａ) 特開 平３−205861（ＪＰ，Ａ) 特開 平３−159165（ＪＰ，Ａ) 特開 平３−142966（ＪＰ，Ａ) 特開 平２−135771（ＪＰ，Ａ) 特開 平２−244759（ＪＰ，Ａ) 特開 平２−310963（ＪＰ，Ａ) 特開 平１−147857（ＪＰ，Ａ) 特開 平１−154549（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 （ａ） 半導体基板（１０１）上にゲー
ト絶縁膜（１０３）を介して形成されたゲート電極（１
０４）と、ゲート電極の両側の前記半導体基板の表面領
域内に形成されたソース・ドレイン領域（１０５、１０
６）と、を有し、絶縁膜（１０７）によって覆われてい
るＭＩＳ型トランジスタと、 （ｂ） 前記絶縁膜に開設されたコンタクト孔内を充填
する、前記ＭＩＳ型トランジスタのソース・ドレイン領
域のいずれか一方の領域（１０５）と接触する導電性プ
ラグ（１１１）と、 （ｃ） 下面が前記導電性プラグに接触し、該導電性プ
ラグからカンチレバー状に延びる第１の電極（１１２）
と、前記第１の電極の表面および前記導電性プラグ（１
１１）の一部側壁面を覆う誘電体膜（１１３）と、前記
誘電体膜を介して前記第１の電極および前記導電性プラ
グの一部を包囲する第２の電極（１１４）と、を有する
キャパシタと、 を具備する半導体装置。 - 【請求項２】 （ａ） 半導体基板（８０１）上にゲー
ト絶縁膜（８０３）を介して形成されたゲート電極（８
０４）と、ゲート電極の両側の前記半導体基板の表面領
域内に形成されたソース・ドレイン領域（８０５、８０
６）と、を有し、絶縁膜（８０７）によって覆われてい
るＭＩＳ型トランジスタと、 （ｂ） 前記絶縁膜に形成されたコンタクト孔内を充填
し該絶縁膜の表面から突出するように形成された、前記
ＭＩＳ型トランジスタのソース・ドレイン領域のいずれ
か一方の領域（８０５）と接触する導電性プラグ（８１
１）と、 （ｃ） 下面が前記導電性プラグに接触し、該導電性プ
ラグからカンチレバー状に延びる第１の電極（８１２）
と、前記第１の電極と前記絶縁膜の間で前記導電性プラ
グの側壁から鍔状に延びる第３の電極（８１８）と、前
記第１、第３の電極の表面および前記導電性プラグの一
部側壁面を覆う誘電体膜（８１３）と、前記誘電体膜を
介して前記第１および第３の電極並びに前記導電性プラ
グの一部を包囲する第２の電極（８１４）と、を有する
キャパシタと、 を具備する半導体装置。 - 【請求項３】 （ａ） 半導体基板上の素子分離領域
（１０２）により区画された領域内にゲート電極（１０
４）およびソース・ドレイン領域（１０５、１０６）を
有するＭＩＳ型トランジスタを形成する工程と、 （ｂ） 半導体基板上に絶縁膜（１０７）とパッド材料
層（１０８）とを成長させ、該絶縁膜およびパッド材料
層を選択的に除去して前記ＭＩＳ型トランジスタのソー
ス・ドレイン領域のいずれか一方の領域（１０５）上を
露出させるコンタクト孔を形成する工程と、 （ｃ） 第１の導電性材料層（１１１ａ）を成膜し、こ
れをエッチバッグして前記コンタクト孔内を埋め込む導
電性プラグ（１１１）を形成する工程と、 （ｄ） 第２の導電性材料層（１１２ａ）を成膜し、こ
れをパターニングした後、前記パッド材料層をエッチン
グ除去して、前記導電性プラグの上面に接し該導電性プ
ラグからカンチレバー状に延びる第１の電極（１１２）
を形成する工程と、 （ｅ） 前記第１の電極の表面および前記導電性プラグ
の一部側壁面を覆う誘電体膜（１１３）を形成する工程
と、 （ｆ） 第３の導電性材料層を成膜し、これをパターニ
ングして前記誘電体膜を介して前記第１の電極および前
記導電性プラグの一部を包囲する第２の電極（１１４）
を形成する工程と、 を含む半導体装置の製造方法。 - 【請求項４】 （ａ） 半導体基板上の素子分離領域
（８０２）により区画された領域内にゲート電極（８０
４）およびソース・ドレイン領域（８０５、８０６）を
有するＭＩＳ型トランジスタを形成する工程と、 （ｂ） 半導体基板上に絶縁膜（８０７）と第１のパッ
ド材料層（８０８）と第１の導電性材料層（８１８ａ）
と第２のパッド材料層（８１９）とを成長させ、前記絶
縁膜と第１のパッド材料層と第１の導電性材料層と第２
のパッド材料層とを選択的に除去して前記ＭＩＳ型トラ
ンジスタのソース・ドレイン領域のいずれか一方の領域
（８０５）上を露出させるコンタクト孔を形成する工程
と、 （ｃ） 第２の導電性材料層（８１１ａ）を成膜し、こ
れをエッチバッグして前記コンタクト孔内を埋め込む導
電性プラグ（８１１）を形成する工程と、 （ｄ） 第３の導電性材料層を成膜し、前記第３の導電
性材料層、前記第２のパッド材料層および前記第１の導
電性材料層をパターニングした後、前記第１および第２
のパッド材料層をエッチング除去して、前記導電性プラ
グの上面に接し該導電性プラグからカンチレバー状に延
びる第１の電極（その１）（８１２）と前記導電性プラ
グの側壁面から鍔状に延びる第１の電極（その２）（８
１８）とを形成する工程と、 （ｅ） 前記第１の電極（その１）の表面、前記第１の
電極（その２）の表面および前記導電性プラグの一部側
壁面を覆う誘電体膜（８１３）を形成する工程と、 （ｆ） 第３の導電性材料層を成膜し、これをパターニ
ングして前記誘電体膜を介して前記第１の電極（その
１）、前記第１の電極（その２）および前記導電性プラ
グの一部を包囲する第２の電極（８１４）を形成する工
程と、 を含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217201A JP2950392B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
| US08/097,395 US5385859A (en) | 1992-07-23 | 1993-07-23 | Method for fabricating a semiconductor device having a capacitor with a conductive plug structure in a stacked memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4217201A JP2950392B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645551A JPH0645551A (ja) | 1994-02-18 |
| JP2950392B2 true JP2950392B2 (ja) | 1999-09-20 |
Family
ID=16700452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4217201A Expired - Lifetime JP2950392B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5385859A (ja) |
| JP (1) | JP2950392B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0126623B1 (ko) * | 1994-08-03 | 1997-12-26 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| US5648290A (en) * | 1994-12-30 | 1997-07-15 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
| US5783470A (en) * | 1995-12-14 | 1998-07-21 | Lsi Logic Corporation | Method of making CMOS dynamic random-access memory structures and the like |
| US5721152A (en) * | 1996-02-15 | 1998-02-24 | United Microelectronics Corporation | Method of fabricating a stacked capacitor for a DRAM cell by plasma etching |
| KR100230368B1 (ko) * | 1996-08-20 | 1999-11-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
| JP3452763B2 (ja) * | 1996-12-06 | 2003-09-29 | シャープ株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
| KR100309642B1 (ko) | 1999-01-29 | 2001-09-26 | 김영환 | 반도체장치의 콘택 형성방법 |
| KR100313506B1 (ko) | 1999-03-16 | 2001-11-07 | 김영환 | 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법 |
| KR100324316B1 (ko) | 1999-03-26 | 2002-02-16 | 김영환 | 반도체 소자의 커패시터 및 그 제조방법 |
| US6746877B1 (en) * | 2003-01-07 | 2004-06-08 | Infineon Ag | Encapsulation of ferroelectric capacitors |
| US7517235B2 (en) * | 2006-12-28 | 2009-04-14 | General Electric Company | Press fit connection for mounting electrical plug-in outlet insulator to a busway aluminum housing |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| JP2520721B2 (ja) * | 1989-03-17 | 1996-07-31 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US5175121A (en) * | 1989-05-10 | 1992-12-29 | Samsung Electronics Co., Ltd. | Method for manufacturing a stacked capacitor DRAM semiconductor device |
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| US5192703A (en) * | 1991-10-31 | 1993-03-09 | Micron Technology, Inc. | Method of making tungsten contact core stack capacitor |
-
1992
- 1992-07-23 JP JP4217201A patent/JP2950392B2/ja not_active Expired - Lifetime
-
1993
- 1993-07-23 US US08/097,395 patent/US5385859A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645551A (ja) | 1994-02-18 |
| US5385859A (en) | 1995-01-31 |
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