JP2520721B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2520721B2 JP2520721B2 JP1063916A JP6391689A JP2520721B2 JP 2520721 B2 JP2520721 B2 JP 2520721B2 JP 1063916 A JP1063916 A JP 1063916A JP 6391689 A JP6391689 A JP 6391689A JP 2520721 B2 JP2520721 B2 JP 2520721B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Description
【発明の詳細な説明】 〔概要〕 製造中の事故が少なく、且つ、寄生容量が少ない半導
体記憶装置及びその製造方法に関し、 この種の半導体記憶装置に於ける構成及び製造プロセ
スに僅かな改変を施すのみで、ビット線に於ける剥離の
問題及び寄生容量増加の問題を解消することを目的と
し、 転送トランジスタ及び電荷蓄積キャパシタからなるメ
モリ・セルと、該メモリ・セルに於ける転送トランジス
タの不純物導入領域にコンタクトし且つ表面が高融点金
属シリサイドからなっていて前記電荷蓄積キャパシタの
蓄積電極よりも下層に形成されたビット線と、該ビット
線及び該電荷蓄積キャパシタに於ける蓄積電極の間を絶
縁する二酸化シリコンからなる緩衝絶縁膜並びにその上
の窒化シリコンからなるエッチング保護膜とを備えるよ
う構成するか、或いは、前記緩衝絶縁膜を熱酸化法で形
成するよう構成する。
体記憶装置及びその製造方法に関し、 この種の半導体記憶装置に於ける構成及び製造プロセ
スに僅かな改変を施すのみで、ビット線に於ける剥離の
問題及び寄生容量増加の問題を解消することを目的と
し、 転送トランジスタ及び電荷蓄積キャパシタからなるメ
モリ・セルと、該メモリ・セルに於ける転送トランジス
タの不純物導入領域にコンタクトし且つ表面が高融点金
属シリサイドからなっていて前記電荷蓄積キャパシタの
蓄積電極よりも下層に形成されたビット線と、該ビット
線及び該電荷蓄積キャパシタに於ける蓄積電極の間を絶
縁する二酸化シリコンからなる緩衝絶縁膜並びにその上
の窒化シリコンからなるエッチング保護膜とを備えるよ
う構成するか、或いは、前記緩衝絶縁膜を熱酸化法で形
成するよう構成する。
本発明は、製造中の事故が少なく、且つ、寄生容量が
少ない半導体記憶装置及びその製造方法に関する。
少ない半導体記憶装置及びその製造方法に関する。
第４図は本発明者らが開発した半導体記憶装置の要部
平面図を表している。
平面図を表している。
図に於いて、41及び42はワード線、7A11，7A12，7
A21，7A22はビット線コンタクト窓、7B11，7B12，7
B21，7B22は蓄積電極コンタクト窓、811，812，821，8
22は蓄積電極、121及び123はビット線、2331，2341は活
性領域をそれぞれ示している。また、活性領域2331及び
2341に於いては、ビット線コンタクト窓7A21或いは7A22
が設けられている側はソース領域、そして、蓄積電極コ
ンタクト窓7B21或いは7B22が設けられている側はドレイ
ン領域であることは云うまでもない。
A21，7A22はビット線コンタクト窓、7B11，7B12，7
B21，7B22は蓄積電極コンタクト窓、811，812，821，8
22は蓄積電極、121及び123はビット線、2331，2341は活
性領域をそれぞれ示している。また、活性領域2331及び
2341に於いては、ビット線コンタクト窓7A21或いは7A22
が設けられている側はソース領域、そして、蓄積電極コ
ンタクト窓7B21或いは7B22が設けられている側はドレイ
ン領域であることは云うまでもない。
第５図乃至第15図は本発明一実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。尚、第４
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。また、第５図乃至第15図
は、第４図に於ける略一メモリ・セル分をＸ方向に切断
して表したものに相当する。
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。尚、第４
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。また、第５図乃至第15図
は、第４図に於ける略一メモリ・セル分をＸ方向に切断
して表したものに相当する。
第５図参照 （５）−１ 例えば、Si3N4膜など耐酸化性マスクを用いた選択的
熱酸化（例えば、local oxidation of silicon:LOCOS）
法を適用することに依り、ｐ型シリコン半導体基板１に
SiO2からなる厚さ例えば3000〔Å〕程度のフィールド絶
縁膜２を形成する。
熱酸化（例えば、local oxidation of silicon:LOCOS）
法を適用することに依り、ｐ型シリコン半導体基板１に
SiO2からなる厚さ例えば3000〔Å〕程度のフィールド絶
縁膜２を形成する。
（５）−２ 前記耐酸化性マスクを除去してｐ型シリコン半導体基
板１に於ける活性領域を表出させる。
板１に於ける活性領域を表出させる。
（５）−３ 同じく熱酸化法を適用することに依り、SiO2からなる
厚さ例えば150〔Å〕程度のゲート絶縁膜３を形成す
る。
厚さ例えば150〔Å〕程度のゲート絶縁膜３を形成す
る。
（５）−４ 化学気相堆積（chemical vapor deposition:CVD）法
を適用することに依り、厚さ例えば2000〔Å〕程度の多
結晶シリコン膜を形成する。
を適用することに依り、厚さ例えば2000〔Å〕程度の多
結晶シリコン膜を形成する。
（５）−５ ソース・ガスをPOCl3とする熱拡散（thermal diffusi
on）法を適用することに依り、多結晶シリコン膜にＰを
ドーピングする。
on）法を適用することに依り、多結晶シリコン膜にＰを
ドーピングする。
（５）−６ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエッチング・ガスをCCl4＋O2とする反応
性イオン・エッチング（reactive ion etching:RIE）法
を適用することに依り、前記多結晶シリコン膜のパター
ニングを行ってワード線であるゲート電極41，42などを
形成する。
プロセス並びにエッチング・ガスをCCl4＋O2とする反応
性イオン・エッチング（reactive ion etching:RIE）法
を適用することに依り、前記多結晶シリコン膜のパター
ニングを行ってワード線であるゲート電極41，42などを
形成する。
（５）−７ イオン注入法を適用することに依り、ゲート電極41及
び42をマスクとしてAsイオンの打ち込みを行い、また、
活性化の為の熱処理を行ってビット線コンタクト領域で
あるn+型ソース領域５及び蓄積電極コンタクト領域であ
るn+型ドレイン領域６を形成する。尚、この場合に於け
るAsイオンのドーズ量は例えば１×1015〔cm-2〕程度と
して良い。
び42をマスクとしてAsイオンの打ち込みを行い、また、
活性化の為の熱処理を行ってビット線コンタクト領域で
あるn+型ソース領域５及び蓄積電極コンタクト領域であ
るn+型ドレイン領域６を形成する。尚、この場合に於け
るAsイオンのドーズ量は例えば１×1015〔cm-2〕程度と
して良い。
第６図参照 （６）−１ CVD法を適用することに依り、SiO2からなる厚さ例え
ば1000〔Å〕程度の層間絶縁膜７を形成する。尚、この
層間絶縁膜７にはSi3N4を用いても良い。
ば1000〔Å〕程度の層間絶縁膜７を形成する。尚、この
層間絶縁膜７にはSi3N4を用いても良い。
（６）−２ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及びエッチング・ガスをCHF3＋O2とするRIE法
を適用することに依り、層間絶縁膜７の選択的エッチン
グを行ってビット線コンタクト窓7Aを形成する。
プロセス及びエッチング・ガスをCHF3＋O2とするRIE法
を適用することに依り、層間絶縁膜７の選択的エッチン
グを行ってビット線コンタクト窓7Aを形成する。
第７図参照 （７）−１ CVD法を適用することに依り、厚さ例えば500〔Å〕程
度の多結晶シリコン膜を形成する。
度の多結晶シリコン膜を形成する。
（７）−２ 前記多結晶シリコン膜を導電性化する為、イオン注入
法を適用することに依り、ドーズ量を１×1016〔c
m-2〕、加速エネルギを50〔KeV〕としてAsイオンの打ち
込みを行う。
法を適用することに依り、ドーズ量を１×1016〔c
m-2〕、加速エネルギを50〔KeV〕としてAsイオンの打ち
込みを行う。
（７）−３ CVD法を適用することに依り、厚さ例えば1000〔Å〕
程度のタングステン・シリサイド（WSi2）膜を形成す
る。
程度のタングステン・シリサイド（WSi2）膜を形成す
る。
（７）−４ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエチング・ガスをCCl4＋O2とするRIE法
を適用することに依り、前記多結晶シリコン膜及びWSi2
膜のパターニングを行ってビット線12を形成する。
プロセス並びにエチング・ガスをCCl4＋O2とするRIE法
を適用することに依り、前記多結晶シリコン膜及びWSi2
膜のパターニングを行ってビット線12を形成する。
第８図参照 （８）−１ CVD法を適用することに依り、Si3N4からなる厚さ例え
ば1000〔Å〕程度のエッチング保護膜13を形成する。
ば1000〔Å〕程度のエッチング保護膜13を形成する。
第９図参照 （９）−１ CVD法を適用することに依り、SiO2膜14及び多結晶シ
リコン膜15を形成する。尚、この場合、両者とも厚さは
約1000〔Å〕程度で良い。
リコン膜15を形成する。尚、この場合、両者とも厚さは
約1000〔Å〕程度で良い。
（９）−２ 多結晶シリコン膜15を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
（９）−３ CVD法を適用することに依り、SiO2膜16及び多結晶シ
リコン膜17を形成する。尚、この場合も、両者の厚さは
約1000〔Å〕程度で良い。
リコン膜17を形成する。尚、この場合も、両者の厚さは
約1000〔Å〕程度で良い。
（９）−４ 多結晶シリコン膜17を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
（９）−５ CVD法を適用することに依り、SiO2膜18を形成する。
尚、SiO2膜18の厚さは約1000〔Å〕程度とする。
尚、SiO2膜18の厚さは約1000〔Å〕程度とする。
第10図参照 （10）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及びRIE法を適用することに依り、SiO2膜18な
どの選択的エッチングを行って、表面からn+型ドレイン
領域６の表面に達する蓄積電極コンタクト窓7Bを形成す
る。
プロセス及びRIE法を適用することに依り、SiO2膜18な
どの選択的エッチングを行って、表面からn+型ドレイン
領域６の表面に達する蓄積電極コンタクト窓7Bを形成す
る。
この場合、エッチング・ガスは、 SiO2に対しCHF3＋O2 多結晶シリコンに対しCCl4＋O2 Si3N4に対しCHF3＋O2 をそれぞれ用いると良い。
第11図参照 （11）−１ CVD法を適用することに依り、多結晶シリコン膜19を
形成する。尚、このの場合も、多結晶シリコン膜の厚さ
は約1000〔Å〕程度で良い。
形成する。尚、このの場合も、多結晶シリコン膜の厚さ
は約1000〔Å〕程度で良い。
（11）−４ 多結晶シリコン膜19を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
第12図参照 （12）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエッチング・ガスをCCl4＋O2（多結晶シ
リコンに対して）やCHF3＋O2（SiO2に対して）とするRI
E法を適用することに依り、多結晶シリコン膜19、SiO2
膜18、多結晶シリコン膜17、SiO2膜16、多結晶シリコン
膜15のパターニングを行って蓄積電極パターンを形成す
る。
プロセス並びにエッチング・ガスをCCl4＋O2（多結晶シ
リコンに対して）やCHF3＋O2（SiO2に対して）とするRI
E法を適用することに依り、多結晶シリコン膜19、SiO2
膜18、多結晶シリコン膜17、SiO2膜16、多結晶シリコン
膜15のパターニングを行って蓄積電極パターンを形成す
る。
第13図参照 （13）−１ フッ酸、例えば、HF:H2O＝1:10をエッチャントする浸
漬法を適用することに依り、SiO2膜18,16,14を除去す
る。
漬法を適用することに依り、SiO2膜18,16,14を除去す
る。
図から明らかなように、この工程に経ると多結晶シリ
コンからなる樹枝状多層蓄積電極が完成される。
コンからなる樹枝状多層蓄積電極が完成される。
第14図参照 （14）−１ 熱酸化法を適用することに依り、多結晶シリコン膜1
9,17,15の各表面にSiO2からなる厚さ例えば100〔Å〕程
度の誘電体膜20を形成する。
9,17,15の各表面にSiO2からなる厚さ例えば100〔Å〕程
度の誘電体膜20を形成する。
この工程は、前記手段に代えて、CVD法を適用するこ
とに依り、厚さ例えば100〔Å〕程度のSi3N4からなる誘
電体膜を形成するようにしても良い。
とに依り、厚さ例えば100〔Å〕程度のSi3N4からなる誘
電体膜を形成するようにしても良い。
第15図参照 （15）−１ CVD法を適用することに依り、多結晶シリコンからな
る厚さ例えば1000〔Å〕程度の対向電極（セル・プレー
ト）21を形成する。
る厚さ例えば1000〔Å〕程度の対向電極（セル・プレー
ト）21を形成する。
（15）−２ ソース・ガスをPOCl3とする熱拡散法を適用すること
に依り、対向電極21にＰをドーピングする。（15）−３ エッチング・ガスをCCl4＋O2とするRIE法を適用する
ことに依り、対向電極21のパターニングを行う。
に依り、対向電極21にＰをドーピングする。（15）−３ エッチング・ガスをCCl4＋O2とするRIE法を適用する
ことに依り、対向電極21のパターニングを行う。
（15）−４ 図示されていないが、この後、パッシベーション膜、
ボンディング・パッド、ワード線を低抵抗化する為の裏
打ち配線、その配線などを形成して完成する。
ボンディング・パッド、ワード線を低抵抗化する為の裏
打ち配線、その配線などを形成して完成する。
このようにして製造された半導体記憶装置は、樹枝状
多層スタックト・キャパシタからなる大容量の電荷蓄積
キャパシタを有していることから、微細化した場合にも
充分に大きな情報信号が得られ、そのS/Nは良好であ
り、そして、α線など放射線に対する耐性も大きい。ま
た、樹枝状多層スタックト・キャパシタを採用している
ので、その分、段差は大きくなるが、ビット線は工程の
初期段階で形成されてしまうので、その影響を受けない
など、多くの優れた資質をもっている。
多層スタックト・キャパシタからなる大容量の電荷蓄積
キャパシタを有していることから、微細化した場合にも
充分に大きな情報信号が得られ、そのS/Nは良好であ
り、そして、α線など放射線に対する耐性も大きい。ま
た、樹枝状多層スタックト・キャパシタを採用している
ので、その分、段差は大きくなるが、ビット線は工程の
初期段階で形成されてしまうので、その影響を受けない
など、多くの優れた資質をもっている。
第５図乃至第15図について説明した工程を経て得られ
る半導体記憶装置に於いて、そのビット線12は多結晶シ
リコン膜とWSi2膜の二層構造になっていて、また、その
表面はSi3N4からなるエッチング保護膜13で覆われてい
る。
る半導体記憶装置に於いて、そのビット線12は多結晶シ
リコン膜とWSi2膜の二層構造になっていて、また、その
表面はSi3N4からなるエッチング保護膜13で覆われてい
る。
さて、ビット線12に於けるWSi2膜は多結晶シリコン膜
の抵抗値を低下させる為に是非とも必要なものであり、
そして、材質的には、後の工程の面から、高い温度に耐
える必要があるので、現状では好適なものと言える。
の抵抗値を低下させる為に是非とも必要なものであり、
そして、材質的には、後の工程の面から、高い温度に耐
える必要があるので、現状では好適なものと言える。
然しながら、WSi2とSi3N4とは、大変に馴染みが悪
く、双方とも強いテンシル（tensile）ストレスを有し
ているので、プロセス中にWSi2膜が多結晶シリコン膜か
ら剥離したり、或いは、Si3N4からなるエッチング保護
膜13が剥離するなどの事故が発生し易く、そして、Si3N
4は誘電率が大きいので、その分、ビット線12の寄生容
量は増大し、処理スピードに影響を与える旨の欠点もあ
る。尚、Si3N4からなるエッチング保護膜13は、第13図
及び前記工程（13）−１で説明したように、フッ酸をエ
ッチャントとする浸漬法を適用する際の保護を行うもの
であるから必須である。
く、双方とも強いテンシル（tensile）ストレスを有し
ているので、プロセス中にWSi2膜が多結晶シリコン膜か
ら剥離したり、或いは、Si3N4からなるエッチング保護
膜13が剥離するなどの事故が発生し易く、そして、Si3N
4は誘電率が大きいので、その分、ビット線12の寄生容
量は増大し、処理スピードに影響を与える旨の欠点もあ
る。尚、Si3N4からなるエッチング保護膜13は、第13図
及び前記工程（13）−１で説明したように、フッ酸をエ
ッチャントとする浸漬法を適用する際の保護を行うもの
であるから必須である。
本発明は、この種の半導体記憶装置に於ける構成及び
製造プロセスに僅かな改変を施すのみで、ビット線に於
ける剥離の問題及び寄生容量増加の問題を解消しよとす
る。
製造プロセスに僅かな改変を施すのみで、ビット線に於
ける剥離の問題及び寄生容量増加の問題を解消しよとす
る。
本発明に依る半導体記憶装置及びその製造方法に於い
ては、転送トランジスタ及び電荷蓄積キャパシタからな
るメモリ・セルと、該メモリ・セルに於ける転送トラン
ジスタの不純物導入領域（例えばn+型ソース領域５）に
コンタクトし且つ表面が高融点金属シリサイドからなっ
ていて前記電荷蓄積キャパシタの蓄積電極（例えば多結
晶シリコン膜15,17,19からなる樹枝状多層蓄積電極）よ
りも下層に形成されたビット線（例えばビット線12）
と、該ビット線及び該電荷蓄積キャパシタに於ける蓄積
電極の間を絶縁する二酸化シリコンからなる緩衝絶縁膜
（例えば緩衝絶縁膜22）並びにその上の窒化シリコンか
らなるエッチング保護膜（例えばエッチング保護膜13）
とを備えるよう構成するか、或いは、前記緩衝絶縁膜を
熱酸化法で形成するよう構成する。
ては、転送トランジスタ及び電荷蓄積キャパシタからな
るメモリ・セルと、該メモリ・セルに於ける転送トラン
ジスタの不純物導入領域（例えばn+型ソース領域５）に
コンタクトし且つ表面が高融点金属シリサイドからなっ
ていて前記電荷蓄積キャパシタの蓄積電極（例えば多結
晶シリコン膜15,17,19からなる樹枝状多層蓄積電極）よ
りも下層に形成されたビット線（例えばビット線12）
と、該ビット線及び該電荷蓄積キャパシタに於ける蓄積
電極の間を絶縁する二酸化シリコンからなる緩衝絶縁膜
（例えば緩衝絶縁膜22）並びにその上の窒化シリコンか
らなるエッチング保護膜（例えばエッチング保護膜13）
とを備えるよう構成するか、或いは、前記緩衝絶縁膜を
熱酸化法で形成するよう構成する。
前記手段を採ることに依り、表面がWSi2からなるビッ
ト線とSi3N4からなるエッチング保護膜との間にはSiO2
からなる緩衝絶縁膜が介挿されるので、ビット線とエッ
チング保護膜との間のストレスは緩和される。また、Si
O2とWSi2とは馴染みが良くて密着力は大であり、そし
て、SiO2とSi3N4との密着力は、WSi2とSi3N4との密着力
に比較すると遥かに大きいことから、全体の密着力は向
上し、剥離は発生しない。特に、SiO2からなる緩衝絶縁
膜を熱酸化で形成した場合には、WSi2とSiO2との間は共
有結合になるので、密着力は飛躍的に向上する。更にま
た、SiO2との誘電率は約４程度であって、Si3N4の約７
程度に比較すると小さいことから、ビット線の寄生容量
は低減され、処理スピードは向上する。
ト線とSi3N4からなるエッチング保護膜との間にはSiO2
からなる緩衝絶縁膜が介挿されるので、ビット線とエッ
チング保護膜との間のストレスは緩和される。また、Si
O2とWSi2とは馴染みが良くて密着力は大であり、そし
て、SiO2とSi3N4との密着力は、WSi2とSi3N4との密着力
に比較すると遥かに大きいことから、全体の密着力は向
上し、剥離は発生しない。特に、SiO2からなる緩衝絶縁
膜を熱酸化で形成した場合には、WSi2とSiO2との間は共
有結合になるので、密着力は飛躍的に向上する。更にま
た、SiO2との誘電率は約４程度であって、Si3N4の約７
程度に比較すると小さいことから、ビット線の寄生容量
は低減され、処理スピードは向上する。
第１図は本発明一実施例を解説する為の工程要所に於
ける半導体記憶装置の要部切断側面図を表し、以下、こ
の図を参照しつつ説明する。尚、第４図乃至第15図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとし、また、ビット線12を形成するまでの
工程は従来技術に依った場合と変わりないので省略す
る。
ける半導体記憶装置の要部切断側面図を表し、以下、こ
の図を参照しつつ説明する。尚、第４図乃至第15図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとし、また、ビット線12を形成するまでの
工程は従来技術に依った場合と変わりないので省略す
る。
第１図参照 （１）−１ CVD法を適用することに依り、SiO2からなる厚さ例え
ば500〔Å〕程度の緩衝絶縁膜22を形成する。
ば500〔Å〕程度の緩衝絶縁膜22を形成する。
（１）−２ CVD法を適用することに依り、Si3N4からなる厚さ例え
ば500〔Å〕程度のエッチング保護膜13を形成する。
ば500〔Å〕程度のエッチング保護膜13を形成する。
このように、表面にWSi2膜を有するビット線12及びSi
3N4からなるエッチング保護膜13の間にSiO2からなる緩
衝絶縁膜22を介挿したことで、ビット線12とエッチング
保護膜13との間のストレスは緩和される。
3N4からなるエッチング保護膜13の間にSiO2からなる緩
衝絶縁膜22を介挿したことで、ビット線12とエッチング
保護膜13との間のストレスは緩和される。
また、一般に、SiO2とWSi2とは馴染みが良くて密着力
は大であり、そして、SiO2とSi3N4との密着力は、WSi2
とSi3N4との密着力に比較すると遥かに大きい。
は大であり、そして、SiO2とSi3N4との密着力は、WSi2
とSi3N4との密着力に比較すると遥かに大きい。
更にまた、SiO2の誘電率は約４程度であって、Si3N4
の約７程度に比較すると小さい。
の約７程度に比較すると小さい。
第２図は本発明に於ける他の実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、この図を参照しつつ説明する。尚、第１図及
び第４図乃至第15図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとし、また、ビッ
ト線12を形成するまでの工程は従来技術に依った場合と
変わりないので省略する。
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、この図を参照しつつ説明する。尚、第１図及
び第４図乃至第15図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとし、また、ビッ
ト線12を形成するまでの工程は従来技術に依った場合と
変わりないので省略する。
第２図参照 （２）−１ 温度例えば850〔℃〕の乾性酸化雰囲気中で熱酸化を
行うことに依り、ビット線12の表面に厚さ例えば100
〔Å〕程度のSiO2からなる緩衝絶縁膜23を形成する。
行うことに依り、ビット線12の表面に厚さ例えば100
〔Å〕程度のSiO2からなる緩衝絶縁膜23を形成する。
（２）−２ CVD法を適用することに依り、Si3N4からなる厚さ例え
ば900〔Å〕程度のエッチング保護膜13を形成する。
ば900〔Å〕程度のエッチング保護膜13を形成する。
この場合の緩衝絶縁膜23が第１図に見られる緩衝絶縁
膜22と同じ効果を奏することは云うまでもない。
膜22と同じ効果を奏することは云うまでもない。
第３図は本発明に於ける他の実施例を解説する為の工
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、この図を参照しつつ説明する。尚、第１図及
び第２図及び第４図乃至第15図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとし、
また、ビット線12を形成するまでの工程は従来技術に依
った場合と変わりないので省略する。
程要所に於ける半導体記憶装置の要部切断側面図を表
し、以下、この図を参照しつつ説明する。尚、第１図及
び第２図及び第４図乃至第15図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとし、
また、ビット線12を形成するまでの工程は従来技術に依
った場合と変わりないので省略する。
第３図参照 （３）−１ 温度例えば850〔℃〕の乾性酸化雰囲気中で熱酸化を
行うことに依り、ビット線12の表面に厚さ例えば100
〔Å〕程度のSiO2からなる緩衝絶縁膜23を形成する。
行うことに依り、ビット線12の表面に厚さ例えば100
〔Å〕程度のSiO2からなる緩衝絶縁膜23を形成する。
（３）−２ CVD法を適用することに依り、SiO2からなる厚さ例え
ば500〔Å〕程度の緩衝絶縁膜22を形成する。
ば500〔Å〕程度の緩衝絶縁膜22を形成する。
（３）−３ CVD法を適用することに依り、Si3N4からなる厚さ例え
ば400〔Å〕程度のエッチング保護膜13を形成する。
ば400〔Å〕程度のエッチング保護膜13を形成する。
この実施例は、熱酸化で形成される緩衝絶縁膜23の厚
さが目的を達成する上で不足する際に適用して有効であ
る。
さが目的を達成する上で不足する際に適用して有効であ
る。
本発明に依る半導体記憶装置及びその製造方法に於い
ては、表面がWSi2からなるビット線とSi3N4からなるエ
ッチング保護膜との間にはSiO2からなる緩衝絶縁膜が介
挿されている。
ては、表面がWSi2からなるビット線とSi3N4からなるエ
ッチング保護膜との間にはSiO2からなる緩衝絶縁膜が介
挿されている。
前記の構成を採ることに依り、ビット線とエッチング
保護膜との間のストレスは緩和される。また、SiO2とWS
i2とは馴染みが良くて密着力は大であり、そして、SiO2
とSi3N4との密着力は、WSi2とSi3N4との密着力に比較す
ると遥かに大きいことから、全体の密着力は向上し、剥
離は発生しない。特に、SiO2からなる緩衝絶縁膜を熱酸
化で形成した場合には、WSi2とSiO2との間は共有結合に
なるので、密着力は飛躍的に向上する。更にまた、SiO2
の誘電率は約４程度であって、Si3N4の約７程度に比較
すると小さいことから、ビット線の寄生容量は低減さ
れ、処理スピードは向上する。
保護膜との間のストレスは緩和される。また、SiO2とWS
i2とは馴染みが良くて密着力は大であり、そして、SiO2
とSi3N4との密着力は、WSi2とSi3N4との密着力に比較す
ると遥かに大きいことから、全体の密着力は向上し、剥
離は発生しない。特に、SiO2からなる緩衝絶縁膜を熱酸
化で形成した場合には、WSi2とSiO2との間は共有結合に
なるので、密着力は飛躍的に向上する。更にまた、SiO2
の誘電率は約４程度であって、Si3N4の約７程度に比較
すると小さいことから、ビット線の寄生容量は低減さ
れ、処理スピードは向上する。
第１図乃至第３図は本発明に於けるそれぞれ異なる実施
例を説明する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第４図は従来の半導体記憶装置を説明す
る為の要部平面図、第５図乃至第15図は本発明一実施例
を説明する為の工程要所に於ける半導体記憶装置の要部
切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、41及び42はゲート電
極、５はn+型ソース領域、６はn+型ドレイン領域、７は
層間絶縁膜、7Aはビット線コンタクト窓、7Bは蓄積電極
コンタクト窓、12は多結晶シリコン膜とWSi2膜からなる
ビット線、13はエッチング保護膜、14はSiO2膜、15は多
結晶シリコン膜、16はSiO2膜、17は多結晶シリコン膜、
18はSiO2膜、19は多結晶シリコン膜、20は誘電体膜、21
は対向電極（セル・プレート）、22及び23は緩衝絶縁膜
を示している。
例を説明する為の工程要所に於ける半導体記憶装置の要
部切断側面図、第４図は従来の半導体記憶装置を説明す
る為の要部平面図、第５図乃至第15図は本発明一実施例
を説明する為の工程要所に於ける半導体記憶装置の要部
切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、41及び42はゲート電
極、５はn+型ソース領域、６はn+型ドレイン領域、７は
層間絶縁膜、7Aはビット線コンタクト窓、7Bは蓄積電極
コンタクト窓、12は多結晶シリコン膜とWSi2膜からなる
ビット線、13はエッチング保護膜、14はSiO2膜、15は多
結晶シリコン膜、16はSiO2膜、17は多結晶シリコン膜、
18はSiO2膜、19は多結晶シリコン膜、20は誘電体膜、21
は対向電極（セル・プレート）、22及び23は緩衝絶縁膜
を示している。
Claims (2)
- 【請求項１】転送トランジスタ及び電荷蓄積キャパシタ
からなるメモリ・セルと、 該メモリ・セルに於ける転送トランジスタの不純物導入
領域にコンタクトし且つ表面が高融点金属シリサイドか
らなっていて前記電荷蓄積キャパシタの蓄積電極よりも
下層に形成されたビット線と、 該ビット線及び該電荷蓄積キャパシタに於ける蓄積電極
の間を絶縁する二酸化シリコンからなる緩衝絶縁膜並び
にその上の窒化シリコンからなるエッチング保護膜と を備えてなることを特徴とする半導体記憶装置。 - 【請求項２】メモリ・セルに於ける転送トランジスタの
一方の不純物導入領域にコンタクトし表面が高融点金属
シリサイドであるビット線を形成する工程と、 次いで、熱酸化を行って該ビット線を覆う二酸化シリコ
ンからなる緩衝絶縁膜を形成する工程と、 次いで、該緩衝絶縁膜を覆う窒化シリコンからなるエッ
チング保護膜を形成する工程と、 その後、前記メモリ・セルに於ける転送トランジスタの
他方の不純物領域にコンタクトする電荷蓄積キャパシタ
を形成する工程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063916A JP2520721B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063916A JP2520721B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244759A JPH02244759A (ja) | 1990-09-28 |
| JP2520721B2 true JP2520721B2 (ja) | 1996-07-31 |
Family
ID=13243146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063916A Expired - Fee Related JP2520721B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520721B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950392B2 (ja) * | 1992-07-23 | 1999-09-20 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
-
1989
- 1989-03-17 JP JP1063916A patent/JP2520721B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244759A (ja) | 1990-09-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |