KR0161414B1 - 저저항 반도체 장치 및 그 제조 방법 - Google Patents

저저항 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

저저항 폴리 사이드로 게이트 단자를 배선한 저저항 반도체 장치 및 그 제조방법을 개시한다. 본 발명은, 반도체 기판 상에 소자 분리하여 활성 영역과 비활성 영역을 형성하는 단계; 폴리 실리콘과 실리 사이드로 이루어진 폴리 사이드 게이트 전극을 형성하는 단계; 트랜지스터 형성을 위한 이온 주입을 거친 후, 층간절연막의 증착으로 게이트 전극과 이후 형성될 비트 라인과 절연 시키는 단계; 상기 층간절연막위에 폴리 실리콘을 증착하는 단계; 포토 공정을 통해 상기 폴리 실리콘과 층간절연막을 선택적으로 에칭하여, 비트라인과 게이트 전극을 접속하기 위한 접촉창을 형성하는 단계; 및 상기 접촉창 및 폴리 실리콘 상에 실리사이드를 증착하는 단계를 구비하는 것을 특징으로 하는 저저항 반도체 장치 제조방법을 제공한다. 본발명에 따르면 게이트 전극과 비트 라인의 접촉영역이 단일의 폴리 사이드 구조로 이루어지게 되어 접촉저항이 낮아지고, 그 이외의 영역도 폴리 사이드의 단일 구조로 이루어지게 되어 하지막과의 접촉이 좋게 되어, 비트 라인의 리프팅(Lifting)을 방지하는 효과를 얻게 된다.

Description

저저항 반도체 장치 및 그 제조방법
제1도는 종래의 방법에 의한 폴리사이드 게이트의 배선모습을 보여주는 단면도이다.
제2도 내지 제5도는 본 발명에 따른 폴리사이드 게이트의 배선 형성과정을 보여주는 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 저저항 폴리사이드로 게이트 단자를 배선한 저저항 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 폴리사이드는 불순물을 포함하는 다결정 실리콘층 위에 실리사이드를 적층하여 형성된다. 이때, 실리사이드는 내화성 금속 실리사이드(예를 들어, WSi2, TiSi₂, MoSi₂ 또는 TaSi₂등)를 주로 사용한다. 폴리사이드를 사용하는 것의 장점은 저저항을 실현하면서, 이미 그 성질을 잘 알고 있고, 신뢰성이 높은 다결정 실리콘을 절연막과의 계면에 계속 이용한다는 점이다.
따라서 데이터를 읽고, 쓰기 위한 비트라인(Bit Line)구조는 대개 2층 구조의 폴리사이드로 이루어져 있다. 예를 들어, 폴리사이드의 상층은 반도체 장치의 동작속도를 향상시키기 위해 저항이 낮은 텅스텐 실리사이드로 폴리사이드의 하층은 산화막과의 접착력이 좋은 폴리 실리콘으로 구성된 이중구조가 널리 사용되어져 왔다.
이와 마찬가지로, 반도체 장치의 집적도가 높아지면서 게이트 전극에도 텅스텐 실리사이드와 폴리 실리콘으로 이루어진 적층구조의 폴리사이드를 사용하게 되었고, 이에 따라 비트라인과 게이트 전극사이의 접촉저항이 높아지게 되는 문제가 발생하였다. 그 이유는, 비트라인과 게이트 전극사이의 수직 단면 구조를 보면, 폴리 실리콘이 텅스텐 실리 사이드와의 사이에 샌드위치 구조로 이루어 지게 되며, 텅스텐 실리 사이드에서 폴리 실리콘에 있는 도판트(Dopant)들을 빨아들여(Sucking) 폴리 실리콘의 저항값이 높아지기 때문이다.
제1도는 종래의 폴리사이드에 의한 배선방법으로 형성된 폴리사이드에 의한 배선방법으로 형성된 폴리사이드 게이트 단자의 콘택 구조를 도시한 단면도로서, 참조번호 10은 반도체 기판, 12는 필드 산화막, 14는 제1폴리실리콘막, 16은 제1실리사이드막, 18은 절연막, 20은 콘택영역, 22는 제2폴리실리콘막, 그리고 24는 제2실리사이드막을 각각 나타낸다. 여기에서 상기 제1폴리실리콘막(14)과 상기 제1실리사이드막(16)이 제1폴리사이드막, 예컨대 게이트 전극을 구성하고 상기 제2폴리실리콘막(22)과 상기 제2실리사이드막(24)은 제2폴리사이드막을 구성한다. 여기서 상기 제1실리사이드막(16) 및 상기 제2실리사이드막(24)은 주로 텅스텐 실리사이드막으로 형성된다.
상술한 바와 같이 종래의 폴리사이드 콘택 구조에 의하면, 상기 콘택영역(20)의 제2폴리실리콘막(22)이 상기 제2실리사이드막(16)과 상기 제2실리사이드막(24) 사이에 개재되어 있기 때문에 다음과 같은 문제점을 내포하고 있다. 즉, 실리사이드막 예컨대, 텅스텐 실리사이드막은 폴리실리콘막 내의 불순물 예컨대, 인(P)과 같은 도펀트(dopant)를 흡수하는 성질이 있다. 따라서, 상기 제2폴리실리콘막(22) 내의 불순물 농도가 감소하게 되며, 그결과, 상기 폴리사이드 콘택저항이 증가되는 문제점을 안고 있다.
따라서, 본 발명의 목적은 폴리사이드 배선의 저항을 줄여서, 반도체 장치의 속도 저하를 방지하고 비트라인의 리프팅(Lifting)을 억제할 수 있는 폴리사이드 배선 구조 및 그의 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성영역의 일부에 형성된 이중구조의 폴리사이드(polycide) 게이트를, 상기 게이트이외의 활성영역을 포함하는 비활성 영역에 형성된 층간 절연막을 구비한 반도체 장치에 있어서, 상기 폴리사이드 게이트를 콘택하기 위한 저저항 비트라인이 상기 폴리사이드 게이트와 접속되는 접촉창 영역에는 단일의 폴리사이드 구조로 이루어지게 되어 접촉저항이 낮아지고, 그 이외의 영역도 폴리실리콘이 하층에 있어 비트라인의 리프팅(Lifting)을 방지되는 폴리사이드의 단일구조로 이루어진 것을 특징으로 하는 저저항 반도체 장치를 제공한다.
본 발명에 따르면 게이트 전극과 비트라인의 접촉영역이 종래의 폴리사이드 위의 폴리사이드의 샌드위치 모양과는 달리 단일의 폴리사이드 구조로 이루어지게 되어 접촉저항이 낮아지고, 그 이외의 영역도 폴리 실리콘이 하층에 있는 폴리사이드의 단일 구조로 이루어지게 되어 비트라인의 리프팅(Lifting)을 방지하는 효과를 얻게된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 활성 영역과 비활성 영역으로 소자 분리된 반도체 기판에서, 폴리실리콘과 텅스텐 실리 사이드로 이루어진 폴리사이드 게이트전극을 형성하는 단계 ;
다음에 트랜지스터 형성을 위한 이온 주입을 거친 후, BPSG 또는 산화층등을 증착하여, 게이트 전극과 이후 형성될 비트라인과 절연 시키는 단계 ;
다음에 상기 BPSG 또는 산화층위에 폴리실리콘을 증착하는 단계 ;
다음에 포토 레지스터(Photo Resist)를 도포하는 선택적으로 노광, 현상한 후 드러난 폴리실리콘과 산화층(Oxide)을 에칭하여, 비트라인과 게이트 전극을 접속하기 위한 접촉창을 형성하는 단계; 및 그후 포토 레지스트를 스트립하여 제거한 후 텅스텐 실리사이드를 증착하는 단계를 구비하는 것을 특징으로 한다. 본 발명의 바람직한 실시예에 의하면, 비트라인과 게이트 전극이 형성되는 접촉창 영역이 단일의 폴리사이드 구조로 이루어지게 되어 접촉저항이 낮아지고, 그 이외의 영역도 폴리실리콘이 하층에 있어 비트라인의 리프팅(Lifting)을 방지되는 폴리사이드의 단일구조로 이루어진 저저항 반도체 장치를 얻게된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 폴리사이드 게이트 배선의 일례를 상세히 설명한다.
제2도는 폴리사이드 게이트가 형성된 트랜지스터의 단면도이다. 구체적으로, 반도체 기판(60)상에 통상적인 방법으로 소자 분리하여 절연(Isolation)영역(62)과 활성영역을 형성한다. 이어서, 제1폴리실리콘막(64)과 제1실리사이드막(66)을 증착하여 폴리실리콘과 텅스텐 실리사이드로 이루어진 게이트전극을 형성한다. 다음에 트랜지스터 형성을 위한 이온 주입을 거친 후, BPSG 또는 산화막을 증착하여 절연막(68)을 형성하여, 상기 게이트 전극과 이후 형성될 비트라인을 절연 시킨다. 이어, 상기 절연막(68)위에 약 500Å정도의 두께를 갖는 제2폴리실리콘막(72)을 증착한다.
제3도는 접촉창을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물 전면에, 포토 레지스트(Photh Resist : 73)를 도포하여 선택적으로 노광, 현상한 후 드러난 제2폴리실리콘막(72)과 절연막(Oxide : 68)을 에칭하여, 비트라인과 게이트 전극을 접속하기 위한 접촉영역(70)을 형성한다.
제4도는 상기 포토 레지스트(73)을 스트립하여 제거했을 때의 단면도를 나타낸다.
제5도는 상기 제4도의 단계이후에 텅스텐 실리사이드(74)를 증착하는 단계를 나타낸다. 구체적으로, 상기 텅스텐 실리사이드(74)를 500-1500Å정도 증착함으로써 비트라인 구조를 형성할 수 있게된다. 비트라인과 게이트 전극이 형성되는 접촉창 영역(70)에는 비트라인이 텅스텐 실리사이드로만 이루어지고, 그 이외의 영역(76)에는 폴리실리콘과 텅스텐 실리사이드의 이중 구조가 형성되어, 하지막 과의 접촉을 좋게 하여, 비트라인의 리프팅(Lifting)을 막을 수 있게 된다. 여기서 텅스텐 실리사이드 MoSi₂ 등 금속-실리사이드의 다른 물질로도 대체 가능하다.
상술한 본 발명의 실시예에 의하면, 비트라인 콘택 즉 폴리사이드 콘택이 제1실리사이드막과 제2실리사이드막이 직접 접촉되는 구조를 가지므로, 콘택계면에 폴리실리콘이 존재하지 않는다. 따라서 실리사이드막이 폴리실리콘막 내의 불순물을 흡수하는 현상에 의한 콘택저항의 증가를 방지할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (4)

  1. 반도체 기판의 활성영역의 일부에 형성된 이중 구조의 폴리사이드(polycide) 게이트 및 상기 게이트이외의 활성영역을 포함하는 비활성 영역에 형성된 층간 절연막을 구비한 반도체 장치에 있어서, 상기 폴리사이드 게이트를 콘택하기 위한 저저항 비트라인이 상기 폴리사이드 게이트와 접속되는 접촉창 영역에는 단일의 실리사이드 구조로 구성되고, 층간 절연막 상부에는 폴리실리콘과 실리사이드가 적층된 이중구조의 폴리사이드로 구성된 것을 특징으로 하는 저저항 반도체 장치.
  2. 상기 제1항에 있어서, 상기 게이트 및 비트라인의 폴리사이드는 상층의 실리사이드가 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 몰리브덴 실리사이드(MoSi₂) 및 탄탈륨 실리사이드 등의 일군중의 어느 하나로 이루어진 것을 특징으로 하는 저저항 반도체 장치.
  3. 상기 제1항 있어서, 상기 층간절연막은 산화막 및 불순물이 도프된 산화막(Oxide)중의 어느 하나로 이루어진 것을 특징으로 하는 저저항 반도체 장치.
  4. 반도체 기판상에 소자 분리하여 활성영역과 비활성 영역을 형성하는 단계; 폴리실리콘과 텅스텐 실리사이드로 이루어진 폴리사이드 게이트 전극을 형성하는 단계; 트랜지스터 형성을 위한 이온 주입을 거친 후, 층간절연막의 증착으로 게이트 전극과 이후 형성될 비트라인과 절연시키는 단계; 상기 층간절연막위에 형성될 폴리실리콘을 증착하는 단계; 상기 폴리실리콘막위에 포토 레지스트(Photo Resist)를 도포하여 선택적으로 노광, 현상한 후 드러난 폴리실리콘과 절연막을 에칭하여, 비트라인과 게이트 전극을 접속하기 이한 접촉창을 형성하는 단계; 및 상기 접촉창 및 폴리 실리콘 상에 실리사이드를 증착하는 단계를 구비하는 것을 특징으로 하는 저저항 반도체 장치 제조방법.
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