JPH06216344A

JPH06216344A - メモリ・デバイス

Info

Publication number: JPH06216344A
Application number: JP5341041A
Authority: JP
Inventors: Yasunobu Kosa; ヤスノブ・コサ; Howard C Kirsch; ハワード・シー・カーシュ; Thomas F Mcnelly; トーマス・エフ・マクネリー; Frank K Baker; フランク・ケルシー・ベイカー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1992-12-11
Filing date: 1993-12-10
Publication date: 1994-08-05
Also published as: KR940016841A; US5739564A; KR100305123B1; US5536674A

Abstract

(57)【要約】【目的】フローティング・ノード・キャパシタ２０
１，２０２によって構成されるスタティック・ランダム
・アクセス・メモリ・セルが開示される。【構成】一つの実施例において、蓄積ノード１７，１
８はフローティング・ノード・キャパシタ２０１，２０
２の第１プレートとして働き、導電部材９１はフローテ
ィング・ノード・キャパシタ２０１，２０２の第２プレ
ートとして働く。導電部材９１はまた第２プレートを互
いに電気的に結合し、電気的に浮動にできる。別の実施
例において、メモリ・デバイスは、複数のメモリ・セル
１２１，１２２，１２３の第２プレートとして働く導電
部材１３１を含む。導電部材９１はまた第２プレートを
互いに電気的に結合し、電気的に浮動するフローティン
グ・ノードとして働く。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体デバイスの分野に
関し、具体的にはスタティック・ランダム・アクセス・
メモリ・セルに関する。

【０００２】

【従来の技術】集積回路の内部では、メモリ・セルなど
の半導体デバイスがその構成部品を含めて小型化しつつ
ある。スタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）などのメモリ・セルにおいては、構成部品の小
型化が必要とされる。ＳＲＡＭセルの小型化にともな
い、ＳＲＡＭの動作速度は一般に増加し、電力消費は一
般に減少し、歩留まりは上昇する。しかしＳＲＡＭセル
の小型化には問題点がある。蓄積ノード(storage node)
における電荷の量はおよそ、蓄積ノードの静電容量と、
蓄積ノード・キャパシタのプレート間の電圧差との積で
ある。ＳＲＡＭセルの小型化につれて、蓄積ノード・キ
ャパシタの面積は概して減少するので、ＳＲＡＭセルが
小型化すると静電容量が少なくなる。静電容量が減少す
ると、アルファ粒子によってソフト・エラーが生じる可
能性がある。

【０００３】

【発明が解決しようとする課題】１個のＳＲＡＭセルの
中に追加のキャパシタを組み込むことは、蓄積ノードの
静電容量を増加させる一つの方法で、これは通常、ＳＲ
ＡＭセルのソフト・エラー率を減少させる。蓄積ノード
に接続されるキャパシタは多くの特許および技術論文で
考察されている。一般にダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）は、フィン・キャパシタ(fin
capacitor) などの蓄積キャパシタを有する。フィン・
キャパシタを含む多くのＤＲＡＭ蓄積キャパシタは複雑
であり、既存のＳＲＡＭ工程に多くの工程を付加する必
要がある。ソフト・エラー率を減少させるもう一つの試
みでは、ＳＲＡＭセルはＶ_SS，Ｖ_DD，またはある比率(f
raction)のＶ_DDなどの比較的定常な電圧源に容量結合さ
れた蓄積ノードを有する場合がある。キャパシタ・プレ
ートが比較的定常な電圧源に接続されるときには、キャ
パシタ・プレートは、キャパシタ・プレートの一つを形
成するために使用される層のほかに、追加の接点開口部
もしくは特殊な相互接続層を必要とする場合がある。

【０００４】

【課題を解決するための手段】本発明は、１）第１キャ
パシタ部分を有する第１蓄積ノード；２）第２キャパシ
タ部分を有する第２蓄積ノード；３）第１プレートと第
２プレートを有する第１キャパシタ；４）第１プレート
と第２プレートを有する第２キャパシタによって構成さ
れるスタティック・ランダム・アクセス・メモリを含
む。第１蓄積ノードの第１キャパシタ部分は第１キャパ
シタの第１プレートとして働き、第２蓄積ノードの第２
キャパシタ部分は第２キャパシタの第１プレートの働き
をする。第１および第２キャパシタの第２プレートは、
互いにのみ電気的に結合される。本発明は他の実施例を
包含しており、この実施例では、複数のメモリ・セルの
第２のプレートが互いに電気的に結合される。本発明は
メモリ・セルを形成する工程を含む。

【０００５】本発明は第１実施例に関して認められるよ
うな利点を含む。メモリ・セル内のキャパシタの一つが
電気的開放もしくは短絡のために動作しなくても、メモ
リ・セルは動作状態を保持する。実際、両方のキャパシ
タが電気的開放のために動作しなくても、メモリ・セル
は依然動作状態にある。キャパシタは形成するのが簡単
であり、通常、メモリ・セルの微細構成もしくはレイア
ウトを大幅に変更させない。本発明のさらに別の利点
は、フローティング・ノード(floating node) の電位
が、ＳＲＡＭセルの２個の蓄積ノードの電位のほぼ中間
にあることである。この特徴によって、各フローティン
グ・ノード・キャパシタの両端に与えられる電場が制限
され、各フローティング・ノード・キャパシタの誘電層
をより薄くし、信頼性を増加することができる。

【０００６】本発明の他の目的，特徴および利点は添付
図面および以下の詳細な説明によって明確になろう。

【０００７】本発明は、フローティング・ノード・キャ
パシタによって構成されるスタティック・ランダム・ア
クセス・メモリ・セルを含む。一つの実施例では、蓄積
ノードは、フローティング・ノード・キャパシタの第１
プレートとして働き、導電部材はフローティング・ノー
ド・キャパシタの第２プレートとして働く。導電部材は
また第２プレートを互いに電気的に結合するが、メモリ
・セルの他の部分には電気的に結合されない。本発明は
またもう一つの実施例も包含しており、この実施例で
は、導電部材は複数のメモリ・セルの第２プレートとし
て働く。導電部材はまた第２プレートを互いに電気的に
結合するが、メモリ・セルの他の部分には電気的に結合
されない。本発明はメモリ・セルを形成する工程を含
む。

【０００８】本発明は第１実施例に関して認められるい
くつかの利点を含む。メモリ・セル内のキャパシタの一
つが電気的開放もしくは短絡のために動作しなくても、
メモリ・セルは動作状態を続ける。実際、両方のキャパ
シタが電気的開放のために動作しなくても、メモリ・セ
ルは依然動作状態にある。キャパシタは形成するのが簡
単で、通常、メモリ・セルの微細構成を大幅に変更させ
ない。本発明のさらに別の利点は、フローティング・ノ
ードの電位が電位間のほぼ中間にあることであり、この
ため、より薄型で信頼性の高い誘電層を、各フローティ
ング・ノード・キャパシタの内部で使用できる。

【０００９】

【実施例】図１は、本発明の一実施例に基づき形成され
る４トランジスタ・スタティック・ランダム・アクセス
・メモリ・セル１０の回路図である。メモリ・セル１０
は、第１蓄積ノード１７，第２蓄積ノード１８およびフ
ローティング・ノード２００を含む。第１パス・トラン
ジスタ１１，第１ラッチ・トランジスタ１２および第１
負荷抵抗器１３が、第１蓄積ノード１７に結合され、第
２パス・トランジスタ１４，第２ラッチ・トランジスタ
１５および第２負荷抵抗器１６が第２蓄積ノード１８に
結合される。第１ラッチ・トランジスタ１２のゲート電
極は第２蓄積ノード１８に電気的に結合され、第２ラッ
チ・トランジスタ１５のゲート電極は第１蓄積ノード１
７に電気的に結合される。パス・トランジスタ１１，１
４のゲート電極はワード・ライン１９の一部である。第
１パス・トランジスタ１１のソース／ドレイン領域は第
１ビット・ラインに接続され、第２パス・トランジスタ
１４のソース／ドレイン領域は第２ビット・ラインに接
続される。ラッチ・トランジスタ１２，１５のソース領
域は互いに電気的に結合され、またＶ_SS電極にも電気的
に結合され、メモリ・セルが動作しているときはほぼ接
地電位になる。負荷抵抗器１３，１６の電極領域は互い
に電気的に結合され、またＶ_DD電極にも電気的に結合さ
れ、この電極領域は、メモリ・セルが動作しているとき
には約２〜５ボルトの範囲の電位になる。

【００１０】先行技術のスタティック・ランダム・アク
セス・メモリ・セルと違い、第１および第２蓄積ノード
は、一組のフローティング・ノード・キャパシタ２０
１，２０２を介して互いに接続される。第１キャパシタ
２０１は、第１蓄積ノードに電気的に結合される第１キ
ャパシタ・プレート、およびフローティング・ノード２
００に電気的に結合される第２キャパシタ・プレートを
有する。第２キャパシタ２０２は、第２蓄積ノードに電
気的に結合される第１キャパシタ・プレート、およびフ
ローティング・ノード２００に電気的に結合される第２
キャパシタ・プレートを有する。フローティング・ノー
ド２００はメモリ・セル１０の他の部分には電気的に結
合されない。そのため、フローティング・ノード２００
は、蓄積ノード１７，１８の電位の間のある電位で電気
的に浮動する。

【００１１】図２は、ＳＲＡＭメモリ・セル１０が形成
される場所を概略的に示す、ｐ形低濃度ドープ単結晶シ
リコン基板（基板）２０の部分断面図である。メモリ・
セル１０は、フィールド分離領域２１，および基板内に
位置する能動領域２２を含む。能動領域２２の上にある
のが、二酸化シリコンおよびゲート誘電体層開口部２７
によって構成されるゲート誘電体層２３であり、ここに
は後に埋込接点が形成される。メモリ・セルはさらに、
ｎ形ドープ・シリコンを含む第１導電層２４，および約
２２００オングストロームの厚さの二酸化シリコンを含
む第１絶縁層２６を含む。この段階までのメモリ・セル
１０の諸領域，開口部および層の形成プロセスは従来か
らのものである。

【００１２】第１導電層２４および第１絶縁層２６は自
己整合(self-aligned)エッチング手順でパターン化さ
れ、この手順は図３に示され、以下で説明するようなラ
ッチ・ゲート電極およびワード・ラインを形成するため
の２つの段階を含む。マスキング層（図示せず）がメモ
リ・セル１０の上に形成され、これは第１絶縁層２６の
一部を露出させるマスキング開口部を含む。第１エッチ
工程は、第１絶縁層２６の露出部分をエッチングして、
第１導電層２４の一部を露出する。第２エッチ工程は、
第１導電層２４の露出部分をエッチングして、ラッチ・
ゲート電極３１およびワード・ライン３２を形成し、ゲ
ート誘電体層２３またはフィ−ルド分離領域２１の上で
停止する。このエッチング手順は、従来のプラズマ・エ
ッチャー(etcher)および異方性エッチング方法を用いて
実行される。当業者はまた、この２つの層のパターン化
が、複数の別個のエッチング手順を介して、または複数
のエッチャーを使用して実行できることがわかる。エッ
チング手順が実行された後、マスキング層が除去され
る。

【００１３】処理工程のこの段階におけるメモリ・セル
１０の多くの素子間の位置関係を図３に示す。図３およ
び本明細書の他のすべての上面図はゲート誘電体層２３
および第１絶縁層２６を含まない。各ラッチ・ゲート電
極３１またはワード・ライン３２は第１導電層２４によ
って構成され、導電部材である。各ラッチ・ゲート電極
３１は本体部分と、蓄積ノード領域を含む蓄積ノード部
分とを含む。本明細書で使用されるように、蓄積ノード
領域は（メモリ・セルの上面図を見て分かるように）、
１）負荷抵抗器の一部分とラッチ・ゲート電極３１の一
つとの間の接点、または２）負荷トランジスタのソース
もしくはドレイン領域と、ラッチ・ゲート電極３１の一
つとの間の接点、によって占められるメモリ・セル領域
として定義される。ラッチ・ゲート電極３１の本体部分
は、メモリ・セル１０のラッチ・トランジスタのゲート
電極として働く。ラッチ・ゲート電極３１の各蓄積ノー
ド部分は第１キャパシタ・プレートとして働く。ワード
・ライン３２は複数の本体部分および接続部分を含み、
前者はそれぞれパス・トランジスタのゲート電極として
働き、後者は本体部分に隣接して位置し、本体部分を互
いに電気的に結合して、メモリ・セル１０のための１つ
の連続するワード・ライン３２を形成する。

【００１４】図４に示されるＮ形領域４２は、ｎ形ドー
パントをイオン注入することによって形成される。その
後、Ｎ形領域４２はパス・トランジスタおよびラッチ・
トランジスタのライト・ドープ・ドレイン（ＬＤＤ）領
域を形成する。サイドウォールスペーサ４３を形成する
には、窒化シリコンをデポジションし、従来の方法を用
いて窒化シリコンに異方性エッチングを施す。メモリ・
セルはｎ形ドーパントで高濃度でドーピングされて、高
濃度ドープ領域４４を形成する。熱処理の反復によっ
て、ラッチ・ゲート電極３１からのドーパントが基板に
拡散して、埋込接点領域４１を形成する。その一つを図
４に示す。

【００１５】図５〜７は、他に２〜３の層を形成した後
のメモリ・セルの図を示したものである。以下に、関連
する工程を簡単に説明する。後段では、各層間の位置関
係をより詳細に考察する。第２絶縁層６２は、厚さ約１
５００オングストロームの二酸化シリコンをデポジショ
ンすることにより、メモリ・セル１０の上に形成され
る。第２絶縁層６２は従来の方法を用いてパターン化さ
れて、ラッチ・ゲート電極３１に隣接するドープ領域６
３の一部、およびワード・ライン３２に隣接するドープ
領域６３の一部を露出する。第２導電層が形成され、こ
れは高濃度ｎ形ドープ・シリコンを含む。耐熱金属ケイ
化物（シリサイド）層が第２導電層の一部から、その上
に形成される。第２導電および耐熱ケイ化金属層がパタ
ーン化されて、第２導電部材５１，５２を形成し、これ
はパターン化された第２導電層と耐熱金属ケイ化物層を
含む。この段落で実行されるすべての工程は、従来の方
法を用いて行われる。

【００１６】図５はメモリ・セル１０の上面図を含み、
図６および図７はそれぞれ、ラッチ・トランジスタおよ
びビット・ライン領域を貫通する断面図である。ドープ
領域４２，４４を形成した時点以降の熱処理の反復によ
って、ドープ領域は互いに拡散しあって、図８および図
９に示すようなドープ領域６３を形成する。同様に、埋
込接点領域４１およびドープ領域４２，４４は互いに拡
散して、図７のドープ領域７２を形成する。図５は、第
２導電部材５１，５２を形成した後のメモリ・セル１０
の上面図を含み、第２導電部材５１，５２と、メモリ・
セル１０の他の領域との間の位置関係を示す。

【００１７】図６は、ラッチ・ゲート電極３１の長さ方
向に対しほぼ垂直方向に沿って切りとったメモリ・セル
の断面図を含む。メモリ・セル１０は通常、メモリ・ア
レイ内の複数のメモリ・セルの一つである。図６はまた
メモリ・セル６１の一部を含み、これは、図５のメモリ
・セル１０の上方に隣接して位置するメモリ・セルであ
る。メモリ・セル６１は、メモリ・セル１０の鏡像とな
るメモリ・セル・レイアウトを有する。第２導電部材５
１はドープ領域６３に接触し、この領域は図６に示すラ
ッチ・トランジスタのソース領域として働く。第１絶縁
層２６，サイドウォールスペーサ４３および第２絶縁層
６２は、第２導電部材５１，両方のラッチ・ゲート電極
３１およびラッチ・トランジスタのドレイン領域の間
で、電気的短絡を形成する可能性を減じる。第１絶縁層
２６，サイドウォールスペーサ４３および第２絶縁層６
２はまた、第２導電部材５１と、両方のラッチ・ゲート
電極３１およびラッチ・トランジスタのドレイン領域の
間の容量結合を最小限に抑えるのに役立つ。図６におい
て、ラッチ・トランジスタのドレイン領域は基板２０内
のドープ領域６３であり、図の両側に位置する。

【００１８】図７は、第２導電部材が、基板２０内のド
ープ領域とどのように接触しているかを示す点で図６と
類似している。図７は、ワード・ライン３２の長さ方向
に対しほぼ垂直方向に切りとったメモリ・セルの断面図
を含む。図７はまたメモリ・セル７１の一部を含み、こ
れは図５のメモリ・セル１０の右側に位置するメモリ・
セルである。メモリ・セル７１は、メモリ・セル１０の
鏡像となるメモリ・セル・レイアウトを有する。第２導
電部材５２はドープ領域６３に接触し、これはパス・ト
ランジスタの第１ソース／ドレイン領域として働く。第
１絶縁層２６，サイドウォールスペーサ４３および第２
絶縁層６２は、第２導電部材５２と両方のワード・ライ
ン３２との間で電気的短絡を形成する可能性を減じる。
第１絶縁層２６，サイドウォールスペーサ４３および第
２絶縁層６２はまた、第２導電部材５２と両方のワード
・ライン３２との間の容量結合を最小限に抑えるのに役
立つ。ビット・ライン接点が形成されるワード・ライン
３２の他の部分に沿っても、同様の構造が形成される。

【００１９】第３絶縁層８１は、厚さ約２０００オング
ストロームの二酸化シリコンをデポジションすることに
よって形成される。開口部は、図８に示すように、第
１，第２および第３絶縁層２６，６２，８１を貫通して
ラッチ・ゲート電極３１まで延在する。また図８の開口
部に類似する別の開口部がメモリ・セル１０の中にも形
成される。これらの開口部は、メモリ・セル１０の蓄積
ノードのために蓄積ノード領域を露出する。第３絶縁層
８１のデポジションおよび第１および第３絶縁層２６，
８１のパターン化は従来の方法を用いて実行される。負
荷抵抗層８２は、シリコン層をデポジションしてこれを
パターン化することによって形成される。負荷抵抗器は
３種類の部分、すなわち、抵抗器部分８５，蓄積ノード
部分８６および電極部分８７を含む。一般に抵抗器部分
の厚さ，長さ，幅およびドーピング濃度によって、負荷
抵抗器１３，１６の抵抗値が決まる。この実施例では、
抵抗器部分８５はｎ形低濃度ドーピングが施され、ギガ
オームのオーダーの抵抗値を有する。電極部分８７は高
濃度ドープされてＶ_DD電極に電気接点を提供し、蓄積ノ
ード部分８６は高濃度ド−ブされてラッチ・ゲ−ト電極
３１の蓄積ノ−ド部分の蓄積ノード領域に電気接点を提
供する。図８は第１絶縁層２６の上に位置する第２導電
部材５１を示している。図８の断面図はラッチ・ゲート
電極３１の一部に沿っており、この部分は、ラッチ・ゲ
ート電極３１のドレイン領域として働くドープ領域６３
に近接していることを指摘したい。

【００２０】図９に言及すると、オキサイド・ナイトラ
イド・オキサイド（ＯＮＯ）層９１をメモリ・セル１０
の上に形成するには、テトラエチルオルトシリケート
（ＴＥＯＳ）を含む環境を用いて厚さ約３０オングスト
ロームの二酸化シリコンをデポジションし、この二酸化
シリコンの上に厚さ約１５０オングストロームの窒化シ
リコンをデポジションし、またデポジションされた窒化
シリコンを酸化種(oxidizing species) を含む環境下で
熱処理することによってこの窒化シリコンの上に厚さ約
２０オングストロームの二酸化シリコンを形成する。

【００２１】ｎ形高濃度ドープ・シリコン層がメモリ・
セル１０の上に形成され、パターン化されて、第３導電
部材９２を形成する。第３導電部材９２は第２キャパシ
タ・プレート部分，ならびに第２キャパシタ・プレート
部分の間でこれに隣接して位置するフローティング・ノ
ード部分を含む。第３導電部材９２はメモリ・セル１０
の他の部分に電気的に結合されない。そのため第３導電
部材９２は電気的に浮動する。形成されたキャパシタ
は、第３導電部材が、蓄積ノード１７，１８の電位の間
のある電位において電気的に浮動するので、「フローテ
ィング・ノード・キャパシタ」と呼ばれる。第３導電部
材９２は通常、蓄積ノード部分８６の上に位置するが、
第３導電部材９２は通常、抵抗器部分８５または電極部
分８７の上には位置しない。蓄積ノード部分８６はフロ
ーティング・ノード・キャパシタの第１プレートとして
働き、第３導電部材９２のキャパシタ・プレート部分は
フローティング・ノード・キャパシタの第２プレートと
して働く。

【００２２】図１０はメモリ・セル１０の上面図を含
む。図１０は、フィ−ルド分離領域２１，能動領域２
２，ワード・ライン３２，第２導電部材５１，５２，抵
抗器部分８５，蓄積ノード部分８６，負荷抵抗層の電極
部分８７，および第３導電層９２の間の位置関係を示
す。単純にするために、絶縁層またはサイドウオールス
ペーサは図１０には示さない。第３導電部材９２によっ
てカバーされる蓄積ノード部分８６の一部は、第３導電
部材９２内の破線によって示される。電極部分８７は、
メモリ・セル１０の左手に沿って位置する１個の連続す
るストリップ(strip)を含み、抵抗器部分８５は蓄積ノ
ード部分８６と電極部分８７の間に位置する。

【００２３】図１１に示すように、非ドープ・ガラス層
１１０，ボロフォスフォシリケート・ガラス層(boropho
sphosilicate glass layer) １１１，接点開口部および
接点１１２，相互接続層１１３およびパッシベーティン
グ層１１４が形成されて、メモリ・セルの製造を終了す
る。必要があれば、追加の絶縁層，ビア(via) 開口部お
よびビア，追加の相互接続レベルを形成してもよい。従
来の方法を使用して、層，開口部，接点およびビアを形
成する。

【００２４】最終的なメモリ・セルでは、センス増幅
器，ロウ・デコーダ(row decoder) およびＶ_SS電極およ
びＶ_DD電極が電気的に結合される。図１１に示すドープ
領域６３は、第１ビット・ライン（図１１では、接点１
１２および第２導電部材５２の一つを介して、相互接続
層１１３として示す）に電気的に結合され、この第１ビ
ット・ラインはセンス増幅器に電気的に結合される。メ
モリ・セル１０において、ワード・ライン３２にも隣接
するもう一つのドープ領域６３（図示せず）も第１ビッ
ト・ラインと同様の方法で、第２ビット・ライン（図示
せず）に電気的に結合される。ワード・ライン３２は行
（ｒｏｗ）・デコーダ（図示せず）に接続される。ラッ
チ・トランジスタ（図６に示す）のソース領域として働
くドープ領域６３は、Ｖ_SS電極（図示せず）に電気的に
結合される第２導電部材５１に接触し、これはメモリ・
セルが動作しているとき、ほぼ接地電位になる。電極部
分８７はＶ_DD電極（図示せず）に接続され、これはセル
が動作しているときに約２〜５ボルトの範囲の電位とな
る。第３導電部材９２は、Ｖ_DD電極の電位のほぼ１／２
の電位である。なぜなら、１）Ｖ_SS電極がほぼ接地電位
であり、また２）フローティング・ノード・キャパシタ
の一つのキャパシタ・プレート領域がメモリ・セル１０
の他のフローティング・ノード・キャパシタとほぼ同じ
だからである。

【００２５】上記の実施例はいくつかの利点を含む。こ
の実施例は、万一フローティング・ノード・キャパシタ
の一つが不作動の場合でも、さらなる安全限界を含む。
不作動になるとは、フローティング・ノード・キャパシ
タが、短絡または開路になることを意味する。不作動キ
ャパシタについて開路とは、キャパシタ・プレートが互
いに充分に電気的結合または容量結合していないことを
意味する。フローティング・ノード・キャパシタの一つ
が短絡のために不作動になる場合でも、他のフローティ
ング・ノード・キャパシタがまだ存在するが、そのプレ
ートの一つはＶ_SS電極とほぼ同じ電位になり、他のプレ
ートはＶ_DD電極とほぼ同じ電位となろう。一つまたは両
方のフローティング・ノード・キャパシタが開放されて
不作動になる場合には、メモリ・セルは従来のＳＲＡＭ
セルになる。

【００２６】フローティング・ノード・キャパシタのフ
ローティング・ノードはほぼＶ_DDおよびＶ_SSの電位の間
のある電位になる。たとえばＶ_DD電位が約５．０ボルト
であり、Ｖ_SS電位がほぼ接地電位である場合には、２つ
のフローティング・ノード・キャパシタのキャパシタ領
域がほぼ同じであるので、フローティング・ノードは約
２．５ボルトの電位になる。そのため、一方のフローテ
ィング・ノード・キャパシタのＯＮＯ層９１の両端の電
位差は約２．５ボルトである。ＯＮＯ層９１は、一つの
プレ−トはＶ_DDに電気的に結合され、他のプレートはＶ
_ＳＳ電極に電気的に結合される積層キャパシタにおける
誘電層よりも薄くできる。なぜなら、ＯＮＯ層９１は、
前述の積層キャパシタの誘電層の５．０ボルトに対し
て、約２．５ボルトをサポートできればよいだけである
からである。ＯＮＯ層９１の電位差が低くなれば、ＯＮ
Ｏ層９１を薄くでき、また上記の積層キャパシタと比較
して、フローティング・ノード・キャパシタの信頼性を
高められる。

【００２７】フローティング・ノード・キャパシタは形
成しやすく、通常、メモリ・セルの微細構成を大幅に変
更させない。負荷抵抗層８２の蓄積ノード部分８６は、
フローティング・ノード・キャパシタの第１プレートと
して働く。第３導電部材９２の第２キャパシタ・プレー
ト部分はフローティング・ノード・キャパシタの第２プ
レートとして働く。この工程では従来のＳＲＡＭ工程に
３つの工程が加わる。この３つの工程は、１）ＯＮＯ層
９１をデポジションする段階；２）第３導電層をデポジ
ションする段階；および３）第３導電層をパターン化し
て第３導電部材９２を形成する段階である。第３導電部
材９２は通常、接点１１２から充分離され、通常のフォ
トリソグラフィの許容差を想定した場合に接点が第３導
電部材９２に接触しないようにする。第３導電部材９２
はメモリ・セルの微細構成を大幅に変化させない。その
ため、フローティング・ノード・キャパシタを使用する
メモリ・セルは、追加のまたはより複雑な平坦化工程手
順を生じる可能性が低い。

【００２８】メモリ・セルの形成には各種の材料を使用
できる。メモリ・セルは、単結晶材である基板、または
二酸化シリコンもしくはサファイアなどの絶縁層の上に
単結晶材料層を含む基板を用いて形成してもよく、この
場合の単結晶材料にはシリコン，ゲルマニウム，ダイア
モンド，またはたとえばガリウム砒素などのＩＩＩ−Ｖ
半導体材が含まれる。すべてのドープ層および領域の導
電形は反転できる。絶縁層およびサイドウォールスペー
サは二酸化シリコン，シリコン酸化窒化物または窒化シ
リコンを含むことができる。ＯＮＯ層は一つまたは複数
の絶縁層と置き換えてもよい。絶縁層は、ＴＥＯＳ，ジ
エチルシラン，シラン，ジシラン，塩素シリコン化合物
などのシリコン・ソースを用いて熱的に成長もしくはデ
ポジションでき、ほう素もしくは燐ドーパントによって
ドープしてもしなくてもよい。サイドウオールスペーサ
材料は通常、サイドウオールスペーサが形成される場所
と隣接する層の材料とは異なったものにするように選択
する。当業者は、サイドウオールスペーサ材料を選択す
る能力を有する。

【００２９】導電層はドープされたシリコン，耐熱金属
またはそのけい化物（シリサイド），金属または金属含
有化合物，またはその組み合わせを含むことができる。
シリコン層はエピタキシャル・シリコン，アモルファス
・シリコン，多結晶シリコン（ポリシリコン），または
その組み合わせを含むことができる。耐熱金属またはそ
のけい化物は、チタン，タングステン，コバルト，モリ
ブデン，タンタルなどを含む金属によって構成してもよ
い。金属または金属含有化合物はアルミニウム，金，
銅，窒化チタン，タングステンなどを含んでもよい。金
属および金属含有化合物はまた少量のシリコンを含むこ
とができる。

【００３０】負荷抵抗層８２と直接接続して第３導電部
材９２を配置することが絶対不可欠というわけではな
い。理想的には、第３導電部材９２と蓄積ノード部分と
の間の容量結合を最大にすべきであり、第３導電部材９
２と抵抗器部分８５もしくは電極部分８７との間の容量
結合を最小にすべきである。しかし第３導電部材９２は
抵抗器部分８５の一部または必要に応じて電極部分８７
の一部の上に配置づけてもよい。第３導電部材９２は、
下置き層に必要な接点（たとえばビット・ライン接点）
に干渉しないように配置されるべきである。

【００３１】例１の実施例のメモリ・セルは、約０．２
５〜１．０ミクロンの範囲の設計ルールによって使用で
きる。当業者は、本発明が０．２５ミクロン未満または
１．０ミクロン以上の設計ルールによっても使用できる
ことがわかる。各絶縁層は約５００〜３０００オングス
トロームの範囲の厚さを有し、第３導電層は約５００〜
３０００オングストロームの範囲の厚さを有する。負荷
抵抗器１３，１６はメガオームからテラオームのオーダ
ーの抵抗を有することができる。

【００３２】ＯＮＯ層の厚さは電気測定酸化物等価厚さ
(electrically-measured oxide equivalent thickness)
として表すことができる。たとえば複合層は約５０オン
グストロームの厚さの二酸化シリコン層を含み、約１０
０オングストロームの厚さの窒化シリコン層を含む。複
合層は約１００オングストロームの厚さの電気測定酸化
物等価厚さを有することができる。電気測定酸化物等価
厚さは当業者には周知のものであり、通常、二酸化シリ
コンおよび窒化シリコンなどの複数の電気絶縁材料を含
む複合絶縁層と関連して使用される。ＯＮＯ層３３は、
約５０〜２００オングストロームの範囲の電気測定酸化
物等価厚さを有する。設計ルール，厚さなどの範囲は例
示のためのものであって、それらを制限することを意図
していない。

【００３３】もう一つの実施例では、ＳＲＡＭセルのフ
ローティング・ノード・キャパシタの第２キャパシタ・
プレートは、他のＳＲＡＭセルのフローティング・ノー
ド・キャパシタの第２キャパシタ・プレートに電気的に
結合されうる。図１２は３個のＳＲＡＭセル１２１〜１
２３の回路図を含む。ＳＲＡＭセル１２１は第１蓄積ノ
ード１２１１，第２蓄積ノード１２１２，第１蓄積ノー
ド１２１１に接続された第１フローティング・ノード・
キャパシタ１２１３，および第２蓄積ノードに接続され
た第２フローティング・ノード・キャパシタ１２１４を
含む。ＳＲＡＭセル１２２，１２３は同様の素子を有す
る。図１３は、第３導電部材１３１を含むＳＲＡＭセル
の上面図を含み、これは、第３導電部材１３１が３個の
メモリ・セル１２１〜１２３全体に延在している点を除
いて、先の実施例の第３導電部材９２と類似している。
当業者は、蓄積キャパシタのフローティング・ノードの
働きをする第３導電部材が任意の数のメモリ・セルをカ
バーできることがわかる。

【００３４】また別の実施例においては、メモリ・セル
の負荷抵抗器を、図１４に示すように、負荷トランジス
タで置き換えてもよい。図１４を参照すると、ＳＲＡＭ
セル１４０は、負荷抵抗器１３，１６がそれぞれｐ形負
荷トランジスタ１４３，１４６に置き換えられているこ
とを除いて、図１のＳＲＡＭセル１０と類似している。
負荷トランジスタ１４３のゲートはラッチ・トランジス
タ１２のゲートに接続され、負荷トランジスタ１４６の
ゲートはラッチ・トランジスタ１５のゲートに接続され
る。負荷トランジスタ１４３，１４６は薄膜トランジス
タでもよく、或いは従来のプレーナ・トランジスタまた
はバルク・トランジスタでもよい。負荷トランジスタが
ｐ形トランジスタである場合には、蓄積ノード部分は負
荷トランジスタのドレイン領域として働き、電極部分は
負荷トランジスタのソース領域として働く。負荷トラン
ジスタがｎ形トランジスタの場合には、蓄積ノード部分
は負荷トランジスタのソース領域として働き、電極部分
は負荷トランジスタのドレイン領域として働く。当業者
は、フローティング・ノード・キャパシタが、多くの種
類の既存のメモリ・セルに簡単に対応できることがわか
る。

【００３５】また別の実施例では、第３導電部材はドー
プ・ガラス層からドープできる。この実施例では、第３
導電部材９２は非ドープ・シリコン層をデポジションし
てパターン化することによって形成される。非ドープ・
ガラス層１１０は除かれる。ボロフォスフォシリケート
・ガラス層１１１は、シリコンをドープして、第３導電
層９２を導通状態にするのに用いられる。ドーパントの
内容によって、第３導電層９１がｎ形であるかｐ形であ
るかが決まる。ドーパントがシリコン層と比較してより
低温で層全体に拡散できるように、ゲルマニウム・シリ
コンをシリコンの代わりに用いてもよい。ＯＮＯ層９１
は、ドーパントがドープ・ガラス層から負荷抵抗層８２
の抵抗器部分８５に達するのを防ぐ。

【００３６】別の実施例では、第３導電層がパターン化
されて、負荷抵抗層の抵抗器部分８５をカバーする第３
導電部材を形成できる。第３導電部材が形成された後に
ドーピング工程が実行される場合には、第３導電部材は
保護層として働いて、後続のドーピング工程の間、抵抗
器部分８５をさらにドーピングしてしまう可能性を減じ
る。

【００３７】本明細書では、具体的実施例を参照して本
発明を説明してきた。しかしながら、添付請求の範囲に
記載する本発明のより広範な意図または範囲から逸脱せ
ずに、各種の変形および変更を行えることは明かであ
る。したがって本明細書および図は制限を意図するもの
ではなく、分かりやすく示すことを意図したものと考え
られたい。

【図面の簡単な説明】

本発明の図は例示目的のものであって、添付図面の形状
に限定するものではない。図における同一参照番号は同
様の要素を示す。

【図１】本発明の一実施例に基づき形成されるフローテ
ィング・ノード・キャパシタを含む４トランジスタ・ス
タティック・ランダム・アクセス・メモリ・セルの回路
図を含む。

【図２】複数の層を形成した後の基板の一部の断面図を
含む。

【図３】ラッチ・ゲート電極およびワード・ラインを形
成した後の図２の基板の上面図を含む。

【図４】基板内にサイドウオールスペーサおよびドープ
領域を形成した後の図３の基板の断面図を含む。

【図５】第２導電部材が形成された後の図４の基板の上
面図を含む。

【図６】基板内のドープ領域と接触する第２導電部材を
示す、図５の基板の断面図を含む。

【図７】基板内のドープ領域と接触する第２導電部材を
示す、図５の基板の断面図を含む。

【図８】負荷抵抗層をパターン化した後の基板の断面図
を含む。

【図９】本発明の一実施例に基づきフローティング・蓄
積ノード・キャパシタの第２プレートを形成した後の基
板の断面図を含む。

【図１０】フローティング・蓄積ノード・キャパシタの
第２プレートとメモリ・セルとの位置関係を示す、図９
の基板の上面図を含む。

【図１１】メモリ・セルの製造がほぼ終了した後の図９
の基板の断面図を含む。

【図１２】本発明の他の実施例を示す。

【図１３】本発明の他の実施例を示す。

【図１４】本発明の他の実施例を示す。

【符号の説明】

１０メモリ・セル１１第１パス・トランジスタ１２第１ラッチ・トランジスタ１３，１６負荷抵抗器１４第２パス・トランジスタ１５第２ラッチ・トランジスタ１８第２蓄積ノード１９ワード・ライン２００フローティング・ノード２０１，２０２キャパシタ２０基板２１フィールド分離領域２２能動領域２３ゲート誘電体層２４第１導電層２６第１絶縁層２７ゲート誘電体層開口部３１ラッチ・ゲート電極３２ワード・ライン４１埋込接点領域４２Ｎ形領域４３サイドウオール４４高濃度ドープ領域５１，５２第２導電部材６１メモリ・セル６２第２絶縁層６３ドープ領域７１メモリ・セル７２ドープ領域８１第３絶縁層８２負荷抵抗層８５抵抗器部分８６蓄積ノード部分８７電極部分９１ＯＮＯ層９２第３導電部材１１０非ドープ・ガラス層１１１ボロフォスフォシリケート・ガラス層１１２接点１１３相互接続層１１４パッシベーティング層１２１メモリ・セル１２１１第１蓄積ノード１２１２第２蓄積ノード１２１３第１フローティング・ノード・キャパシタ１２１４第２フローティング・ノード・キャパシタ１２２ＳＲＡＭセル１２２１第１蓄積ノード１２２２第２蓄積ノード１２２３第１キャパシタ１２２４第２キャパシタ１２３スタティック・ランダム・アクセス・メモリ１２３１第１蓄積ノード１２３２，１２３４第２蓄積ノード１３１第３導電部材１４０ＳＲＡＭセル１４１，１４２フローティング・ノード・キャパシタ１４３，１４６ｐ形負荷トランジスタ

フロントページの続き (72)発明者トーマス・エフ・マクネリーアメリカ合衆国テキサス州オースティン、ウィッカーシャム・ウェイ2501 (72)発明者フランク・ケルシー・ベイカーアメリカ合衆国テキサス州オースティン、シャドウ・レーン4706

Claims

【特許請求の範囲】

【請求項１】スタティック・ランダム・アクセス・メ
モリ・セル（１０）であって：第１キャパシタ部分（８
６）を有する第１蓄積ノード（１７）；第２キャパシタ
部分（８６）を有する第２蓄積ノード（１８）；第１プ
レートおよび第２プレートを有する第１キャパシタ（２
０１）；および、第１プレートおよび第２プレートを有する第２キャパシ
タ（２０２）；によって構成され、前記メモリ・セル（１０）は:前記第１蓄積ノード（１
７）の前記第１キャパシタ部分（８６）が前記第１キャ
パシタの前記第１プレートとして働き；前記第２蓄積ノ
ード（１８）の前記第２キャパシタ部分（８６）が前記
第２キャパシタの前記第１プレートとして働き；および
前記第１および第２キャパシタの前記第２プレート（９
２）が互いに電気的に結合されて、電気的に浮動するフ
ローティング・ノードを形成するように；構成される、
ことを特徴とするスタティック・ランダム・アクセス・
メモリ・セル（１０）。
【請求項２】メモリ・デバイスであって：導電部材
（１３１）；および、複数のスタティック・ランダム・アクセス・メモリ・セ
ル（２１２，１２２，１２３）であって、それぞれは：
第１キャパシタ部分（８６）を有する第１蓄積ノード
（１２１１，１２２１，１２３１）；第２キャパシタ部
分（８６）を有する第２蓄積ノード（１２１２，１２２
２，１２３２）；第１プレートおよび第２プレートを有
する第１キャパシタ（１２１３，１２２３，１２３
３）；および、第１プレートおよび第２プレートを有する第２キャパシ
タ（１２１４，１２２４，１２３４）；によって構成さ
れ、前記メモリ・デバイスは：各第１蓄積ノード（１２１
１，１２２１，１２３１）の各第１キャパシタ部分（８
６）が前記第１キャパシタの一つの前記第１プレートと
して働き；各第２蓄積ノード（１２１２，１２２２，１
２３２）の各第２キャパシタ部分（８６）が前記第２キ
ャパシタの一つの前記第１プレートとして働き；および
前記導電部材（１３１）が、前記複数のメモリ・セル
（１２１，１２２，１２３）の前記第１および第２キャ
パシタの前記第２プレートとして働き、前記第２プレー
トを互いに電気的に結合し、電気的に浮動するフローテ
ィング・ノードとして働くように；構成される、ことを
特徴するメモリ・デバイス。