JP2950232B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特に半導体基板上に形成されたＭＯＳ
ＦＥＴと基板上に絶縁膜を介して形成された薄膜トラン
ジスタとが接続されたＳＲＡＭセルの製造方法に関す
る。
製造方法に関し、特に半導体基板上に形成されたＭＯＳ
ＦＥＴと基板上に絶縁膜を介して形成された薄膜トラン
ジスタとが接続されたＳＲＡＭセルの製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体記憶装置でＳＲＡＭのメモ
リセルにおいて、半導体基板上に形成された１組の転送
用トランジスタと１組の駆動用トランジスタ及びこれら
のトランジスタ上に絶縁膜を介して形成された１組の負
荷用薄膜トランジスタを相互接続して構成されるものが
知られている。以下にトップゲート型ＴＦＴを有するメ
モリセルについて、図７乃至図１１に基づいて従来の技
術を説明する。
リセルにおいて、半導体基板上に形成された１組の転送
用トランジスタと１組の駆動用トランジスタ及びこれら
のトランジスタ上に絶縁膜を介して形成された１組の負
荷用薄膜トランジスタを相互接続して構成されるものが
知られている。以下にトップゲート型ＴＦＴを有するメ
モリセルについて、図７乃至図１１に基づいて従来の技
術を説明する。
【０００３】図７にはＳＲＡＭセルの回路図が示されて
いる。ＳＲＡＭセルは、２個の駆動用トランジスタＱｄ
１、Ｑｄ２と２個の負荷用薄膜トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｓｉｓｔｏｒ；以下、ＴＦＴと記述
する）Ｑｌ１、Ｑｌ２から成る１個のフリップフロップ
回路及び２個の転送用トランジスタＱｔ１、Ｑｔ２で構
成されている。セルアレイ内においては、１組の相補型
ビット線ＤＬ１、ＤＬ２と１組のワード線ＷＬ１、ＷＬ
２とが、転送用トランジスタＱｔ１、Ｑｔ２のソース・
ドレイン端子とゲート電極とにそれぞれ接続されてい
る。
いる。ＳＲＡＭセルは、２個の駆動用トランジスタＱｄ
１、Ｑｄ２と２個の負荷用薄膜トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｓｉｓｔｏｒ；以下、ＴＦＴと記述
する）Ｑｌ１、Ｑｌ２から成る１個のフリップフロップ
回路及び２個の転送用トランジスタＱｔ１、Ｑｔ２で構
成されている。セルアレイ内においては、１組の相補型
ビット線ＤＬ１、ＤＬ２と１組のワード線ＷＬ１、ＷＬ
２とが、転送用トランジスタＱｔ１、Ｑｔ２のソース・
ドレイン端子とゲート電極とにそれぞれ接続されてい
る。
【０００４】駆動用トランジスタＱｄ１、Ｑｄ２のソー
ス端子は接地配線Ｖｓｓに接続され、ドレイン端子はノ
ードＮ１、Ｎ２において転送用トランジスタＱｔ１、Ｑ
ｔ２のソース・ドレイン端子の一端及び負荷用トランジ
スタのＱｌ１、Ｑｌ２のドレイン端子にそれぞれ接続さ
れている。また、負荷用トランジスタのＱｌ１、Ｑｌ２
のソース端子は電源配線Ｖｃｃにそれぞれ接続されてい
る。Ｑｄ１、Ｑｌ１のゲート端子はノードＮ２と接続さ
れ、Ｑｄ２、Ｑｌ２のゲート端子はノードＮ１と接続さ
れている。これにより駆動用トランジスタＱｄ１、Ｑｄ
２、負荷用トランジスタのＱｌ１、Ｑｌ２から成るフリ
ップフロップ回路が構成される。
ス端子は接地配線Ｖｓｓに接続され、ドレイン端子はノ
ードＮ１、Ｎ２において転送用トランジスタＱｔ１、Ｑ
ｔ２のソース・ドレイン端子の一端及び負荷用トランジ
スタのＱｌ１、Ｑｌ２のドレイン端子にそれぞれ接続さ
れている。また、負荷用トランジスタのＱｌ１、Ｑｌ２
のソース端子は電源配線Ｖｃｃにそれぞれ接続されてい
る。Ｑｄ１、Ｑｌ１のゲート端子はノードＮ２と接続さ
れ、Ｑｄ２、Ｑｌ２のゲート端子はノードＮ１と接続さ
れている。これにより駆動用トランジスタＱｄ１、Ｑｄ
２、負荷用トランジスタのＱｌ１、Ｑｌ２から成るフリ
ップフロップ回路が構成される。
【０００５】ここでは駆動用トランジスタＱｄ１、Ｑｄ
２、転送用トランジスタＱｔ１、Ｑｔ２はすべてＮチャ
ネルＭＯＳＦＥＴとなっており、負荷用トランジスタの
Ｑｌ１、Ｑｌ２はＰチャネルＭＯＳＦＥＴとなってい
る。ＳＲＡＭセルのデータは、双安定回路であるフリッ
プフロップの二つの安定状態に対応して、例えばノード
Ｎ１が高いレベルでノードＮ２が低いレベルのときデー
タ“１”、ノードＮ１が低いレベルでノードＮ２が高い
レベルのときデータ“０”として記憶される。
２、転送用トランジスタＱｔ１、Ｑｔ２はすべてＮチャ
ネルＭＯＳＦＥＴとなっており、負荷用トランジスタの
Ｑｌ１、Ｑｌ２はＰチャネルＭＯＳＦＥＴとなってい
る。ＳＲＡＭセルのデータは、双安定回路であるフリッ
プフロップの二つの安定状態に対応して、例えばノード
Ｎ１が高いレベルでノードＮ２が低いレベルのときデー
タ“１”、ノードＮ１が低いレベルでノードＮ２が高い
レベルのときデータ“０”として記憶される。
【０００６】図８（ａ）および図８（ｂ）は、ＴＦＴ負
荷型ＳＲＡＭ単位セルの平面レイアウト図である。そし
て、図８（ａ）がＭＯＳＦＥＴ部であり、図８（ｂ）が
ＴＦＴ部である。なお、この単位セルに隣接するセル
は、この単位セルをその長辺と短辺でそれぞれ鏡面反転
したものになっている。従ってコンタクト孔の一部はそ
れぞれ隣接するセルと共用している。また、図９はこの
従来の技術の図８に記すＡ−Ｂでの断面図である。
荷型ＳＲＡＭ単位セルの平面レイアウト図である。そし
て、図８（ａ）がＭＯＳＦＥＴ部であり、図８（ｂ）が
ＴＦＴ部である。なお、この単位セルに隣接するセル
は、この単位セルをその長辺と短辺でそれぞれ鏡面反転
したものになっている。従ってコンタクト孔の一部はそ
れぞれ隣接するセルと共用している。また、図９はこの
従来の技術の図８に記すＡ−Ｂでの断面図である。
【０００７】図９に示すように、シリコン基板２０１の
表面に、フィールド酸化膜２０２が形成され、シリコン
基板２０１表面の素子活性領域に、ゲート酸化膜２０３
が形成されている。そして、図８（ａ）および図９に示
すように、多結晶シリコン膜２０４、タングステンシリ
サイド膜２０５、シリコン膜２０６の３層膜から成る駆
動用トランジスタのゲート電極が設けられている。図８
（ａ）では、タングステンシリサイド膜のみを示した。
同様に、転送用トランジスタのゲート電極すなわちワー
ド線は、多結晶シリコン膜２０４ａ、タングステンシリ
サイド膜２０５ａ、シリコン膜２０６ａとで形成されて
いる。そして、Ｎ- 拡散層２０８’，２０９’が形成さ
れ、ゲート電極の側面にサイドウォール絶縁膜２０７が
設けられている。さらに、Ｎ+ 拡散層２０８，２０９が
形成されて、Ｎ- 拡散層２０８’および２０９’にそれ
ぞれに接続して形成されている。また、別のワード線と
なるタングステンシリサイド膜２０５ｂがフィールド酸
化膜２０２上に形成されている。
表面に、フィールド酸化膜２０２が形成され、シリコン
基板２０１表面の素子活性領域に、ゲート酸化膜２０３
が形成されている。そして、図８（ａ）および図９に示
すように、多結晶シリコン膜２０４、タングステンシリ
サイド膜２０５、シリコン膜２０６の３層膜から成る駆
動用トランジスタのゲート電極が設けられている。図８
（ａ）では、タングステンシリサイド膜のみを示した。
同様に、転送用トランジスタのゲート電極すなわちワー
ド線は、多結晶シリコン膜２０４ａ、タングステンシリ
サイド膜２０５ａ、シリコン膜２０６ａとで形成されて
いる。そして、Ｎ- 拡散層２０８’，２０９’が形成さ
れ、ゲート電極の側面にサイドウォール絶縁膜２０７が
設けられている。さらに、Ｎ+ 拡散層２０８，２０９が
形成されて、Ｎ- 拡散層２０８’および２０９’にそれ
ぞれに接続して形成されている。また、別のワード線と
なるタングステンシリサイド膜２０５ｂがフィールド酸
化膜２０２上に形成されている。
【０００８】そして、第１層間絶縁膜２１１が形成さ
れ、第１層間絶縁膜２１１上に接地配線２１３が形成さ
れる。ここで、この接地配線２１３は接地用コンタクト
孔２１２を通して拡散層に接続されている。
れ、第１層間絶縁膜２１１上に接地配線２１３が形成さ
れる。ここで、この接地配線２１３は接地用コンタクト
孔２１２を通して拡散層に接続されている。
【０００９】図８（ｂ）および図９に示すように、接地
配線２１３上に第２層間絶縁膜２１４を介してＴＦＴ部
が構成される。この負荷用トランジスタとなるＴＦＴで
は、ＴＦＴソース領域２１５、ＴＦＴドレイン領域２１
６、ＴＦＴチャネル領域２１７および不純物低濃度領域
２１６’が形成されている。そして、ＴＦＴチャネル領
域２１７上にＴＦＴゲート絶縁膜２１８が形成され、そ
の上部にＴＦＴゲート電極２１９および２１９ａが形成
されている。ここで、このＴＦＴゲート電極２１９ａ
は、不純物低濃度領域２１６’に接続されている。この
ＴＦＴゲート電極２１９ａの一部は接続コンタクト孔２
２０の底部においてシリコン膜２０６、タングステンシ
リサイド膜２０５、多結晶シリコン膜２０４およびＮ+
拡散層２１０に接続されている。
配線２１３上に第２層間絶縁膜２１４を介してＴＦＴ部
が構成される。この負荷用トランジスタとなるＴＦＴで
は、ＴＦＴソース領域２１５、ＴＦＴドレイン領域２１
６、ＴＦＴチャネル領域２１７および不純物低濃度領域
２１６’が形成されている。そして、ＴＦＴチャネル領
域２１７上にＴＦＴゲート絶縁膜２１８が形成され、そ
の上部にＴＦＴゲート電極２１９および２１９ａが形成
されている。ここで、このＴＦＴゲート電極２１９ａ
は、不純物低濃度領域２１６’に接続されている。この
ＴＦＴゲート電極２１９ａの一部は接続コンタクト孔２
２０の底部においてシリコン膜２０６、タングステンシ
リサイド膜２０５、多結晶シリコン膜２０４およびＮ+
拡散層２１０に接続されている。
【００１０】そして、図８（ｂ）および図９に示すよう
にＴＦＴの上に第３層間絶縁膜２２１を介してアルミ金
属からなるビット線２２４が形成されて、ＴＦＴ負荷Ｓ
ＲＡＭセルが形成される。ここで、ビット線２２４は、
ビット線コンタクト孔２２２においてタングステンで形
成されたビット線コンタクトプラグ２２３によりＮ+拡
散層２０８に接続される。
にＴＦＴの上に第３層間絶縁膜２２１を介してアルミ金
属からなるビット線２２４が形成されて、ＴＦＴ負荷Ｓ
ＲＡＭセルが形成される。ここで、ビット線２２４は、
ビット線コンタクト孔２２２においてタングステンで形
成されたビット線コンタクトプラグ２２３によりＮ+拡
散層２０８に接続される。
【００１１】図１０と図１１は、図８および図９で説明
したＳＲＡＭセルの製造工程順の断面図である。図１０
（ａ）に示すように、導電型がＰ型のシリコン基板２０
１の表面に、フィールド酸化膜２０２が形成される。そ
して、シリコン基板２０１表面の素子活性領域に、ゲー
ト酸化膜２０３を介して多結晶シリコン膜２０４、タン
グステンシリサイド膜２０５、シリコン膜２０６の３層
膜から成る駆動用トランジスタのゲート電極が形成され
る。同様に、転送用トランジスタのゲート電極すなわち
ワード線は、多結晶シリコン膜２０４ａおよび２０４
ｂ、タングステンシリサイド膜２０５ａおよび２０５
ｂ、シリコン膜２０６ａおよび２０６ｂで形成される。
したＳＲＡＭセルの製造工程順の断面図である。図１０
（ａ）に示すように、導電型がＰ型のシリコン基板２０
１の表面に、フィールド酸化膜２０２が形成される。そ
して、シリコン基板２０１表面の素子活性領域に、ゲー
ト酸化膜２０３を介して多結晶シリコン膜２０４、タン
グステンシリサイド膜２０５、シリコン膜２０６の３層
膜から成る駆動用トランジスタのゲート電極が形成され
る。同様に、転送用トランジスタのゲート電極すなわち
ワード線は、多結晶シリコン膜２０４ａおよび２０４
ｂ、タングステンシリサイド膜２０５ａおよび２０５
ｂ、シリコン膜２０６ａおよび２０６ｂで形成される。
【００１２】次に、公知のイオン注入により、低濃度不
純物を有するＮ- 拡散層２０８’，２０９’が形成され
る。その後、ゲート電極の側面にシリコン酸化膜による
サイドウォール絶縁膜２０７が設けられる。そして、ゲ
ート電極およびサイドウォール絶縁膜２０７をマスクと
したイオン注入により、高濃度不純物を有するＮ+ 拡散
層２０８，２０９が形成される。このＮ+ 拡散層２０
８，２０９はサイドウォール絶縁膜２０７直下に形成さ
れたＮ- 拡散層２０８’および２０９’にそれぞれに接
続して形成される。
純物を有するＮ- 拡散層２０８’，２０９’が形成され
る。その後、ゲート電極の側面にシリコン酸化膜による
サイドウォール絶縁膜２０７が設けられる。そして、ゲ
ート電極およびサイドウォール絶縁膜２０７をマスクと
したイオン注入により、高濃度不純物を有するＮ+ 拡散
層２０８，２０９が形成される。このＮ+ 拡散層２０
８，２０９はサイドウォール絶縁膜２０７直下に形成さ
れたＮ- 拡散層２０８’および２０９’にそれぞれに接
続して形成される。
【００１３】次に、図１０（ｂ）に示すように、第１層
間絶縁膜２１１が化学気相成長（ＣＶＤ）法によるシリ
コン酸化膜で形成される。そして、第１層間絶縁膜２１
１上に接地配線２１３が形成され、さらに接地配線２１
３上に第２層間絶縁膜２１４を介してＴＦＴ用シリコン
膜２２５が形成される。
間絶縁膜２１１が化学気相成長（ＣＶＤ）法によるシリ
コン酸化膜で形成される。そして、第１層間絶縁膜２１
１上に接地配線２１３が形成され、さらに接地配線２１
３上に第２層間絶縁膜２１４を介してＴＦＴ用シリコン
膜２２５が形成される。
【００１４】次に、図１１（ａ）に示すようにＴＦＴ用
シリコン膜２２５の上に厚さ２０ｎｍ程度のＴＦＴゲー
ト絶縁膜２１８が形成された後、レジストマスク２２６
がエッチングマスクにされ、接続コンタクト孔２２０が
形成される。そして、シリコン膜１０６、Ｎ+ 拡散層２
０９及びＮ- 拡散層２０９’が露出される。
シリコン膜２２５の上に厚さ２０ｎｍ程度のＴＦＴゲー
ト絶縁膜２１８が形成された後、レジストマスク２２６
がエッチングマスクにされ、接続コンタクト孔２２０が
形成される。そして、シリコン膜１０６、Ｎ+ 拡散層２
０９及びＮ- 拡散層２０９’が露出される。
【００１５】次に、図１１（ｂ）に示すようにＴＦＴゲ
ート電極２１９，２１９ａが形成される。ここで、ＴＦ
Ｔゲート電極２１９ａの一部は接続コンタクト孔２２０
の底部においてシリコン膜２０６、タングステンシリサ
イド膜２０５、多結晶シリコン膜２０４およびＮ+ 拡散
層２１０に接続される。
ート電極２１９，２１９ａが形成される。ここで、ＴＦ
Ｔゲート電極２１９ａの一部は接続コンタクト孔２２０
の底部においてシリコン膜２０６、タングステンシリサ
イド膜２０５、多結晶シリコン膜２０４およびＮ+ 拡散
層２１０に接続される。
【００１６】続いて、ＴＦＴゲート電極２１９，２１９
ａをマスクにしたボロンのイオン注入によりＴＦＴシリ
コン膜に不純物導入が行われ、ＴＦＴソース領域２１５
および２１５ａ、ＴＦＴドレイン領域２１６が形成され
る。しかし、このイオン注入では、ＴＦＴゲート電極２
１９ａ直下のＴＦＴ用シリコン膜にはＴＦＴゲート電極
２１９ａがマスクとなってボロンイオンが導入されな
い。
ａをマスクにしたボロンのイオン注入によりＴＦＴシリ
コン膜に不純物導入が行われ、ＴＦＴソース領域２１５
および２１５ａ、ＴＦＴドレイン領域２１６が形成され
る。しかし、このイオン注入では、ＴＦＴゲート電極２
１９ａ直下のＴＦＴ用シリコン膜にはＴＦＴゲート電極
２１９ａがマスクとなってボロンイオンが導入されな
い。
【００１７】最後に、図９に示すようにＴＦＴの上に第
３層間絶縁膜２２１を介してアルミ金属からなるビット
線２２４が形成されて、ＴＦＴ負荷ＳＲＡＭセルが形成
される。ここで、ビット線２２４は、ビット線コンタク
ト孔２２２においてタングステンで形成されたビット線
コンタクトプラグ２２３によりＮ+ 拡散層２０８に接続
される。
３層間絶縁膜２２１を介してアルミ金属からなるビット
線２２４が形成されて、ＴＦＴ負荷ＳＲＡＭセルが形成
される。ここで、ビット線２２４は、ビット線コンタク
ト孔２２２においてタングステンで形成されたビット線
コンタクトプラグ２２３によりＮ+ 拡散層２０８に接続
される。
【００１８】
【発明が解決しようとする課題】このような従来の技術
での第１の問題点は、ＴＦＴの電流能力（オン電流）が
低下することである。また、これによりＳＲＡＭセルの
安定性が低下するようになる。特に、データ書込み直後
は、高いレベル側のセルのノード電位は充分でなくセル
のデータは安定状態にない。しかし、電源配線Ｖｃｃか
らＴＦＴを経て流れ込む電流により高いレベル側のノー
ドが充電され安定状態となる。このときＴＦＴの電流能
力が低いとセルのデータが安定するのに時間がかかるた
め、データ書込み直後の読出し時に正常なデータ読出し
ができにくかったり、外部からのノイズ、特に放射線の
影響によるデータ破壊（ソフトエラー）が起きやすくな
ったりする。
での第１の問題点は、ＴＦＴの電流能力（オン電流）が
低下することである。また、これによりＳＲＡＭセルの
安定性が低下するようになる。特に、データ書込み直後
は、高いレベル側のセルのノード電位は充分でなくセル
のデータは安定状態にない。しかし、電源配線Ｖｃｃか
らＴＦＴを経て流れ込む電流により高いレベル側のノー
ドが充電され安定状態となる。このときＴＦＴの電流能
力が低いとセルのデータが安定するのに時間がかかるた
め、データ書込み直後の読出し時に正常なデータ読出し
ができにくかったり、外部からのノイズ、特に放射線の
影響によるデータ破壊（ソフトエラー）が起きやすくな
ったりする。
【００１９】ＴＦＴの電流能力が低下する理由は、ＴＦ
Ｔと半導体基板上のＭＯＳＦＥＴとを接続する接続コン
タクト孔の近傍において、ＴＦＴのドレインとなるシリ
コン膜の一部に不純物の導入されない或いは不純物濃度
の低い高抵抗領域（図８（ｂ）及び図９に記した不純物
低濃度領域２１６’）が形成されるからである。
Ｔと半導体基板上のＭＯＳＦＥＴとを接続する接続コン
タクト孔の近傍において、ＴＦＴのドレインとなるシリ
コン膜の一部に不純物の導入されない或いは不純物濃度
の低い高抵抗領域（図８（ｂ）及び図９に記した不純物
低濃度領域２１６’）が形成されるからである。
【００２０】ＴＦＴのソース・ドレイン領域への不純物
導入後、アニール処理による不純物熱拡散によって上記
の高抵抗領域を低抵抗化することが考えられる。しか
し、半導体記憶装置の高集積化、半導体素子の微細化に
伴い、ＭＯＳＦＥＴの短チャネル化抑制のためにアニー
ル処理は低温化され不純物の熱拡散は抑えられる傾向に
ある。従って、トップゲート型ＴＦＴにおける前述の高
抵抗領域の問題は今後顕著になってくる。
導入後、アニール処理による不純物熱拡散によって上記
の高抵抗領域を低抵抗化することが考えられる。しか
し、半導体記憶装置の高集積化、半導体素子の微細化に
伴い、ＭＯＳＦＥＴの短チャネル化抑制のためにアニー
ル処理は低温化され不純物の熱拡散は抑えられる傾向に
ある。従って、トップゲート型ＴＦＴにおける前述の高
抵抗領域の問題は今後顕著になってくる。
【００２１】本発明の目的は、上記の問題点を解決し、
トップゲート型ＴＦＴを有するＳＲＡＭの実用化を容易
にすることにある。
トップゲート型ＴＦＴを有するＳＲＡＭの実用化を容易
にすることにある。
【００２２】
【００２３】
【課題を解決するための手段】 このために 、本発明の半
導体記憶装置の製造方法は、半導体基板上に１組の転送
用トランジスタと１組の駆動用トランジスタとを形成し
た後、前記トランジスタを被覆する層間絶縁膜を形成す
る工程と、前記層間絶縁膜上にシリコン膜を堆積する工
程と、前記シリコン膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に開口部を有するマスク絶縁膜
を形成する工程と、前記マスク絶縁膜をマスクにし前記
開口部を通して前記シリコン膜に高濃度不純物を導入す
る工程と、前記開口部の側壁にサイドウォールマスクを
形成する工程と、前記マスク絶縁膜及びサイドウォール
マスクをエッチングマスクにして前記シリコン膜及び前
記層間絶縁膜に前記駆動用トランジスタのゲート電極及
びソース・ドレイン領域に達する接続コンタクト孔を形
成する工程と、前記マスク絶縁膜及びサイドウォールマ
スクを除去する工程と、前記高濃度不純物の導入された
領域の内側に位置し前記接続コンタクト孔を覆うパター
ン形状に導電体膜を形成する工程と、前記導電体膜をマ
スクとして前記シリコン膜に不純物を導入する工程とを
含む。
導体記憶装置の製造方法は、半導体基板上に１組の転送
用トランジスタと１組の駆動用トランジスタとを形成し
た後、前記トランジスタを被覆する層間絶縁膜を形成す
る工程と、前記層間絶縁膜上にシリコン膜を堆積する工
程と、前記シリコン膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に開口部を有するマスク絶縁膜
を形成する工程と、前記マスク絶縁膜をマスクにし前記
開口部を通して前記シリコン膜に高濃度不純物を導入す
る工程と、前記開口部の側壁にサイドウォールマスクを
形成する工程と、前記マスク絶縁膜及びサイドウォール
マスクをエッチングマスクにして前記シリコン膜及び前
記層間絶縁膜に前記駆動用トランジスタのゲート電極及
びソース・ドレイン領域に達する接続コンタクト孔を形
成する工程と、前記マスク絶縁膜及びサイドウォールマ
スクを除去する工程と、前記高濃度不純物の導入された
領域の内側に位置し前記接続コンタクト孔を覆うパター
ン形状に導電体膜を形成する工程と、前記導電体膜をマ
スクとして前記シリコン膜に不純物を導入する工程とを
含む。
【００２４】
【発明の実施の形態】次に、本発明の半導体記憶装置の
第１の実施の形態について図１乃至図３と図７を参照し
て説明する。図１には本発明の一実施例を説明するため
の半導体記憶装置であるＴＦＴ負荷ＳＲＡＭセルの断面
図が示されている。このＳＲＡＭセルの回路構成は従来
の技術で述べたものと同様である。
第１の実施の形態について図１乃至図３と図７を参照し
て説明する。図１には本発明の一実施例を説明するため
の半導体記憶装置であるＴＦＴ負荷ＳＲＡＭセルの断面
図が示されている。このＳＲＡＭセルの回路構成は従来
の技術で述べたものと同様である。
【００２５】図１において、接地配線１１３より下層の
構造は図８および図９で説明した従来の技術と同様であ
る。すなわち、シリコン基板１０１の表面に、フィール
ド酸化膜１０２が形成され、シリコン基板１０１表面の
素子活性領域に、ゲート酸化膜１０３、多結晶シリコン
膜１０４、タングステンシリサイド膜１０５、シリコン
膜１０６の３層膜から成る駆動用トランジスタのゲート
電極が設けられている。同様に、転送用トランジスタの
ゲート電極すなわちワード線は、多結晶シリコン膜１０
４ａ、タングステンシリサイド膜１０５ａ、シリコン膜
１０６ａとで形成されている。
構造は図８および図９で説明した従来の技術と同様であ
る。すなわち、シリコン基板１０１の表面に、フィール
ド酸化膜１０２が形成され、シリコン基板１０１表面の
素子活性領域に、ゲート酸化膜１０３、多結晶シリコン
膜１０４、タングステンシリサイド膜１０５、シリコン
膜１０６の３層膜から成る駆動用トランジスタのゲート
電極が設けられている。同様に、転送用トランジスタの
ゲート電極すなわちワード線は、多結晶シリコン膜１０
４ａ、タングステンシリサイド膜１０５ａ、シリコン膜
１０６ａとで形成されている。
【００２６】そして、Ｎ- 拡散層１０８’，１０９’が
形成され、ゲート電極の側面にサイドウォール絶縁膜１
０７が設けられている。さらに、Ｎ+ 拡散層１０８，１
０９が形成されて、Ｎ- 拡散層１０８’および１０９’
にそれぞれに接続して形成されている。
形成され、ゲート電極の側面にサイドウォール絶縁膜１
０７が設けられている。さらに、Ｎ+ 拡散層１０８，１
０９が形成されて、Ｎ- 拡散層１０８’および１０９’
にそれぞれに接続して形成されている。
【００２７】そして、第１層間絶縁膜１１１が形成さ
れ、第１層間絶縁膜１１１上に接地配線１１３が形成さ
れ、さらに接地配線１１３上に第２層間絶縁膜１１４を
介してＴＦＴ部が構成される。
れ、第１層間絶縁膜１１１上に接地配線１１３が形成さ
れ、さらに接地配線１１３上に第２層間絶縁膜１１４を
介してＴＦＴ部が構成される。
【００２８】この負荷用トランジスタとなるＴＦＴで
は、ＴＦＴソース領域１１５、ＴＦＴドレイン領域１１
６、ＴＦＴチャネル領域１１７がＴＦＴ用シリコン膜に
形成されている。そして、ＴＦＴチャネル領域１１７上
にＴＦＴゲート絶縁膜１１８が形成され、その上部にＴ
ＦＴゲート電極１１９および１１９ａが形成されてい
る。ここで、このＴＦＴゲート電極１１９ａは、ＴＦＴ
ドレイン領域１１６に側部で接続され、１組の負荷用ト
ランジスタを構成する他方のＴＦＴのゲート電極となる
と共に、そのＴＦＴゲート電極１１９ａの一部は接続コ
ンタクト孔１２０の底部においてシリコン膜１０６、タ
ングステンシリサイド膜１０５、多結晶シリコン膜１０
４およびＮ+ 拡散層１１０に接続されている。
は、ＴＦＴソース領域１１５、ＴＦＴドレイン領域１１
６、ＴＦＴチャネル領域１１７がＴＦＴ用シリコン膜に
形成されている。そして、ＴＦＴチャネル領域１１７上
にＴＦＴゲート絶縁膜１１８が形成され、その上部にＴ
ＦＴゲート電極１１９および１１９ａが形成されてい
る。ここで、このＴＦＴゲート電極１１９ａは、ＴＦＴ
ドレイン領域１１６に側部で接続され、１組の負荷用ト
ランジスタを構成する他方のＴＦＴのゲート電極となる
と共に、そのＴＦＴゲート電極１１９ａの一部は接続コ
ンタクト孔１２０の底部においてシリコン膜１０６、タ
ングステンシリサイド膜１０５、多結晶シリコン膜１０
４およびＮ+ 拡散層１１０に接続されている。
【００２９】そして、図１に示すようにＴＦＴ部の上に
第３層間絶縁膜１２１を介してアルミ金属からなるビッ
ト線１２４が形成されて、ＴＦＴ負荷ＳＲＡＭセルが形
成される。ここで、ビット線１２４は、ビット線コンタ
クト孔１２２においてタングステンで形成されたビット
線コンタクトプラグ１２３によりＮ+ 拡散層１０８に接
続される。
第３層間絶縁膜１２１を介してアルミ金属からなるビッ
ト線１２４が形成されて、ＴＦＴ負荷ＳＲＡＭセルが形
成される。ここで、ビット線１２４は、ビット線コンタ
クト孔１２２においてタングステンで形成されたビット
線コンタクトプラグ１２３によりＮ+ 拡散層１０８に接
続される。
【００３０】次に、図２と図３を参照して本発明の製造
方法の実施例について説明する。図２と図３には本発明
の実施例である図１のＴＦＴ負荷ＳＲＡＭセルの各製造
工程の断面図が示されている。
方法の実施例について説明する。図２と図３には本発明
の実施例である図１のＴＦＴ負荷ＳＲＡＭセルの各製造
工程の断面図が示されている。
【００３１】図２（ａ）に示すように、不純物濃度が１
０16〜１０17ｃｍ-3のＰ型シリコン基板１０１の表面
に、選択酸化により厚さ２００〜５００ｎｍのフィール
ド酸化膜１０２が形成される。そして、シリコン基板１
０１表面の素子活性領域に、厚さ１０ｎｍのゲート酸化
膜１０３を介して、厚さ５０〜２００ｎｍのＮ型にドー
プされた多結晶シリコン膜１０４、厚さ１０〜２００ｎ
ｍのタングステンシリサイド膜１０５、厚さ５０〜１０
０ｎｍのシリコン膜１０６の３層膜から成る駆動用トラ
ンジスタのゲート電極が設けられる。同様に、転送用ト
ランジスタのゲート電極すなわちワード線は、多結晶シ
リコン膜１０４ａ、タングステンシリサイド膜１０５
ａ、シリコン膜１０６ａで形成される。ここで、タング
ステンシリサイド膜１０５，１０５ａ上のシリコン膜１
０６，１０６ａは、後工程のサイドウォール絶縁膜１０
７を形成するためのエッチバックやコンタクト孔を形成
するためのドライエッチングのダメージからタングステ
ンシリサイド膜１０５，１０５ａを保護するために設け
られる。
０16〜１０17ｃｍ-3のＰ型シリコン基板１０１の表面
に、選択酸化により厚さ２００〜５００ｎｍのフィール
ド酸化膜１０２が形成される。そして、シリコン基板１
０１表面の素子活性領域に、厚さ１０ｎｍのゲート酸化
膜１０３を介して、厚さ５０〜２００ｎｍのＮ型にドー
プされた多結晶シリコン膜１０４、厚さ１０〜２００ｎ
ｍのタングステンシリサイド膜１０５、厚さ５０〜１０
０ｎｍのシリコン膜１０６の３層膜から成る駆動用トラ
ンジスタのゲート電極が設けられる。同様に、転送用ト
ランジスタのゲート電極すなわちワード線は、多結晶シ
リコン膜１０４ａ、タングステンシリサイド膜１０５
ａ、シリコン膜１０６ａで形成される。ここで、タング
ステンシリサイド膜１０５，１０５ａ上のシリコン膜１
０６，１０６ａは、後工程のサイドウォール絶縁膜１０
７を形成するためのエッチバックやコンタクト孔を形成
するためのドライエッチングのダメージからタングステ
ンシリサイド膜１０５，１０５ａを保護するために設け
られる。
【００３２】次に、タングステンシリサイド膜１０５，
１０５ａをマスクとしたイオン注入により、不純物濃度
が１０17〜１０18ｃｍ-3程度のＮ- 拡散層１０８’，１
０９’が形成される。その後、ゲート電極の側面にシリ
コン酸化膜によるサイドウォール絶縁膜１０７が設けら
れる。そして、ゲート電極およびサイドウォール絶縁膜
１０７をマスクとしたイオン注入により、不純物濃度が
１０20〜１０21ｃｍ-3 程度のＮ+ 拡散層１０８，１０９
が形成される。このＮ+ 拡散層１０８，１０９はサイド
ウォール絶縁膜１０８直下に形成されたＮ- 拡散層１０
８’および１０９’にそれぞれ接続して形成される。
１０５ａをマスクとしたイオン注入により、不純物濃度
が１０17〜１０18ｃｍ-3程度のＮ- 拡散層１０８’，１
０９’が形成される。その後、ゲート電極の側面にシリ
コン酸化膜によるサイドウォール絶縁膜１０７が設けら
れる。そして、ゲート電極およびサイドウォール絶縁膜
１０７をマスクとしたイオン注入により、不純物濃度が
１０20〜１０21ｃｍ-3 程度のＮ+ 拡散層１０８，１０９
が形成される。このＮ+ 拡散層１０８，１０９はサイド
ウォール絶縁膜１０８直下に形成されたＮ- 拡散層１０
８’および１０９’にそれぞれ接続して形成される。
【００３３】次に、第１層間絶縁膜１１１がＣＶＤ法に
よるシリコン酸化膜で形成される。そして、第１層間絶
縁膜１１１を介して厚さ１５０〜３００ｎｍのタングス
テンシリサイド膜からなる接地配線１１３が形成され、
さらに接地配線１１３上に第２層間絶縁膜１１４を介し
てＴＦＴ用シリコン膜１２５が形成される。このＴＦＴ
用シリコン膜１２５は、ＣＶＤ法で堆積したアモルファ
スシリコン膜を５００〜６００℃でアニールし結晶粒径
を大きくした多結晶シリコン膜である。
よるシリコン酸化膜で形成される。そして、第１層間絶
縁膜１１１を介して厚さ１５０〜３００ｎｍのタングス
テンシリサイド膜からなる接地配線１１３が形成され、
さらに接地配線１１３上に第２層間絶縁膜１１４を介し
てＴＦＴ用シリコン膜１２５が形成される。このＴＦＴ
用シリコン膜１２５は、ＣＶＤ法で堆積したアモルファ
スシリコン膜を５００〜６００℃でアニールし結晶粒径
を大きくした多結晶シリコン膜である。
【００３４】次に、図２（ｂ）に示すようにＴＦＴ用シ
リコン膜１２５の上に厚さ１０〜２０ｎｍのＴＦＴゲー
ト絶縁膜１１８が形成された後、全面に膜厚が２００〜
３００ｎｍのマスク絶縁膜１２６が堆積される。ここ
で、このマスク絶縁膜１２６はＣＶＤ法で堆積されるシ
リコン窒化膜である。そして、レジストマスク１２７が
エッチングマスクにされ、異方性エッチングでマスク絶
縁膜１２６に開口１２８が設けられる。この開口１２８
は、図１で示したＴＦＴとシリコン基板上のＭＯＳＦＥ
Ｔとを接続する接続コンタクト孔１２０のパターンを一
定の寸法をもって内包するように形成される。例えば、
接続コンタクト孔１２０の内径が４００ｎｍのとき片方
２００ｎｍの余裕をとって８００ｎｍの内径をもつ開口
１２８が設けられる。
リコン膜１２５の上に厚さ１０〜２０ｎｍのＴＦＴゲー
ト絶縁膜１１８が形成された後、全面に膜厚が２００〜
３００ｎｍのマスク絶縁膜１２６が堆積される。ここ
で、このマスク絶縁膜１２６はＣＶＤ法で堆積されるシ
リコン窒化膜である。そして、レジストマスク１２７が
エッチングマスクにされ、異方性エッチングでマスク絶
縁膜１２６に開口１２８が設けられる。この開口１２８
は、図１で示したＴＦＴとシリコン基板上のＭＯＳＦＥ
Ｔとを接続する接続コンタクト孔１２０のパターンを一
定の寸法をもって内包するように形成される。例えば、
接続コンタクト孔１２０の内径が４００ｎｍのとき片方
２００ｎｍの余裕をとって８００ｎｍの内径をもつ開口
１２８が設けられる。
【００３５】次に、このマスク絶縁膜１２６とレジスト
マスク１２７をマスクにしてボロンイオン１３０がイオ
ン注入される。そして、ＴＦＴ用シリコン膜１２５のう
ち開口１２８直下の領域に高不純物濃度領域１２９が形
成される。ここで、ボロンイオンの注入条件としては、
例えば注入エネルギーは１０〜３０ｋｅＶであり、ドー
ズ量は１０14〜１０15ｃｍ-2である。
マスク１２７をマスクにしてボロンイオン１３０がイオ
ン注入される。そして、ＴＦＴ用シリコン膜１２５のう
ち開口１２８直下の領域に高不純物濃度領域１２９が形
成される。ここで、ボロンイオンの注入条件としては、
例えば注入エネルギーは１０〜３０ｋｅＶであり、ドー
ズ量は１０14〜１０15ｃｍ-2である。
【００３６】次に、図３（ａ）に示すようにレジストマ
スク１２７が除去された後、全面にシリコン窒化膜が堆
積され、さらに異方性のエッチバックが施される。この
ようにして、マスク絶縁膜１２６の開口１２８の内壁に
サイドウォールマスク１３１が形成される。
スク１２７が除去された後、全面にシリコン窒化膜が堆
積され、さらに異方性のエッチバックが施される。この
ようにして、マスク絶縁膜１２６の開口１２８の内壁に
サイドウォールマスク１３１が形成される。
【００３７】次に、マスク絶縁膜１２６、サイドウォー
ルマスク１３１がエッチングマスクにされ、高不純物濃
度領域１２９、第２層間絶縁膜１１４および第１層間絶
縁膜１１１が順次ドライエッチングされる。そして、シ
リコン膜１０６およびＮ+ 拡散層１０９の一部を露出す
る接続コンタクト孔１２０が開口される。ここで、サイ
ドウォールマスク１３１の幅すなわち全面に堆積される
シリコン窒化膜の膜厚により接続コンタクト孔１２０の
口径寸法は決定される。例えば、このシリコン窒化膜の
膜厚を２００ｎｍにすると、口径４００ｎｍの接続コン
タクト孔１２０が形成されるようになる。
ルマスク１３１がエッチングマスクにされ、高不純物濃
度領域１２９、第２層間絶縁膜１１４および第１層間絶
縁膜１１１が順次ドライエッチングされる。そして、シ
リコン膜１０６およびＮ+ 拡散層１０９の一部を露出す
る接続コンタクト孔１２０が開口される。ここで、サイ
ドウォールマスク１３１の幅すなわち全面に堆積される
シリコン窒化膜の膜厚により接続コンタクト孔１２０の
口径寸法は決定される。例えば、このシリコン窒化膜の
膜厚を２００ｎｍにすると、口径４００ｎｍの接続コン
タクト孔１２０が形成されるようになる。
【００３８】次に、図３（ｂ）に示すようにマスク絶縁
膜１２６およびサイドウォールマスク１３１が除去され
た後、Ｎ型にドープされた厚さ５０〜２００ｎｍの多結
晶シリコン膜からなるＴＦＴゲート電極１１９，１１９
ａが形成される。ここで、ＴＦＴゲート電極１１９ａの
一部は接続コンタクト孔１２０の底部においてシリコン
膜１０６、タングステンシリサイド膜１０５、多結晶シ
リコン膜１０４およびＮ+ 拡散層１１０に接続される。
膜１２６およびサイドウォールマスク１３１が除去され
た後、Ｎ型にドープされた厚さ５０〜２００ｎｍの多結
晶シリコン膜からなるＴＦＴゲート電極１１９，１１９
ａが形成される。ここで、ＴＦＴゲート電極１１９ａの
一部は接続コンタクト孔１２０の底部においてシリコン
膜１０６、タングステンシリサイド膜１０５、多結晶シ
リコン膜１０４およびＮ+ 拡散層１１０に接続される。
【００３９】このＴＦＴゲート電極１１９ａのパターン
は、接続コンタクト孔１２０に対して一定のマージンを
もってこれを覆うように形成される。ここでは、ＴＦＴ
ゲート電極１１９ａと接続コンタクト孔１２０の位置合
わせズレが考慮され、上記マージンが１００ｎｍに設定
されているものとする。これを前提に開口１２８とサイ
ドウォールマスク１３１の幅が設定されているので、Ｔ
ＦＴゲート電極１１９ａの一端は高不純物濃度領域１２
９を覆い隠さないように形成される。
は、接続コンタクト孔１２０に対して一定のマージンを
もってこれを覆うように形成される。ここでは、ＴＦＴ
ゲート電極１１９ａと接続コンタクト孔１２０の位置合
わせズレが考慮され、上記マージンが１００ｎｍに設定
されているものとする。これを前提に開口１２８とサイ
ドウォールマスク１３１の幅が設定されているので、Ｔ
ＦＴゲート電極１１９ａの一端は高不純物濃度領域１２
９を覆い隠さないように形成される。
【００４０】また、ＴＦＴゲート電極１１９ａと接する
シリコン基板面には、ＴＦＴゲート電極１１９ａからの
不純物拡散によりＮ+ 拡散層１１０が形成される。続い
て、ＴＦＴゲート電極１１９，１１９ａをマスクにした
ボロンのイオン注入によりＴＦＴシリコン膜に不純物導
入が行われ、ＴＦＴソース領域１１５および１１５ａ、
ＴＦＴドレイン領域１１６が形成される。ここで、イオ
ン注入の条件としては、注入エネルギーは１０〜３０ｋ
ｅＶであり、ドーズ量は１０14〜１０15ｃｍ-2である。
このイオン注入では、ＴＦＴゲート電極１１９ａ直下の
ＴＦＴ用シリコン膜にはＴＦＴゲート電極１１９ａがマ
スクとなってボロンイオンが導入されない。しかし、こ
のマスクとなる領域には前もって不純物が導入され高不
純物濃度領域１２９が形成されている。
シリコン基板面には、ＴＦＴゲート電極１１９ａからの
不純物拡散によりＮ+ 拡散層１１０が形成される。続い
て、ＴＦＴゲート電極１１９，１１９ａをマスクにした
ボロンのイオン注入によりＴＦＴシリコン膜に不純物導
入が行われ、ＴＦＴソース領域１１５および１１５ａ、
ＴＦＴドレイン領域１１６が形成される。ここで、イオ
ン注入の条件としては、注入エネルギーは１０〜３０ｋ
ｅＶであり、ドーズ量は１０14〜１０15ｃｍ-2である。
このイオン注入では、ＴＦＴゲート電極１１９ａ直下の
ＴＦＴ用シリコン膜にはＴＦＴゲート電極１１９ａがマ
スクとなってボロンイオンが導入されない。しかし、こ
のマスクとなる領域には前もって不純物が導入され高不
純物濃度領域１２９が形成されている。
【００４１】最後に、図１に示すようにＴＦＴの上に第
３層間絶縁膜１２１を介してアルミ金属からなるビット
線１２４が形成されて、ＴＦＴ負荷ＳＲＡＭセルが形成
される。ここで、ビット線１２４は、ビット線コンタク
ト孔１２２においてタングステンで形成されたビット線
コンタクトプラグ１２３によりＮ+ 拡散層１０８に接続
される。
３層間絶縁膜１２１を介してアルミ金属からなるビット
線１２４が形成されて、ＴＦＴ負荷ＳＲＡＭセルが形成
される。ここで、ビット線１２４は、ビット線コンタク
ト孔１２２においてタングステンで形成されたビット線
コンタクトプラグ１２３によりＮ+ 拡散層１０８に接続
される。
【００４２】以上に説明したように、本発明ではＴＦＴ
ゲート電極１１９ａで遮蔽される領域に予め不純物が導
入され高不純物濃度領域１２９が形成される。このた
め、ＴＦＴドレイン領域１１６とＴＦＴゲート電極１１
９ａとの間に高抵抗領域は形成されなくなる。
ゲート電極１１９ａで遮蔽される領域に予め不純物が導
入され高不純物濃度領域１２９が形成される。このた
め、ＴＦＴドレイン領域１１６とＴＦＴゲート電極１１
９ａとの間に高抵抗領域は形成されなくなる。
【００４３】次に、図４乃至図６を参照して本発明の第
２の実施の形態について説明する。図４に示すように、
本実施の形態ではＴＦＴのゲート電極が２層の多結晶シ
リコン膜から形成されている。そして、この２層のうち
上層の多結晶シリコン膜のみで、ＴＦＴとシリコン基板
上のＭＯＳＦＥＴとを接続する接続コンタクト孔の内側
が覆われる。
２の実施の形態について説明する。図４に示すように、
本実施の形態ではＴＦＴのゲート電極が２層の多結晶シ
リコン膜から形成されている。そして、この２層のうち
上層の多結晶シリコン膜のみで、ＴＦＴとシリコン基板
上のＭＯＳＦＥＴとを接続する接続コンタクト孔の内側
が覆われる。
【００４４】以下、シリコン基板上のＭＯＳＦＥＴ部は
第１の実施の形態と同様であるので、その説明は省略さ
れる。この第２の実施の形態では、ＴＦＴの構造は次の
ようである。すなわち、図４に示すように、ＴＦＴ用シ
リコン膜にＴＦＴソース領域１１５，１１５ａが形成さ
れ、ＴＦＴドレイン領域１１６が形成されている。そし
て、このＴＦＴソース領域１１５とＴＦＴドレイン領域
１１６間にＴＦＴチャネル領域１１７が形成されてい
る。このＴＦＴチャネル領域１１７上にＴＦＴゲート絶
縁膜１１８が形成され、このＴＦＴゲート絶縁膜１１８
に被着する保護用ゲート電極１３２が形成されている。
そして、この保護用ゲート電極１３２に被着するＴＦＴ
ゲート電極１１９が形成されている。
第１の実施の形態と同様であるので、その説明は省略さ
れる。この第２の実施の形態では、ＴＦＴの構造は次の
ようである。すなわち、図４に示すように、ＴＦＴ用シ
リコン膜にＴＦＴソース領域１１５，１１５ａが形成さ
れ、ＴＦＴドレイン領域１１６が形成されている。そし
て、このＴＦＴソース領域１１５とＴＦＴドレイン領域
１１６間にＴＦＴチャネル領域１１７が形成されてい
る。このＴＦＴチャネル領域１１７上にＴＦＴゲート絶
縁膜１１８が形成され、このＴＦＴゲート絶縁膜１１８
に被着する保護用ゲート電極１３２が形成されている。
そして、この保護用ゲート電極１３２に被着するＴＦＴ
ゲート電極１１９が形成されている。
【００４５】また、接続コンタクト孔の領域では、ＴＦ
Ｔドレイン領域１１６の一部を覆って保護用ゲート電極
１３２ａが形成され、その上部にＴＦＴゲート電極１１
９ａが形成される。そして、接続コンタクト孔の内壁は
ＴＦＴゲート電極１１９ａで覆われている。
Ｔドレイン領域１１６の一部を覆って保護用ゲート電極
１３２ａが形成され、その上部にＴＦＴゲート電極１１
９ａが形成される。そして、接続コンタクト孔の内壁は
ＴＦＴゲート電極１１９ａで覆われている。
【００４６】次に、本発明の第２の実施の形態のＳＲＡ
Ｍセルの製造方法を図５および図６に基いて説明する。
図５（ａ）に示すように、Ｐ型のシリコン基板１０１の
表面に、選択酸化により厚さ２００ｎｍのフィールド酸
化膜１０２が形成される。そして、シリコン基板１０１
表面の素子活性領域に、厚さ８ｎｍのゲート酸化膜１０
３を介して、厚さ５０ｎｍのＮ型にドープされた多結晶
シリコン膜１０４、厚さ１００ｎｍのタングステンシリ
サイド膜１０５、厚さ３０ｎｍのシリコン膜１０６の３
層膜から成る駆動用トランジスタのゲート電極が設けら
れる。同様に、転送用トランジスタのゲート電極すなわ
ちワード線は、多結晶シリコン膜１０４ａ、タングステ
ンシリサイド膜１０５ａ、シリコン膜１０６ａで形成さ
れる。
Ｍセルの製造方法を図５および図６に基いて説明する。
図５（ａ）に示すように、Ｐ型のシリコン基板１０１の
表面に、選択酸化により厚さ２００ｎｍのフィールド酸
化膜１０２が形成される。そして、シリコン基板１０１
表面の素子活性領域に、厚さ８ｎｍのゲート酸化膜１０
３を介して、厚さ５０ｎｍのＮ型にドープされた多結晶
シリコン膜１０４、厚さ１００ｎｍのタングステンシリ
サイド膜１０５、厚さ３０ｎｍのシリコン膜１０６の３
層膜から成る駆動用トランジスタのゲート電極が設けら
れる。同様に、転送用トランジスタのゲート電極すなわ
ちワード線は、多結晶シリコン膜１０４ａ、タングステ
ンシリサイド膜１０５ａ、シリコン膜１０６ａで形成さ
れる。
【００４７】次に、タングステンシリサイド膜１０５，
１０５ａをマスクとしたイオン注入により、不純物濃度
が１０17〜１０18ｃｍ-3程度のＮ- 拡散層１０８’，１
０９’が形成される。その後、ゲート電極の側面にシリ
コン酸化膜によるサイドウォール絶縁膜１０７が設けら
れる。そして、不純物濃度が１０20〜１０21ｃｍ-3程度
のＮ+ 拡散層１０８，１０９が形成される。このＮ+ 拡
散層１０８，１０９はサイドウォール絶縁膜１０８直下
に形成されたＮ- 拡散層１０８’および１０９’にそれ
ぞれ接続して形成される。
１０５ａをマスクとしたイオン注入により、不純物濃度
が１０17〜１０18ｃｍ-3程度のＮ- 拡散層１０８’，１
０９’が形成される。その後、ゲート電極の側面にシリ
コン酸化膜によるサイドウォール絶縁膜１０７が設けら
れる。そして、不純物濃度が１０20〜１０21ｃｍ-3程度
のＮ+ 拡散層１０８，１０９が形成される。このＮ+ 拡
散層１０８，１０９はサイドウォール絶縁膜１０８直下
に形成されたＮ- 拡散層１０８’および１０９’にそれ
ぞれ接続して形成される。
【００４８】次に、第１層間絶縁膜１１１がＣＶＤ法に
よるシリコン酸化膜で形成される。そして、第１層間絶
縁膜１１１上に厚さ１５０〜３００ｎｍのタングステン
シリサイド膜からなる接地配線１１３が形成され、さら
に接地配線１１３上に第２層間絶縁膜１１４が形成され
る。そして、ＴＦＴ用シリコン膜１２５の上に厚さ１５
ｎｍのＴＦＴゲート絶縁膜１１８が形成され、このＴＦ
Ｔゲート絶縁膜１１８に被着する保護用シリコン膜１３
３が形成される。ここで、この保護用シリコン膜１３３
はリン不純物を含む膜厚２０ｎｍの多結晶シリコン膜で
ある。
よるシリコン酸化膜で形成される。そして、第１層間絶
縁膜１１１上に厚さ１５０〜３００ｎｍのタングステン
シリサイド膜からなる接地配線１１３が形成され、さら
に接地配線１１３上に第２層間絶縁膜１１４が形成され
る。そして、ＴＦＴ用シリコン膜１２５の上に厚さ１５
ｎｍのＴＦＴゲート絶縁膜１１８が形成され、このＴＦ
Ｔゲート絶縁膜１１８に被着する保護用シリコン膜１３
３が形成される。ここで、この保護用シリコン膜１３３
はリン不純物を含む膜厚２０ｎｍの多結晶シリコン膜で
ある。
【００４９】次に、膜厚が２００〜３００ｎｍのマスク
絶縁膜１２６が堆積され、レジストマスク１２７がエッ
チングマスクにされ、異方性エッチングでマスク絶縁膜
１２６に開口１２８が設けられる。そして、図５（ｂ）
に示すように、このマスク絶縁膜１２６とレジストマス
ク１２７をマスクにしてボロンのイオン注入がなされ、
高不純物濃度領域１２９が形成される。ここで、ボロン
イオンの注入条件としては、例えば注入エネルギーは５
０ｋｅＶであり、ドーズ量は１０14〜１０15ｃｍ-2であ
る。
絶縁膜１２６が堆積され、レジストマスク１２７がエッ
チングマスクにされ、異方性エッチングでマスク絶縁膜
１２６に開口１２８が設けられる。そして、図５（ｂ）
に示すように、このマスク絶縁膜１２６とレジストマス
ク１２７をマスクにしてボロンのイオン注入がなされ、
高不純物濃度領域１２９が形成される。ここで、ボロン
イオンの注入条件としては、例えば注入エネルギーは５
０ｋｅＶであり、ドーズ量は１０14〜１０15ｃｍ-2であ
る。
【００５０】次に、レジストマスク１２７が除去された
後、図６（ａ）に示すようにマスク絶縁膜１２６の側壁
にサイドウォールマスク１３１が形成される。そして、
マスク絶縁膜１２６、サイドウォールマスク１３１がエ
ッチングマスクにされ、保護用シリコン膜１３３、高不
純物濃度領域１２９、第２層間絶縁膜１１４および第１
層間絶縁膜１１１等が順次ドライエッチングされる。そ
して、シリコン膜１０６およびＮ+ 拡散層１０９の一部
を露出する接続コンタクト孔１２０が開口される。
後、図６（ａ）に示すようにマスク絶縁膜１２６の側壁
にサイドウォールマスク１３１が形成される。そして、
マスク絶縁膜１２６、サイドウォールマスク１３１がエ
ッチングマスクにされ、保護用シリコン膜１３３、高不
純物濃度領域１２９、第２層間絶縁膜１１４および第１
層間絶縁膜１１１等が順次ドライエッチングされる。そ
して、シリコン膜１０６およびＮ+ 拡散層１０９の一部
を露出する接続コンタクト孔１２０が開口される。
【００５１】次に、図６（ｂ）に示すようにマスク絶縁
膜１２６およびサイドウォールマスク１３１が除去され
た後、Ｎ型にドープされた厚さ１５０ｎｍの多結晶シリ
コン膜からなるＴＦＴゲート電極１１９，１１９ａが形
成される。また、保護用シリコン膜１３３もパターニン
グされ保護用ゲート電極１３２および１３２ａが形成さ
れる。次に、ＴＦＴゲート電極１１９，１１９ａおよび
保護用ゲート電極１３２，１３２ａをマスクにしたボロ
ンのイオン注入によりＴＦＴシリコン膜に不純物導入が
行われ、ＴＦＴソース領域１１５および１１５ａ、ＴＦ
Ｔドレイン領域１１６が形成される。ここで、イオン注
入の条件としては、注入エネルギーは１０〜３０ｋｅＶ
であり、ドーズ量は１０14〜１０15ｃｍ-2である。この
イオン注入では、ＴＦＴゲート電極１１９ａおよび保護
用ゲート電極１３２ａ直下のＴＦＴ用シリコン膜にはＴ
ＦＴゲート電極１１９ａおよび保護用ゲート電極１３２
ａがマスクとなってボロンイオンが導入されない。しか
し、このマスクとなる領域には前もって不純物が導入さ
れ高不純物濃度領域１２９が形成されている。後の工程
は第１の実施の形態と全く同様になる。
膜１２６およびサイドウォールマスク１３１が除去され
た後、Ｎ型にドープされた厚さ１５０ｎｍの多結晶シリ
コン膜からなるＴＦＴゲート電極１１９，１１９ａが形
成される。また、保護用シリコン膜１３３もパターニン
グされ保護用ゲート電極１３２および１３２ａが形成さ
れる。次に、ＴＦＴゲート電極１１９，１１９ａおよび
保護用ゲート電極１３２，１３２ａをマスクにしたボロ
ンのイオン注入によりＴＦＴシリコン膜に不純物導入が
行われ、ＴＦＴソース領域１１５および１１５ａ、ＴＦ
Ｔドレイン領域１１６が形成される。ここで、イオン注
入の条件としては、注入エネルギーは１０〜３０ｋｅＶ
であり、ドーズ量は１０14〜１０15ｃｍ-2である。この
イオン注入では、ＴＦＴゲート電極１１９ａおよび保護
用ゲート電極１３２ａ直下のＴＦＴ用シリコン膜にはＴ
ＦＴゲート電極１１９ａおよび保護用ゲート電極１３２
ａがマスクとなってボロンイオンが導入されない。しか
し、このマスクとなる領域には前もって不純物が導入さ
れ高不純物濃度領域１２９が形成されている。後の工程
は第１の実施の形態と全く同様になる。
【００５２】この実施の形態においては、マスク絶縁膜
１２６がＴＦＴゲート絶縁膜１１８上に直に形成される
ことがないので、マスク絶縁膜１２６およびサイドウォ
ールマスク１３１を除去する時にＴＦＴゲート絶縁膜１
１８にダメージを与えることがなく、より安定したＴＦ
Ｔの特性を得ることができるようになる。
１２６がＴＦＴゲート絶縁膜１１８上に直に形成される
ことがないので、マスク絶縁膜１２６およびサイドウォ
ールマスク１３１を除去する時にＴＦＴゲート絶縁膜１
１８にダメージを与えることがなく、より安定したＴＦ
Ｔの特性を得ることができるようになる。
【００５３】前述した本発明の２つの実施の形態におい
て、図２（ｂ）のイオン注入１３０でボロンの代わりに
リンまたはヒ素イオンを使い、高不純物濃度領域１２９
にＮ型の不純物を導入することも可能である。また、Ｐ
型のシリコン基板の代りにＮ型のシリコン基板表面に形
成されたＰウェル層が用いられてもよい。
て、図２（ｂ）のイオン注入１３０でボロンの代わりに
リンまたはヒ素イオンを使い、高不純物濃度領域１２９
にＮ型の不純物を導入することも可能である。また、Ｐ
型のシリコン基板の代りにＮ型のシリコン基板表面に形
成されたＰウェル層が用いられてもよい。
【００５４】
【発明の効果】本発明の半導体記憶装置の製造方法で
は、トップゲート型ＴＦＴを有するＳＲＡＭにおいて、
ＴＦＴドレイン領域が高不純物濃度領域を通して隣のＴ
ＦＴゲート電極に接続するように形成される。このため
に以下のような効果が生じる。
は、トップゲート型ＴＦＴを有するＳＲＡＭにおいて、
ＴＦＴドレイン領域が高不純物濃度領域を通して隣のＴ
ＦＴゲート電極に接続するように形成される。このため
に以下のような効果が生じる。
【００５５】その第１の効果は、トップゲート型ＴＦＴ
の電流能力の低下を防ぐことができるということであ
る。これにより、ＳＲＡＭセルの安定性を確保すること
ができる。その理由は、ＴＦＴと半導体基板上のＭＯＳ
ＦＥＴとを接続する接続コンタクト孔の近傍において、
一方のＴＦＴゲート電極の直下にある他方のＴＦＴドレ
イン領域のシリコン膜の少なくとも一部が不純物導入に
より低抵抗化され、ドレイン領域と接続コンタクト部と
の間に高抵抗領域が付加されることがなくなるからであ
る。
の電流能力の低下を防ぐことができるということであ
る。これにより、ＳＲＡＭセルの安定性を確保すること
ができる。その理由は、ＴＦＴと半導体基板上のＭＯＳ
ＦＥＴとを接続する接続コンタクト孔の近傍において、
一方のＴＦＴゲート電極の直下にある他方のＴＦＴドレ
イン領域のシリコン膜の少なくとも一部が不純物導入に
より低抵抗化され、ドレイン領域と接続コンタクト部と
の間に高抵抗領域が付加されることがなくなるからであ
る。
【００５６】本発明の第２の効果は、余分なフォトレジ
スト用マスクやフォトリソグラフィ工程を追加すること
なく、トップゲート型ＴＦＴの電流能力の低下を防ぐこ
とができるということである。その理由は、ＴＦＴゲー
ト電極をマスクとしたソース・ドレインへの不純物導入
が行われる前に、ＴＦＴと半導体基板上のＭＯＳＦＥＴ
とを接続するコンタクト孔近傍のＴＦＴドレイン領域と
なるシリコン膜に、マスク絶縁膜を用いて予め不純物導
入が行われる。そして、次にこのマスク絶縁膜の側壁に
サイドウォール絶縁膜が付加され、これらをエッチング
マスクにして接続コンタクト孔が形成されるからであ
る。
スト用マスクやフォトリソグラフィ工程を追加すること
なく、トップゲート型ＴＦＴの電流能力の低下を防ぐこ
とができるということである。その理由は、ＴＦＴゲー
ト電極をマスクとしたソース・ドレインへの不純物導入
が行われる前に、ＴＦＴと半導体基板上のＭＯＳＦＥＴ
とを接続するコンタクト孔近傍のＴＦＴドレイン領域と
なるシリコン膜に、マスク絶縁膜を用いて予め不純物導
入が行われる。そして、次にこのマスク絶縁膜の側壁に
サイドウォール絶縁膜が付加され、これらをエッチング
マスクにして接続コンタクト孔が形成されるからであ
る。
【図１】本発明の第１の実施の形態を説明するためのＳ
ＲＡＭセルの断面図である。
ＲＡＭセルの断面図である。
【図２】上記ＳＲＡＭセルの製造工程順の断面図であ
る。
る。
【図３】上記ＳＲＡＭセルの製造工程順の断面図であ
る。
る。
【図４】本発明の第２の実施の形態を説明するためのＳ
ＲＡＭセルの断面図である。
ＲＡＭセルの断面図である。
【図５】上記ＳＲＡＭセルの製造工程順の断面図であ
る。
る。
【図６】上記ＳＲＡＭセルの製造工程順の断面図であ
る。
る。
【図７】ＴＦＴ負荷型ＳＲＡＭセルの等価回路図であ
る。
る。
【図８】ＴＦＴ負荷型ＳＲＡＭセルの平面図である。
【図９】従来の技術を説明するためのＳＲＡＭセルの断
面図である。
面図である。
【図１０】従来の技術を説明するＳＲＡＭセルの製造工
程順の断面図である。
程順の断面図である。
【図１１】従来の技術を説明するＳＲＡＭセルの製造工
程順の断面図である。
程順の断面図である。
１０１，２０１ シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０４，２０４ 多結晶シリコン膜 １０５，１０５ａ，２０５，２０５ａ タグステンシ
リサイド膜 １０６，１０６ａ，２０６，２０６ａ シリコン膜 １０７，２０７ サイドウォール絶縁膜 １０８，１０９，１１０，２０８，２０９，１１０
Ｎ+ 拡散層 １０８’，１０９’，２０８’，２０９’ Ｎ- 拡散
層 １１１，２１１ 第１層間絶縁膜 １１３，２１３ 接地配線 １１４，２１４ 第２層間絶縁膜 １１５，１１５ａ，２１５，２１５ａ ＴＦＴソース
領域 １１６，２１６ ＴＦＴドレイン領域 １１７，２１７ ＴＦＴチャネル領域 １１８，２１８ ＴＦＴゲート絶縁膜 １１９，１１９ａ，２１９，２１９ａ ＴＦＴゲート
電極 １２０，２２０ 接続コンタクト孔 １２１，２２１ 第３層間絶縁膜 １２２，２２２ ビット線コンタクト孔 １２３，２２３ ビット線コンタクトプラグ １２４，２２４ ビット線 １２５，２２５ ＴＦＴ用シリコン膜 １２６ マスク絶縁膜 １２７，２２６ レジストマスク １２８ 開口 １２９ 高不純物濃度領域 １３０ ボロンイオン １３１ サイドウォールマスク １３２，１３２ａ 保護用ゲート電極 １３３ 保護用シリコン膜 Ｑｄ１，Ｑｄ２ 駆動用トランジスタ Ｑｌ１，Ｑｌ２ 負荷用薄膜トランジスタ Ｑｔ１，Ｑｔ２ 転送用トランジスタ ＤＬ１，ＤＬ２ ビット線 ＷＬ１，ＷＬ２ ワード線 Ｎ１，Ｎ２ ノード Ｖｃｃ 電源 Ｖｓｓ 接地電位 ２１２ 接地用コンタクト孔 ２１６’ 不純物低濃度領域
リサイド膜 １０６，１０６ａ，２０６，２０６ａ シリコン膜 １０７，２０７ サイドウォール絶縁膜 １０８，１０９，１１０，２０８，２０９，１１０
Ｎ+ 拡散層 １０８’，１０９’，２０８’，２０９’ Ｎ- 拡散
層 １１１，２１１ 第１層間絶縁膜 １１３，２１３ 接地配線 １１４，２１４ 第２層間絶縁膜 １１５，１１５ａ，２１５，２１５ａ ＴＦＴソース
領域 １１６，２１６ ＴＦＴドレイン領域 １１７，２１７ ＴＦＴチャネル領域 １１８，２１８ ＴＦＴゲート絶縁膜 １１９，１１９ａ，２１９，２１９ａ ＴＦＴゲート
電極 １２０，２２０ 接続コンタクト孔 １２１，２２１ 第３層間絶縁膜 １２２，２２２ ビット線コンタクト孔 １２３，２２３ ビット線コンタクトプラグ １２４，２２４ ビット線 １２５，２２５ ＴＦＴ用シリコン膜 １２６ マスク絶縁膜 １２７，２２６ レジストマスク １２８ 開口 １２９ 高不純物濃度領域 １３０ ボロンイオン １３１ サイドウォールマスク １３２，１３２ａ 保護用ゲート電極 １３３ 保護用シリコン膜 Ｑｄ１，Ｑｄ２ 駆動用トランジスタ Ｑｌ１，Ｑｌ２ 負荷用薄膜トランジスタ Ｑｔ１，Ｑｔ２ 転送用トランジスタ ＤＬ１，ＤＬ２ ビット線 ＷＬ１，ＷＬ２ ワード線 Ｎ１，Ｎ２ ノード Ｖｃｃ 電源 Ｖｓｓ 接地電位 ２１２ 接地用コンタクト孔 ２１６’ 不純物低濃度領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/786
Claims (1)
- 【請求項１】 半導体基板上に１組の転送用トランジス
タと１組の駆動用トランジスタとを形成した後、前記ト
ランジスタを被覆する層間絶縁膜を形成する工程と、前
記層間絶縁膜上にシリコン膜を堆積する工程と、前記シ
リコン膜上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に開口部を有するマスク絶縁膜を形成する工
程と、前記マスク絶縁膜をマスクにし前記開口部を通し
て前記シリコン膜に高濃度不純物を導入する工程と、前
記開口部の側壁にサイドウォールマスクを形成する工程
と、前記マスク絶縁膜及びサイドウォールマスクをエッ
チングマスクにして前記シリコン膜及び前記層間絶縁膜
に前記駆動用トランジスタのゲート電極及びソース・ド
レイン領域に達する接続コンタクト孔を形成する工程
と、前記マスク絶縁膜及びサイドウォールマスクを除去
する工程と、前記高濃度不純物の導入された領域の内側
に位置し前記接続コンタクト孔を覆うパターン形状に導
電体膜を形成する工程と、前記導電体膜をマスクとして
前記シリコン膜に不純物を導入する工程と、を含むこと
を特徴とする半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076097A JP2950232B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体記憶装置の製造方法 |
| KR1019970011144A KR100252560B1 (ko) | 1996-03-29 | 1997-03-28 | 반도체메모리장치및그제조방법 |
| US08/825,172 US6133586A (en) | 1996-03-29 | 1997-03-28 | Semiconductor memory device and method of fabricating the same |
| US09/025,505 US5926698A (en) | 1996-03-29 | 1998-02-18 | Semiconductor memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH09266258A JPH09266258A (ja) | 1997-10-07 |
| JP2950232B2 true JP2950232B2 (ja) | 1999-09-20 |
Family
ID=13595364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8076097A Expired - Fee Related JP2950232B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6133586A (ja) |
| JP (1) | JP2950232B2 (ja) |
| KR (1) | KR100252560B1 (ja) |
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| KR100451761B1 (ko) * | 1998-02-27 | 2004-11-16 | 주식회사 하이닉스반도체 | 에스램셀의제조방법 |
| US6774439B2 (en) | 2000-02-17 | 2004-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
| JP4353393B2 (ja) | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100418089B1 (ko) * | 2001-06-21 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 박막 트랜지스터 제조 방법 |
| KR100935250B1 (ko) * | 2003-04-10 | 2010-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자 및 이의 제조 방법 |
| US11600519B2 (en) * | 2019-09-16 | 2023-03-07 | International Business Machines Corporation | Skip-via proximity interconnect |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0504006B1 (en) * | 1991-03-08 | 2000-07-12 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| JP2879479B2 (ja) * | 1991-04-19 | 1999-04-05 | 新電元工業株式会社 | ショットキバリア半導体装置 |
| JP3132051B2 (ja) * | 1991-07-05 | 2001-02-05 | ソニー株式会社 | 半導体メモリ装置とその製造方法 |
| JP2830535B2 (ja) * | 1991-08-30 | 1998-12-02 | 日本電気株式会社 | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 |
| KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
| JPH06196657A (ja) * | 1992-12-22 | 1994-07-15 | Oki Electric Ind Co Ltd | スタティックランダムアクセスメモリ及びその製造方法 |
| JPH0730126A (ja) * | 1993-07-08 | 1995-01-31 | Nec Corp | 半導体装置 |
| JP2647045B2 (ja) * | 1995-02-28 | 1997-08-27 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
| US5734179A (en) * | 1995-12-12 | 1998-03-31 | Advanced Micro Devices, Inc. | SRAM cell having single layer polysilicon thin film transistors |
-
1996
- 1996-03-29 JP JP8076097A patent/JP2950232B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-28 KR KR1019970011144A patent/KR100252560B1/ko not_active IP Right Cessation
- 1997-03-28 US US08/825,172 patent/US6133586A/en not_active Expired - Fee Related
-
1998
- 1998-02-18 US US09/025,505 patent/US5926698A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100252560B1 (ko) | 2000-04-15 |
| US5926698A (en) | 1999-07-20 |
| US6133586A (en) | 2000-10-17 |
| JPH09266258A (ja) | 1997-10-07 |
| KR970067857A (ko) | 1997-10-13 |
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