JPH09283640A

JPH09283640A - スタティック型半導体メモリ装置

Info

Publication number: JPH09283640A
Application number: JP8084867A
Authority: JP
Inventors: Makoto Kitakata; 誠北方
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-04-08
Filing date: 1996-04-08
Publication date: 1997-10-31
Anticipated expiration: 2016-04-08
Also published as: JP2877069B2

Abstract

(57)【要約】【課題】ＳＯＩ基板上のスタティック型メモリセルの構
造において、メモリセルの高集積化あるいは高密度化を
容易にすると共にその高速化を促進させる。【解決手段】ＳＯＩ基板上に構成されるスタティック型
メモリセル構造であって、前記ＳＯＩ基板の下地基板に
導電型のＰ型領域とＮ型領域とが形成され前記Ｐ型領域
およびＮ型領域ににそれぞれ異る電圧が印加され、前記
ＳＯＩ基板のＳＯＩ層上に形成される複数の絶縁ゲート
電界効果トランジスタに対して前記異る電圧に対応する
異るバックゲート・バイアスがそれぞれ印加され前記複
数の絶縁ゲート電界効果トランジスタの駆動能力に差が
設けられているスタティック型半導体メモリ装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスタティック型半導
体メモリ装置に関し、特にＳＲＡＭのメモリセルの構造
に関する。

【０００２】

【従来の技術】大容量の半導体メモリとしては、単位メ
モリセルに１個のＭＯＳトランジスタと１個のキャパシ
タとを用いたＤＲＡＭが多用されているが、特に高速動
作が要求される用途では、ＳＲＡＭが用いられる。

【０００３】このＳＲＡＭのメモリセルでは、一般に１
対のインバータを交差接続して構成されるフリップフロ
ップ回路が用いられる。このようなインバータの構成に
おいて、Ｎチャネル、Ｐチャネルの両方のＭＯＳトラン
ジスタで構成されるＣＭＯＳインバータが用いられた
り、このＰチャネルのＭＯＳトランジスタを抵抗素子で
置き換えた抵抗負荷型のインバータが用いられる。

【０００４】前者のＣＭＯＳインバータでは、単位メモ
リセルあたり６個のＭＯＳトランジスタが必要とされる
ため大容量の半導体メモリには不向きである。そこで、
この点を解決するために、上記ＰチャネルのＭＯＳトラ
ンジスタが薄膜トランジスタで半導体基板の上層に構成
され、メモリセル面積の縮小がなされてきた。この薄膜
トランジスタが用られる大容量メモリでは、メモリセル
のリーク電流が薄膜トランジスタのカットオフ特性で制
御されるため、携帯機器に搭載されるなどの場合のよう
に極度の低消費電力化、スタンバイ電流の低減が強く求
められる用途では効果的になる。

【０００５】一方、抵抗負荷型のインバータが用いられ
るＳＲＡＭは、パーソナル・コンピュータやエンジニア
リング・ワークステーションなどで、高速のＣＰＵと、
低速大容量のＤＲＡＭで構成される主記憶装置との間に
配置されるキャッシュ・メモリの用途として使われるこ
とが多い。

【０００６】従来の技術として、この抵抗負荷型ＳＲＡ
Ｍのメモリセルの等価回路を図１０に示しその動作を説
明する。図１０に示すように、Ｎチャネルの駆動用ＭＯ
ＳトランジスタＱ１および負荷抵抗素子Ｒ１からなるＮ
ＭＯＳインバータと駆動用ＭＯＳトランジスタＱ２およ
び負荷抵抗素子Ｒ２からなるＮＭＯＳインバータとが交
差接続してフリップフロップ回路が構成される。そし
て、ワード線ＷＬを共有する転送用ＭＯＳトランジスタ
Ｑ３およびＱ４を介して、フリップフロップのノードＮ
１およびＮ２がそれぞれビット線ＢＬ１およびＢＬ２に
接続される。

【０００７】さらに、電源Ｖｃｃの配線が負荷抵抗素子
Ｒ１及びＲ２に接続され、接地あるいはグランド（ＧＮ
Ｄ）配線が駆動用ＭＯＳトランジスタＱ１及びＱ２のソ
ース側に接続される。

【０００８】次に、図１１と図１２に基づいて、従来の
技術による抵抗負荷型ＳＲＡＭのメモリセルの構造につ
いて説明する。図１１（ａ）および図１１（ｂ）は、Ｓ
ＲＡＭのメモリセルの平面レイアウト図である。ここ
で、図１１（ａ）は駆動用ＭＯＳトランジスタおよび転
送用ＭＯＳトランジスタ部を示し、図１１（ｂ）は負荷
抵抗部を示す。また、図１２はこの従来の技術の図１１
に記すＡ’−Ｂ’での断面図である。

【０００９】図１２に示すように、導電型がＰ型のシリ
コン基板１０１の表面に、フィールド酸化膜１０２が形
成され、シリコン基板１０１表面の素子活性領域に、ゲ
ート絶縁膜１０３が形成されている。そして、図１１
（ａ）および図１２に示すように、駆動用ＭＯＳトラン
ジスタのゲート電極１０４および１０４ａが設けられて
いる。同様に、転送用ＭＯＳトランジスタのゲート電極
すなわちワード線１０５および１０５ａが形成されてい
る。また、Ｎ⁺拡散層１０６，１０６ａ，１０７等が形
成されている。ここで、ワード線１０５および１０５ａ
はそれぞれＮ⁺拡散層１０６および１０６ａに電気接続
されている。このようにして、１組の駆動用ＭＯＳトラ
ンジスタと１組の転送用ＭＯＳトランジスタとが構成さ
れる。

【００１０】そして、図１２に示すように、第１層間絶
縁膜１０８が形成され、この第１層間絶縁膜１０８の所
定の領域すなわちゲート電極１０４上の領域にゲート電
極コンタクト１０９が形成される。同様に、図１１
（ａ）に示すようにゲート電極１０４ａ上にゲート電極
コンタクト１０９ａが形成される。

【００１１】そして、図１１（ｂ）および図１２に示す
ように、このゲート電極コンタクト１０９を通して負荷
抵抗素子のセル内接続層１１０が駆動用ＭＯＳトラジス
タのゲート電極１０４に電気接続されている。さらに、
このセル内接続層１１０は高抵抗体層１１１に接続さ
れ、この高抵抗体層１１１はＶｃｃ配線層１１２に接続
されている。同様にして、もう一つの負荷抵抗素子が形
成される。ここで、Ｖｃｃ配線層１１２ａは他方の負荷
抵抗素子の１部となっている。このようにして、それぞ
れの駆動用ＭＯＳトランジスタに接続される１組の負荷
抵抗素子が形成される。

【００１２】そして、これらの負荷抵抗素子を被覆する
ようにして図１２に示す第２層間絶縁膜１１３が形成さ
れている。この第２層間絶縁膜１１３に形成されたグラ
ンド配線コンタクト１１４を通してＮ⁺拡散層に接続さ
れるグランド配線１１５が形成されている。さらに、こ
のグランド配線１１５上に第３層間絶縁膜１１６を介し
てアルミ金属からなるビット線１１８が形成され、この
ビット線１１８上に第４層間絶縁膜１１９が堆積され
る。ここで、ビット線１１８は、ビット線コンタクト１
１７を通してＮ⁺拡散層１０７に接続されている。ま
た、図１１に示すように、もう一つのビット線１１８ａ
もビット線コンタクト１１７ａを通り形成されている。
以上のようにして、抵抗負荷型のＳＲＡＭメモリセルが
構成されている。

【００１３】

【発明が解決しようとする課題】このような従来の技術
での第１の問題点は、上記のスタティック型メモリセル
の低電圧動作への対応が、半導体素子の微細化とともに
困難になってくることである。

【００１４】放射線などによるデータ保持不良であるソ
フトエラーを低減するためには、駆動用ＭＯＳトランジ
スタと転送用ＭＯＳトランジスタの駆動能力比（セル・
レシオ）の改善が必要とされる。このような課題に対し
て、従来、パターンレイアウト上ゲート幅を調整するこ
とが一般に行われる。しかし、このような方法は半導体
素子の微細化を制限するようになる。

【００１５】その他ゲート絶縁膜の厚さを変えることも
行われている。ゲート絶縁膜を変えることについては、
特開昭６０−２５４６５３号公報において公知となって
いる。しかし、この方法ではゲート酸化工程を２回行う
ことにより行われるために、ＭＯＳトランジスタの歩留
まりが低く、また膜厚管理も困難であった。その理由
は、２回の酸化工程の中間でレジストなどをマスクとし
て選択的にゲート絶縁膜を除去するために、パーティク
ル汚染を受けやすく、また近年数ナノメートル領域の厚
さが要求されるゲート絶縁膜では、２回に分けて酸化し
たのでは、膜厚管理のばらつき増大をまねくからであ
る。

【００１６】さらに、従来の技術での第２の問題点は、
従来例の場合のように、平面的に高抵抗体層１１１を設
定した場合、周囲電界の影響を受けて抵抗値が変動し易
くなることである。

【００１７】本発明は、上記の問題点を解決し、メモリ
セルの高集積化あるいは高密度化が容易になり、さら
に、高速化が促進されるスタティック型半導体メモリ装
置を提供することにある。

【００１８】

【課題を解決するための手段】このために、本発明の半
導体メモリ装置では、ＳＯＩ基板上に構成されるスタテ
ィック型メモリセル構造であって、前記ＳＯＩ基板の下
地基板にＰ型およびＮ型領域が形成され前記Ｐ型および
Ｎ型領域にそれぞれ異る電圧が印加され、前記ＳＯＩ基
板のＳＯＩ層上に形成される複数の絶縁ゲート電界効果
トランジスタに対して前記異る電圧に対応する異るバッ
クゲート・バイアスがそれぞれ印加されて、前記複数の
絶縁ゲート電界効果トランジスタの駆動能力に差が設け
られている。

【００１９】そして、スタティック型メモリセルの転送
用ＭＯＳトランジスタに対する前記バックゲート・バイ
アスが接地電位であり、駆動用ＭＯＳトランジタに対す
る前記バックゲート・バイアスが電源電位であるように
設定されている。

【００２０】ここで、前記下地基板が一導電型で高濃度
不純物を含有する半導体基板とその表面に形成される同
導電型のエピタキシャル層で構成されている。

【００２１】さらに、スタティック型メモリセルのフリ
ップフロップ回路の負荷抵抗素子が、ＳＯＩ基板の下地
基板に達する開口部を通して前記下地基板のＮ型領域に
接続され前記開口部の側壁に設けた側壁絶縁膜に被着さ
れる高抵抗体層で構成されており、前記高抵抗体層がＳ
ＯＩ層上に形成される絶縁ゲート電界効果トランジスタ
のドレイン領域に接続されている。

【００２２】ここで、前記高抵抗体層が接続される前記
下地基板のＮ型領域が電源電位になるように設定されて
いる。

【００２３】

【発明の実施の形態】次に、本発明の第１の実施の形態
について、図１および図２に基づいて説明する。図１
（ａ）および図１（ｂ）は、本発明のＳＲＡＭメモリセ
ルの平面レイアウト図である。ここで、図１（ａ）は１
組の駆動用ＭＯＳトランジスタ部および１組の転送用Ｍ
ＯＳトランジスタ部を示し、図１（ｂ）は１組の負荷抵
抗素子部と１組のビット線部を示す。また、図２は図１
に記すＡ−Ｂでの断面図である。なお、この場合のＳＲ
ＡＭメモリセルの等価回路は図１０に示したものと同一
である。

【００２４】図２に示すように、導電型がＮ⁺型のシリ
コン基体１の表面に、導電型がＮ型のエピタキシャル層
２が形成されている。そして、このエピタキシャル層２
表面の所定の領域にＰ⁺拡散層３が形成されている。こ
のエピタキシャル層２上には絶縁体層４が形成され、こ
の絶縁体層４上に設けられたＳＯＩ層に、図１（ａ）あ
るいは図２に示すように、駆動用ＭＯＳトランジスタが
形成される。すなわち、ＳＯＩチャネル領域５、ゲート
絶縁膜６、ゲート電極７およびＳＯＩＮ⁺領域９および
１０で１組の駆動用ＭＯＳトランジスタのうちの一方が
構成される。同様に、他方の駆動用ＭＯＳトランジスタ
も構成される。この図１（ａ）では、ゲート電極７ａ、
ＳＯＩＮ⁺領域９ａおよび１０ａが示される。

【００２５】また、同様にしてＳＯＩ層上に１組の転送
用ＭＯＳトランジスタが形成される。この転送用ＭＯＳ
トランジスタのゲート電極であるワード線８および８ａ
は、図１（ａ）に示すように、それぞれＰ⁺拡散層３お
よび３ａ上に絶縁体層４を介して形成されている。

【００２６】そして、図２に示すように、第１層間絶縁
膜１１がゲート電極７あるいは７ａ、ワード線８を被覆
するように形成される。この第１層間絶縁膜１１上には
セル内接続層１２が形成され、このセル内接続層１２
は、ゲート電極コンタクト１３を通して他方の駆動用Ｍ
ＯＳトランジスタのゲート電極７ａに接続される。ここ
で、セル内接続層１２は低抵抗の導電体材で構成され
る。

【００２７】また、図２に示すように、エピタキシャル
層２および絶縁体層４の所定の領域が開口され、この開
口の側壁に側壁絶縁膜１４が形成されている。さらに、
この側壁絶縁膜１４に沿って高抵抗体層１５が形成され
シリコン基体１に電気接続されている。そして、この高
抵抗体層１５はセル内接続層１２に電気接続されてい
る。また、セル内接続層１２を通して駆動用ＭＯＳトラ
ンジスタのＳＯＩＮ⁺領域９に電気接続されるようにな
る。図１（ｂ）に示すように、同様にしてもう一つの高
抵抗体層１５ａが形成され、セル内接続層１２ａを通し
て一方の駆動用ＭＯＳトランジスタのゲート電極７に接
続される。このようにして、１組の負荷抵抗素子部が形
成される。

【００２８】そして、図２に示すように、これらの負荷
抵抗素子を被覆するようにして第２層間絶縁膜１７が形
成されている。この第２層間絶縁膜１７に形成されたグ
ランド配線コンタクト１８を通してＳＯＩＮ⁺拡散層に
接続されるグランド配線１９が形成されている。さら
に、このグランド配線１９上に第３層間絶縁膜２０を介
してアルミ金属からなるビット線２２が形成され、この
ビット線２２上に第４層間絶縁膜２３が堆積されてい
る。ここで、ビット線２２は、ビット線コンタクト２１
を通してＳＯＩＮ⁺拡散層に接続される。また、図１
（ｂ）に示すように、もう一方のビット線２２ａもビッ
ト線コンタクト２１ａ上に形成される。このようにし
て、本発明の抵抗負荷型のＳＲＡＭメモリセルが構成さ
れている。

【００２９】次に、本発明の第１の実施の形態である上
記ＳＲＡＭメモリセルの製造方法を図３に基づいて説明
する。図３は、ＳＲＡＭメモリセルの製造工程順の断面
図である。

【００３０】図３（ａ）に示すように、Ｎ⁺導電型のシ
リコン基体１上にＮ導電型で膜厚１．５μｍのエピタキ
シャル層２が形成され、このエピタキシャル層２上に膜
厚５０ｎｍの絶縁体層４と膜厚５０ｎｍのＳＯＩ層５’
が形成されている。以後、このような基板をＳＯＩ基板
という。また、シリコン基体１およびエピタキシャル層
２がＳＯＩ基板の下地基板である。ここで、ＳＯＩ層
５’はＰ型のシリコン膜である。

【００３１】次に、レジストマスク２４がイオン注入の
マスクにされ、ボロンのイオン注入がなされる。ここ
で、イオン注入のエネルギーは５０〜１００ｋｅＶであ
り、そのドーズ量は１０¹⁵イオン／ｃｍ²である。そし
て、熱処理が施されＰ⁺拡散層３が形成される。

【００３２】次に、ＳＯＩ層５’が、公知のフォトリソ
グラフィ技術、及びドライエッチング技術により所定の
パターンに加工される。そして、パターニングされたＳ
ＯＩ層の全面が８００℃で熱酸化され、１０ｎｍ膜厚の
シリコン酸化膜が形成される。さらに、２５０ｎｍ膜厚
のポリシリコンが順次堆積された後パターン加工され
て、図３（ｂ）に示すように、ゲート絶縁膜６およびゲ
ート電極７が形成される。ここで、上記ポリシリコンに
は１×１０²⁰原子／ｃｍ²のリン不純物が含まれる。そ
して、全面にヒ素イオンが注入される。この注入エネル
ギーは３０ｋｅＶであり、その、ドーズ量は１０¹⁵イオ
ン／ｃｍ²である。

【００３３】そして、図３（ｂ）に示すように、ＳＯＩ
Ｎ⁺領域９および１０が形成される。また、ＳＯＩチャ
ネル領域５も形成される。このようにして、ＳＯＩ層に
１つの駆動用ＭＯＳトランジスタが構成される。

【００３４】次に、減圧ＣＶＤ法によって全面に２００
ｎｍ厚のシリコン酸化膜が堆積されて第１層間絶縁膜１
１が形成される。そして、図３（ｃ）に示すように、ゲ
ート電極コンタクト１３がゲート電極７ａ上に形成され
る。

【００３５】さらに、ＳＯＩＮ⁺領域９、絶縁体層４お
よびエピタキシャル層２の所定の領域がエッチングさ
れ、シリコン基体１の表面に達する基体コンタクト２５
が開口される。

【００３６】次に、全面に３０ｎｍ厚のシリコン酸化膜
が減圧ＣＶＤ法で堆積され、エッチバック処理が施され
る。このようにして、基体コンタクト２５の内周側壁部
に側壁絶縁膜１４が形成される。

【００３７】次に、減圧ＣＶＤ法により、全面に５０ｎ
ｍ厚のポリシリコン層が堆積される。そして、このポリ
シリコン層にリン不純物がイオン注入される。ここで、
リン不純物の濃度は１０¹⁴原子／ｃｍ³程度になるよう
に設定される。このようにして、高抵抗体層１５が形成
される。

【００３８】次に、セル内接続層１２が形成される。こ
のセル内接続層１２は窒化チタン薄膜で構成される。あ
るいは、このセル内接続層１２は上記ポリシリコン層で
構成されてもよい。この場合には、ポリシリコン層が堆
積された後、リン不純物の垂直イオン注入がなされ、パ
ターニングされることで形成される。このようにする
と、高抵抗体層１５にはほとんどイオン注入がされな
い。しかし、セル内接続層１２にはイオン注入がなさ
れ、この領域の抵抗が低下するようになる。

【００３９】ここで、セル内接続層１２は、高抵抗体層
１５、駆動用ＭＯＳトランジスタのＳＯＩＮ⁺領域９お
よびゲート電極７ａに接続される。

【００４０】そして、図２に示したように、膜厚２００
ｎｍのシリコン酸化膜によって第２層間膜１７が形成さ
れる。次に、膜厚１５０ｎｍのタングステンシリサイド
が堆積されパターン加工されてグランド配線１９が形成
される。次に、ボロン、リンドープのシリコン酸化膜が
４００ｎｍの膜厚になるように堆積されて、第３層間絶
縁膜２０が形成される。あとは、ビット線コンタクトお
よびビット線が形成され、この後、プラズマＣＶＤ法で
膜厚８００ｎｍのシリコンオキシナイトライド膜が堆積
され第４層間絶縁膜２３が形成される。以上のようにし
て、本発明のＳＲＡＭメモリセルが完成する。

【００４１】次に、このメモリセルの動作の特徴および
効果について説明する。メモリセルのフリップフロップ
回路の動作では、シ^リコン基体１およびエピタキシャル
層２はＶｃｃ電位にバイアスされる。さらに、Ｐ⁺拡散
層３はＧＮＤ電位にバイアスされる。

【００４２】このため、絶縁体層４を介してエピタキシ
ャル層２上に形成された駆動用ＭＯＳトランジスタで
は、トランジスタのバックゲート・バイアス効果が発生
し、しきい値が負側にシフトする。このときのシフト量
は、ＳＯＩ層上のＭＯＳトランジスタの構造パラメータ
に依存する。特に、ゲート絶縁膜６、絶縁体層４の厚さ
に敏感である。ここでは、電源電圧２Ｖ動作のときに、
０．５Ｖのしきい値シフトが生じた。このしきい値シフ
ト分が駆動用ＭＯＳトランジスタと転送用ＭＯＳトラン
ジスタの駆動能力差を発生させ、セル・レシオが増大す
るようになる。

【００４３】また、負荷抵抗素子は高抵抗体層１５で構
成され、この高抵抗体層１５はＳＯＩ基板に埋設される
ように形成されている。そして、Ｖｃｃ電位のシリコン
基体１に接続されている。このため、高抵抗体層の周囲
電界からの影響が低減し抵抗値が安定するようになる。
なお、Ｖｃｃ電位はシリコン基体１に接続されているた
めに、電源電位も安定する。これは、シリコン基体１の
寄生容量が大きいためである。

【００４４】次に、本発明の第２の実施の形態につい
て、図４および図５に基づいて説明する。図４（ａ）お
よび図４（ｂ）は、本発明のＳＲＡＭメモリセルの平面
レイアウト図である。ここで、図４（ａ）は１組の駆動
用ＭＯＳトランジスタ部および１組の転送用ＭＯＳトラ
ンジスタ部を示し、図４（ｂ）は１組の負荷抵抗素子部
と１組のビット線部を示す。また、図５は図４に記すＣ
−Ｄでの断面図となっている。

【００４５】図５に示すように、導電型がＰ⁺型のシリ
コン基体１の表面に、導電型がＰ型のエピタキシャル層
２が形成されている。そして、このエピタキシャル層２
表面の所定の領域にＮ⁺拡散層３１が形成されている。
このエピタキシャル層２上には絶縁体層４が形成され、
この絶縁体層４上に設けられたＳＯＩ層に、図４（ａ）
あるいは図５に示すように、駆動用ＭＯＳトランジスタ
が形成される。すなわち、ＳＯＩチャネル領域５、ゲー
ト絶縁膜６、ゲート電極７およびＳＯＩＮ⁺領域９およ
び１０で１組の駆動用ＭＯＳトランジスタのうちの一方
が構成される。同様にして、他方の駆動用ＭＯＳトラン
ジスタも構成される。この図４（ａ）および図５では、
ゲート電極７ａが示されている。

【００４６】また、同様にしてＳＯＩ層上に１組の転送
用ＭＯＳトランジスタが形成される。この転送用ＭＯＳ
トランジスタのゲート電極であるワード線８および８ａ
は、図４（ａ）に示すように、エピタキシャル層２上に
絶縁体層４を介して形成されている。

【００４７】そして、図５に示すように、第１層間絶縁
膜１１がゲート電極７あるいは７ａを被覆するように形
成される。この第１層間絶縁膜１１上にはセル内接続層
１２が形成され、このセル内接続層１２は、ゲート電極
コンタクト１３を通して他方の駆動用ＭＯＳトランジス
タのゲート電極７ａに接続される。

【００４８】また、図５に示すように、エピタキシャル
層２および絶縁体層４の所定の領域が開口され、この開
口の側壁に側壁絶縁膜１４が形成されている。さらに、
この側壁絶縁膜１４に沿って高抵抗体層１５が形成さ
れ、セル内接続層１２に電気接続されている。そして、
このセル内接続層１２はＳＯＩ活性層コンタクト１６を
通して駆動用ＭＯＳトランジスタのＳＯＩＮ⁺領域９に
電気接続されるようになる。

【００４９】さらに、上記エピタキシャル層２の開口表
面部には、導電型がＮ型の基体コンタクトＮ⁺領域３２
が形成され、Ｎ⁺拡散層３１に接続されている。そし
て、高抵抗体層１５は基体コンタクトＮ⁺領域３２に接
続される。

【００５０】そして、これらの負荷抵抗素子を被覆する
ようにして第２層間絶縁膜１７が形成されている。この
第２層間絶縁膜１７に形成されたグランド配線コンタク
ト１８を通してＳＯＩＮ⁺拡散層に接続されるグランド
配線１９が形成されている。さらに、このグランド配線
１９上に第３層間絶縁膜２０を介してビット線２２が形
成され、このビット線２２上に第４層間絶縁膜２３が堆
積されている。ここで、ビット線２２は、図４（ｂ）に
示すように、ビット線コンタクト２１を通してＳＯＩＮ
⁺拡散層に接続される。また、もう一方のビット線２２
ａも同様にしてビット線コンタクト２１ａ上に形成され
る。このようにして、本発明の抵抗負荷型のＳＲＡＭメ
モリセルが構成されている。

【００５１】次に、本発明の第２の実施の形態である上
記ＳＲＡＭメモリセルの製造方法を図６に基づいて説明
する。図６は、このＳＲＡＭメモリセルの製造工程順の
断面図である。

【００５２】図６（ａ）に示すように、Ｐ⁺導電型のシ
リコン基体１上にＮ導電型で膜厚２μｍのエピタキシャ
ル層２が形成され、このエピタキシャル層２上に膜厚２
００ｎｍの絶縁体層４と膜厚８０ｎｍのＳＯＩ層５’が
形成される。

【００５３】次に、レジストマスク３３がイオン注入の
マスクにされ、リンのイオン注入がなされる。ここで、
イオン注入のエネルギーは７００ｋｅＶであり、そのド
ーズ量は１０¹⁵イオン／ｃｍ²である。そして、熱処理
が施されＮ⁺拡散層３１が形成される。

【００５４】次に、ＳＯＩ層５’が、図３で説明したの
と同様にして、所定のパターンに加工され、図６（ｂ）
に示すように、ゲート絶縁膜６およびゲート電極７が形
成される。また、ＳＯＩチャネル領域５、ＳＯＩＮ⁺領
域９および１０も形成される。そして、ＳＯＩ層に１つ
の駆動用ＭＯＳトランジスタが構成される。

【００５５】次に、図６（ｃ）に示すように第１層間絶
縁膜１１が形成される。そして、ゲート電極コンタクト
１３がゲート電極７ａ上に形成され、ＳＯＩ活性層コン
タクト１６がＳＯＩＮ⁺領域９に形成される。さらに、
ゲート電極７ａ、絶縁体層４、エピタキシャル層２およ
びＮ⁺拡散層３１の所定の領域がエッチングされ基体コ
ンタクト３４が形成される。次に、ヒ素のイオン注入お
よび熱処理がなされ、基体コンタクトＮ⁺領域３２が形
成される。ここで、この基体コンタクトＮ⁺領域３２は
Ｎ⁺拡散層３１と電気的に接続される。

【００５６】次に、図３と同様にして、図６（ｄ）に示
すように、基体コンタクト３４の内周側壁部に側壁絶縁
膜１４が形成される。また、セル内接続層１２および高
抵抗体層１５が形成される。

【００５７】そして、図５に示したように、第２層間絶
縁膜１７、グランド配線１９、第３層間絶縁膜２０、ビ
ット線２２および第４層間絶縁膜２３が形成される。以
上のようにして、本発明のＳＲＡＭメモリセルが完成す
る。

【００５８】このメモリセルの動作では、シリコン基体
１およびエピタキシャル層２はＧＮＤ電位にバイアスさ
れる。そして、Ｎ⁺拡散層３１および基体コンタクトＮ
⁺領域３２がＶｃｃ電位にバイアスされる。そして、駆
動用ＭＯＳトランジスタが絶縁体層４を介してＮ⁺拡散
層上に設けられている。このため、第１の実施の形態で
説明したのと同様の効果が生じる。

【００５９】次に、本発明の第３の実施の形態につい
て、図７および図８に基づいて説明する。図７（ａ）お
よび図７（ｂ）は、本発明のＳＲＡＭメモリセルの平面
レイアウト図である。ここで、図７（ａ）は１組の駆動
用ＭＯＳトランジスタ部および１組の転送用ＭＯＳトラ
ンジスタ部を示し、図７（ｂ）は１組の負荷抵抗素子部
と１組のビット線部を示す。また、図８は図７に記すＥ
−Ｆでの断面図となっている。

【００６０】図８に示すように、導電型がＮ⁺型のシリ
コン基体１の表面に、導電型がＮ型のエピタキシャル層
２が形成されている。そして、このエピタキシャル層２
表面の所定の領域にＰ⁺拡散層３が形成されている。こ
のエピタキシャル層２上には絶縁体層４およびＳＯＩ層
が設けられる。そして、図７（ａ）あるいは図８に示す
ように、転送用ＭＯＳトランジスタが形成される。すな
わち、ＳＯＩチャネル領域４２、ゲート絶縁膜６、ワー
ド線８およびＳＯＩＮ⁺領域９および４１で１組の転送
用ＭＯＳトランジスタのうちの一方が構成される。同様
に他方の転送用ＭＯＳトランジスタも形成される。そし
て、これらの転送用ＭＯＳトランジスタは図７に示すよ
うに、Ｐ⁺拡散層３の上部に設けられる。また、一方の
駆動用ＭＯＳトランジスタが形成され、図８では、ＳＯ
Ｉチャネル領域５、ゲート絶縁膜６およびゲート電極７
が示されている。同様に、他方の駆動用ＭＯＳトランジ
スタも形成される。

【００６１】そして、図８に示すように、第１層間絶縁
膜１１がゲート電極７およびワード線８を被覆するよう
に形成される。この第１層間絶縁膜１１上にはセル内接
続層１２が形成され、このセル内接続層１２は、共通コ
ンタクト４３を通して駆動用ＭＯＳトランジスタのゲー
ト電極７およびＳＯＩＮ⁺領域９に接続される。

【００６２】また、図８に示すように、ゲート電極７、
ＳＯＩＮ⁺領域９、絶縁体層４、エピタキシャル層２お
よびシリコン基体１表面の所定の領域に開口が設けら
れ、この開口の側壁に側壁絶縁膜１４が形成されてい
る。さらに、この側壁絶縁膜１４に沿って高抵抗体層１
５が形成されシリコン基体１に電気接続されている。そ
して、この高抵抗体層１５はセル内接続層１２に電気接
続されている。

【００６３】そして、第２層間絶縁膜１７が形成されて
いる。この第２層間絶縁膜１７上にグランド配線１９が
形成され、グランド配線１９上に第３層間絶縁膜２０が
形成されている。そして、これらの層間絶縁膜にビット
線コンタクト２１が形成される。ビット線２２がビット
線コンタクト２１を通してＳＯＩＮ⁺領域４１に接続さ
れ、このビット線２２上に第４層間絶縁膜２３が堆積さ
れている。

【００６４】このようにして、本発明の第３の実施の形
態の抵抗負荷型のＳＲＡＭメモリセルが構成されてい
る。

【００６５】次に、本発明の第３の実施の形態である上
記ＳＲＡＭメモリセルの製造方法を図９に基づいて説明
する。図９は、このＳＲＡＭメモリセルの製造工程順の
断面図である。

【００６６】図９（ａ）に示すように、Ｎ⁺導電型のシ
リコン基体１上にＮ導電型で膜厚１．０μｍのエピタキ
シャル層２が形成され、このエピタキシャル層２上に膜
厚４０ｎｍの絶縁体層４と膜厚５０ｎｍのＳＯＩ層が形
成される。

【００６７】そして、エピタキシャル層２表面の所定の
領域にＰ⁺拡散層３が形成される。次に、ＳＯＩ層が、
図３で説明したのと同様にして、所定のパターンに加工
され、図９（ａ）に示すように、ゲート絶縁膜６および
ワード線８が形成される。また、ＳＯＩチャネル領域４
２、ＳＯＩＮ⁺領域９および４１も形成される。このよ
うにして、Ｐ⁺拡散層３の上部に位置するＳＯＩ層の領
域に１つの転送用ＭＯＳトランジスタが構成される。同
様に、駆動用ＭＯＳトランジスタのＳＯＩチャネル領域
５、ゲート絶縁膜６およびゲート電極７が形成される。

【００６８】次に、第１層間絶縁膜１１が堆積され、レ
ジストマスク４５をエッチングマスクにして、共通コン
タクト４３が形成される。さらに、ＳＯＩＮ⁺領域９、
ゲート電極７、絶縁体層４、エピタキシャル層２および
シリコン基体１の所定の領域がエッチングされ図９
（ｂ）に示す基体コンタクト４６が形成される。

【００６９】次に、図３で説明したのとと同様にして、
基体コンタクト４６の内周側壁部に側壁絶縁膜１４が形
成される。また、図９（ｃ）に示すように、セル内接続
層１２および高抵抗体層１５が形成される。この高抵抗
体層１５はシリコン基体１に接続される。

【００７０】そして、図８に示したように、第２層間絶
縁膜１７、グランド配線１９および第３層間絶縁膜２０
が形成される。そして、第１層間絶縁膜１１、第２層間
絶縁膜１７および第３層間絶縁膜２０にビット線コンタ
クト２１が形成される。さらに、ビット線２２がビット
線コンタクト２１を通してＳＯＩＮ⁺領域４１に接続さ
れる。そして、第４層間絶縁膜２３が形成される。この
第３の実施の形態では、ゲート電極７とＳＯＩＮ⁺領域
９が近接するように配置される。そして、この近接する
部分に共通コンタクト４３が形成され、セル内接続層１
２が極めて局所的に形成できる。このために、第１の実
施の形態に比べてＳＲＡＭメモリセルの縮小化が容易に
なる。

【００７１】

【発明の効果】本発明のスタティック型メモリセル構造
では、ＳＯＩ基板の下地基板に導電型のＰ型領域とＮ型
領域とが形成されＰ型領域およびＮ型領域にそれぞれ異
る電圧が印加される。そして、ＳＯＩ基板のＳＯＩ層上
に形成される複数の絶縁ゲート電界効果トランジスタに
対して前記異る電圧に対応する異るバックゲート・バイ
アスがそれぞれ印加され、複数の絶縁ゲート電界効果ト
ランジスタの駆動能力に差が設けられる。

【００７２】このように、ＳＲＡＭがＳＯＩ基板上に形
成される本発明のような構造にすることで生じる、第１
の効果は、セル・レシオが大幅にしかも簡単に増大する
ことである。

【００７３】メモリセル・レイアウト上、駆動用ＭＯＳ
トランジスタと転送用ＭＯＳトランジスタのゲート幅パ
ターンの設定により２．２倍程度のレシオが得られたの
に加えて、本発明のバックゲート・バイアス効果の利用
で容易に４以上のセル・レシオが得られる。その理由
は、駆動用ＭＯＳトランジスタの下層のＳＯＩ基板領域
がＶｃｃ電位に設定され、しきい値の低シフトがなされ
るためである。例えば、電源電圧Ｖｃｃが２Ｖの場合
に、転送用ＭＯＳトランジスタのしきい値が０．７Ｖで
あるときに、０．５Ｖのしきい値シフトを生じさせる
と、約１．９倍の駆動能力比となり、全体として４程度
のセル・レシオが得られるからである。

【００７４】また、本発明の第２の効果は、負荷抵抗素
子をＳＯＩ基板中に側壁絶縁膜を用いて縦型に構成する
ことで、ＳＯＩ構造の周囲電界の影響が低減されること
である。その理由は、開口部の上部、底部に負荷抵抗素
子の両端の導電体層が配置され、縦型構造で基板表面方
向の電界と垂直方向に配置されるためである。

【００７５】さらに、本発明の第３の効果は、縦型の負
荷抵抗素子の形成において、ＳＯＩ基板の絶縁体層の厚
さに制限されることなく、寸法を設定することが可能に
なることである。その理由は、縦型の負荷抵抗素子を構
成する際に、側壁絶縁膜を抵抗素子の外周に設置するこ
とにより、外周部の材質が絶縁体あるいは導電体によら
ず配置することが可能になるためである。

【００７６】そして、本発明のスタティック型メモリセ
ル構造は、半導体メモリ装置の高集積化と共に低電圧化
と高速化の両立を可能にするようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を説明するメモリセ
ルの平面図である。

【図２】上記メモリセルの断面図である。

【図３】上記メモリセルの製造工程順の断面図である。

【図４】本発明の第２の実施の形態を説明するメモリセ
ルの平面図である。

【図５】上記メモリセルの断面図である。

【図６】上記メモリセルの製造工程順の断面図である。

【図７】本発明の第３の実施の形態を説明するメモリセ
ルの平面図である。

【図８】上記メモリセルの断面図である。

【図９】上記メモリセルの製造工程順の断面図である。

【図１０】ＳＲＡＭメモリセルの等価回路図である。

【図１１】従来の技術のメモリセルの平面図である。

【図１２】上記メモリセルの断面図である。

【符号の説明】

１シリコン基体２エピタキシャル層３，３ａＰ⁺拡散層４絶縁体層５，４２ＳＯＩチャネル領域５’ ＳＯＩ層６，１０３ゲート絶縁膜７，７ａ，１０４ゲート電極８，８ａ，１０５，１０５ａワード線９，９ａ，１０，１０ａ，４１ＳＯＩＮ⁺領域１１，１０８第１層間絶縁膜１２，１２ａ，１１０セル内接続層１３，１３ａ，１０９ゲート電極コンタクト１４側壁絶縁膜１５，１５ａ，１１１高抵抗体層１６，１６ａＳＯＩ活性層コンタクト１７，１１３第２層間絶縁膜１８，１１４グランド配線コンタクト１９，１１５グランド配線２０，１１６第３層間絶縁膜２１，２１ａ，１１７，１１７ａビット線コンタク
ト２２，２２ａ，１１８，１１８ａビット線２３，１１９第４層間絶縁膜２４，３３，４５レジストマスク２５，３４，４６基体コンタクト３１Ｎ⁺拡散層３２基体コンタクトＮ⁺領域４３共通コンタクト４４，４４ａＰ⁺拡散層コンタクトＱ１，Ｑ２駆動用ＭＯＳトランジスタＱ３，Ｑ４転送用ＭＯＳトランジスタＲ１，Ｒ２負荷抵抗素子Ｎ１，Ｎ２ノードＢＬ１，ＢＬ２ビット線ＷＬワード線Ｖｃｃ電源ＧＮＤ接地電位１０１シリコン基板１０２フィールド酸化膜１０６，１０７Ｎ⁺領域１１２，１１２ａＶｃｃ配線層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 29/786

Claims

【特許請求の範囲】

【請求項１】ＳＯＩ基板上に構成されるスタティック
型メモリセル構造であって、前記ＳＯＩ基板の下地基板
に導電型のＰ型領域とＮ型領域とが形成され前記Ｐ型領
域およびＮ型領域にそれぞれ異る電圧が印加され、前記
ＳＯＩ基板のＳＯＩ層上に形成される複数の絶縁ゲート
電界効果トランジスタに対して前記異る電圧に対応する
異るバックゲート・バイアスがそれぞれ印加され、前記
複数の絶縁ゲート電界効果トランジスタの駆動能力に差
が設けられていることを特徴とするスタティック型半導
体メモリ装置。
【請求項２】スタティック型メモリセルの転送用ＭＯ
Ｓトランジスタに対する前記バックゲート・バイアスが
接地電位であり、駆動用ＭＯＳトランジタに対する前記
バックゲート・バイアスが電源電位であるように設定さ
れていることを特徴とする請求項１記載のスタティック
型半導体メモリ装置。
【請求項３】前記下地基板が一導電型で高濃度不純物
を含有する半導体基板とその表面に形成される同導電型
のエピタキシャル層で構成されていることを特徴とする
請求項１または請求項２記載のスタティック型半導体メ
モリ装置。
【請求項４】スタティック型メモリセルのフリップフ
ロップ回路の負荷抵抗素子が、ＳＯＩ基板の下地基板に
達する開口部を通して前記下地基板のＮ型領域に接続さ
れ前記開口部の側壁に設けた側壁絶縁膜に被着される高
抵抗体層で構成されており、前記高抵抗体層がＳＯＩ層
上に形成される絶縁ゲート電界効果トランジスタのドレ
イン領域に接続されていることを特徴とする請求項２ま
たは請求項３記載のスタティック型半導体メモリ装置。
【請求項５】前記高抵抗体層が接続される前記下地基
板のＮ型領域が電源電位になるように設定されているこ
とを特徴とする請求項４記載のスタティック型メモリ装
置。