KR0155182B1

KR0155182B1 - Tft 부하를 갖는 반도체 스태틱 메모리 장치

Info

Publication number: KR0155182B1
Application number: KR1019940034834A
Authority: KR
Inventors: 히데다까 나쯔메
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1993-12-17
Filing date: 1994-12-17
Publication date: 1998-10-15
Also published as: JPH07176632A; JP2601171B2; KR950021667A; US5757031A

Abstract

SRAM의 각 메모리 셀은 구동 MOSFET의 게이트 전극이 제1 도전막에 의해 형성되며, 부하 TFT의 게이트 전극이 제3 도전층에 의해 형성되며, 제2 도전막은 두개의 게이트 전극이 서로 중첩하지 않는 영역에서 존재하지 않는 구조를 갖는다. 제2 도전막이 패터닝될 후에, 제1 층간 절연막은 동일한 포토리소그래피 마스크를 사용하여 연속하여 제거된다. 메모리 셀의 메모리 노드에서의 기생 용량은 두개의 게이트 전극간의 절연막의 얇음에 의해서 증가하기 때문에, SRAM은 소프트 에러에 우수한 내성을 갖는다.

Description

TFT부하를 갖는 반도체 스태틱 메모리 장치

제1도는 종래의 SRAM의 메모리 셀의 등가 회로.

제2도는 본 발명의 실시예에 따른 SRAM의 메모리 셀 및 제1도에 도시한 메모리 셀의 물리적 구조로 도시한 평면도.

제3도는 A-A'라인을 따라 취한 제2도에 도시한 메모리 셀의 단면도.

제4도는 메모리 셀에서 제1도의 메모리 노드(N2)의 전위를 도시한 타임 챠트.

제5도는 메모리 셀에서 소프트 에러 메카니즘(soft error mechanism)을 설명하는데 사용된 제1도의 부분 등가 회로.

제6도는 본 발명에 따른 SRAM과 종래의 SRAM을 비교하기 위해서 박막 트랜지스터의 게이트 전극의 신호 레벨에 대한 타임 챠트를 도시한 그래프.

제7도는 본 발명의 제1 실시예에 따른 SRAM의 메모리 셀의 단면도.

제8도는 제7도에 도시한 메모리 셀의 등가 회로.

제9a, 9b, 9c도 각각은 제1 실시예, 종래의 경우 및 제2 실시예의 메모리 셀에 대한 부분 단면도.

제10도는 제2도의 메모리 셀에서 구동 MOSFET의 활성 영역을 상세히 도시한 평면도.

제11도는 제2도의 메모리 셀에서 접촉홀, 벌크 MOSFET의 게이트 전극 및 고농도 불순물 N형 영역을 상세히 도시한 평면도.

제12도는 제2도의 메모리 셀에서 비아 홀과 접지 라인을 상세히 도시한 평면도.

제13도는 제2도의 메모리 셀에서 비아 홀과 TFT의 게이트 전극을 상세히 도시한 평면도.

제14도는 제2도의 메모리 셀에서 비아 홀, TFT의 박막 활성 영역을 상세히 도시한 평면도.

제15도는 제2도의 메모리 셀에서 고농도 불순물 P형 영역으로 도펀트를 도입하기 위한 마스크 패턴을 상세히 도시한 평면도.

제16도는 제2도의 메모리 셀에서 비아 홀과 상보 데이터 라인을 상세히 도시한 평면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 :웰 영역

3 : 필드 산화막 6, 19 : 게이트 절연막

7 : 접촉홀 8, 15, 18, 21 : 다결정화된 실리콘막

9 : 고농도 불순물 N형 영역 10, 12 : 저농도 불순물 N형 영역

11 : 측벽 스페이서 13, 16, 22 : 산화 실리콘막

14, 17, 20, 24 : 비아 홀 23 : BPSG막

25 : 장벽 금속막 26 : 알루미늄 합금막

28 : 패시베이션 막 Qt1, Qt2 : 벌크 전송 MOSFET

Qd1, Qd2 : 벌크 구동 MOSFET N1, N2 : 메모리 노드

WL : 워드라인 DL1, DL2 : 상보 데이터 라인

V_SS: 접지라인 V_cc: 전원 공급 라인

본 발명은 트랜지스터 부하를 갖는 반도체 스태틱(static) 메모리 장치에 관한 것으로, 특히 부하 소자로서 TFT(Thin Film Transistor; 박막 트랜지스터)를 포함하는 SRAM(Static Random Access Memory)에 관한 것이다.

SRAM에서, 메모리 셀은 상보 데이터 라인 및 메모리 셀 어레이내의 메모리 셀을 선택하는 워드 라인이 각각 교차되는 부분에 접속된다. 메모리 셀은 두개의 전송 MOSFET와 단일의 플립플롭 회로로 구성되며, 상기 플립플롭 회로는 두개의 엇갈려 접속된 인버터와 이들에 대한 두개의 상호 접속 라인을 포함한다. 각각의 인버터는 구동 MOSFET, 이를 위한 부하 소자. 접지 라인 및 전원 공급 라인으로 구성된다. 통상, 전송 MOSFET 및 구동 MOSFET는 벌크 반도체 기판내에 형성되는 소위 벌크 N-채널 MOSFET(벌크 NMOSFET)이다.

4메가 비트 또는 그 이상의 메모리 용량을 갖는 고집적 SRAM에 있어서, N형 다결정화된 실리콘막에 형성된 P 채널 박막 트랜지스터는 통상 플립플롭 회로를 형성하는 각각의 인버터용 부하 소자로서 사용된다. 제1도는 상기 기술된 구조를 채택한 전형적인 SRAM 메모리 셀의 등가 회로를 도시한 것이다.

상보 데이터 라인(DL1 및 DL2)은 벌크 기판 MOSFET로서 각각 형성된 전송 MOSFET(Qt1 및 Qt2)을 통해 플립플롭 회로에 접속된다. 전송 MOSFET(Qt1 및 Qt2)의 게이트는 워드 라인(WL)에 접속된다. 플립플롭 회로는 벌크 MOSFET로서 각각 형성된 구동 MOSFET(Qt1 및 Qt2), 메모리 노드 N1 및 N2에 기억된 데이터를 보존하여 상기 메모리 노드(N1 및 N2)에 미소 전류를 공급하는 각각의 부하 TFT(Qt1 및 Qt2), 접지 라인(V_SS), 전원 공급 라인(V_CC) 및 두개의 엇갈려 접속된 상호 접속 배선으로 구성된다.

부하 TFT(Qp1)의 게이트 전극에 접속된 라인은 저항 소자(R1)를 갖는 반면 부하 TFT(Qp2)게이트 전극에 접속된 라인은 저항 소자(R2) 갖는다. 기생 용량(C1')은 부하 TFT(Qp1)의 게이트 전극과 벌크 구동 FET(Qd2)의 게이트 전극간에 형성되는 반면, 기생 용량(C2')은 부하 TFT(Qp2)의 게이트 전극과 벌크 구동 TFT(Qd1)의 게이트 전극간에 형성된다. 다른 기생 저항서 및 용량성 성분이 제1의 메모리 셀내의 라인들 상의 다른 부분에도 존재하지만, 이에 대한 설명은 여기서 생략한다.

상기 설명한 SRAM의 메모리 워드 라인(WL)을 고전위로 유지함으로써 활성화 된다. 이어서, 데이터 라인(DL1 및 DL2)의 하이 레벨 및 로우 레벨에 의한 데이터는 데이터 라인 (DL1 및 DL2)으로부터 벌크 전송 FET(Qp1 및 Qd2)를 통해 메모리 노드(N1 및 N2)로 전송되어 이 메모리 노드(N1 및 N2)에 기억되거나, 그렇지 않다면 데이터 라인(DL1 및 DL2)을 통해 메모리 노드(DL1 및 DL2)의 하이 레벨 및 로우 레벨인 데이터가 독출된다.

종래의 SRAM의 구조를 이의 제조 단계와 함께 도면을 참조하여 설명한다. 제2도는 상기 기술된 전형적인 SRAM의 메모리 셀의 평면도이며, 제3도는 제2도의 A-A' 라인을 따라 취한 메모리 셀의 단면도이다. 벌크 전송 MOSFET(Qt1 및 Qt2)와 벌크 구동 MOSFET(Qd1 및 Qd2)는 게이트 전극(8a, 8b, 8c) 뿐만 아니라 활성 영역(5a, 5b, 5c)으로 구성된다. 활성 영역(5a, 5b, 5c)은 P웰 영역(2) 상에 형성된 필드 산화막(3)에 의해서 분리되는데, 이 필드 산화막은 N형 실리콘 기판(1)의 주 표면상에 형성되었으며, 반면에 게이트 전극(8a, 8b, 8c)은 제1 도전막(8)을 패터닝하여 형성한다.

활성 영역(5a)은 접촉홀(7a)을 통해 게이트 전극(8b)에 상호 접속되는 반면 활성 영역(5b 및 5c)는 접촉홀(7b 및 7c)을 통해 각각 게이트 전극(8c)에 상호 접속된다. N형 도펀트는 열확산 동안에 도전막(8)으로 도입되므로, 고농도 불순물 N형 영역(9)은 접촉홀(7a-7c) 바로 밑에 각각 위치한 활성 영역(5a-5c)내에 형성된다.

제조에 있어서, 게이트 전극(8a-8c)과 이 전극의 측벽 상에 형성된 측벽 절연 스페이서(11)를 마스크로 사용하여, N형 도펀트가 고농도로 활성 영역(5a-5c)으로 도입된다. 다음에 제1회째 열처리가 고온에서 수행되어 고농도 불순물 N형 영역(12a-12g)이 형성된다. 이들 영역중에서, 영역(12e)은 제1도에 도시한 바와 같이 메모리 노드(N1)에 대응하는 반면, 영역(12f 및 12g)은 제1도에서 도시한 바와 같이 메모리 노드(N2)에 대응한다.

고농도 불순물 N형 영역(9)은 기판(1)에 형성된 확산 영역을 통해 고농도 불순물 N형 영역(12)과 전기적으로 접속된다. 따라서, 구동 MOSFET(Qd1)의 게이트 전극(8c)은 고농도 불순물 N형 영역(12f 및 12g), 즉 메모리 노드(N2)에 전기적으로 접속되는 반면, 구동 MOSFET(Qd2)의 게이트 전극(8b)은 고농동 불순물 N형 영역(12e), 즉 메모리 셀(N1)에 전기적으로 접속된다. 게이트 전극(8b 및 8c)은 메모리 셀에서 두개의 엇갈려 접속하는 상호 접속 배선으로서 사용된다.

접지 라인(V_SS)은 제2 도전막(15)을 패터닝하므로서 형성된다. 구동 MOSFET(Qd1 및 Qd2)의 소스를 구성하는 고농도 불순물 N형 영역(12c 및 12d)은 각각 접촉홀(14a 및 14b)을 통해서 접지 라인(V_SS)을 구성하는 도전막(15a)에 접속된다.

부하 TFT(Qp1 및 Qp2)는 게이트 전극(18a 및 18b) 및 도전막 (21a 및 12b)으로 각각 구성된다. 게이트 전극(18a 및 18b)은 제3 도전막(18)을 패터닝하므로서 형성되는 반면 도전막 패턴(21a 및 21b)은 제4 도전막(21)을 패터닝하므로서 형성되어 부하 TFT(Qp1 및 Qp2)의 소스, 채널 및 드레인을 포함하는 활성 영역을 형성하게 된다. 부하 TFT(Qp1)의 게이트 전극(18a)은 비아 홀(17a)을 통해 구동 MOSFET(Qp1)의 게이트 전극(8c)에 접속되는 반면 부하 TFT(Qp2)의 게이트 전극(18b)은 비아 홀(17b)을 통해 구동 MOSFET(Qp2)의 게이트 전극(8b)에 접속된다.

한편, 제4 도전막 패턴(21a 및 21b)에 있어서, 제2도에 도시한 바와 같이 P형 도펀트는 점선(31a, 32a, 31b, 32b)으로 경계를 이룬 영역으로 공지의 기술을 사용하여 고농도로 도입된다. 고온에서 수행되는 제2 회째의 열처리에 의해서 고농도 불순물 P형 영역(33a, 34a, 33b, 34b)이 형성된다. 고농도 불순물 P형 영역(33a)은 부하 TFT(Qp1)의 소스 영역을 구성하는 반면 고농도 불순물 P형 영역(34a)은 부하 TFT(Qp1)의 드레인 영역을 구성한다. 고농도 불순물 P형 영역(33b)은 부하 TFT(Qp2)의 소스 영역을 구성하는 반면 고농도 불순물 P형 영역(34b)은 부ㅏ TFT(Qp2)의 드레인 영역을 구성한다. TFT(Qp1)의 P형 영역(33a 및 33b)은 또한 메모리 셀의 전원 공급라인(V_cc)을 구성한다. TFT(Qp1)의 드레인(34a)은 비아 홀(20b)을 통해 TFT(Qp2)의 게이트 전극(18b)에 접속되는 반면 TFT(Qp2)의 드레인(34b)은 비아 홀(20a)을 통해 부하 TFT(Qp1)의 게이트 전극(18a)에 접속된다.

상보 데이터 라인(DL1 및 DL2)은 각각 상호 접속 배선(27a 및 27b)에 의해서 구현되며, 이 상호 접속 배선은 장벽 금속막(25) 및 알루미늄 합금막(26)을 포함하는 2층의 적층막(27)을 패터닝하여 형성된다. 이들 상호 접속 배선(27a 및 27b)은 각각 비아 홀(24a 및 24b)을 통해 전송 FET의 제1 고농도 불순물 N형 영역(12a 및 12b)에 접속된다.

상기 기술된 구조를 갖는 종래의 SRAM은 예를 들면 JP-A-90-295164호에 개시되어 있다. 그러나, 공보에 개시된 SRAM에서는, 제2 도전막이 벌크 MOSFET의 일부분 상에만 확장하는 제1도 내지 제3도를 참조하여 기술된 구조와는 달리, 제2 도전막은 메모리 셀용 벌크 MOSFET 상의 거의 전체에 걸쳐 확장하고 있다.

본 발명의 목적은 소프트 에러에 대한 보다 높은 내성을 얻도록 큰 기생 용량을 갖는 SRAM의 개선된 메모리 셀 구조를 제공하는 것이다.

본 발명에 따라서, 스태틱 랜덤 억세스 메모리에 있어서,

주 표면을 갖는 반도체 기판;

상기 주 표면상에 연속하여 놓이며 각각이 패턴을 갖고 형성되는 제1 도전막, 제1 층간 절연막, 제2 도전막, 제2 층간 절연막, 제3 도전막, 제3 층간 절연막, 및 제4 도전막;

상기 주 표면상의 벌크 활성 영역과 상기 제1 도전막의 일부로서 형성된 게이트 전극을 각각 갖는 벌크 MOSFET; 및

상기 제3 도전막의 일부로서 형성된 게이트 전극과 상기 제4 도전막의 일부로서 박막 활성 영역을 각각 갖는 박막 MOSFET를 포함하며, 상기 제1 도전막은 상기 제2 층간 절연막과 직접 접촉하는 확장 부분을 가지며, 상기 확장 부분은 상기 제3 도전막에 평행하게 확장하는 이러한 스태틱 랜덤 억세스 메모리가 제공된다.

본 발명에 따른 SRAM에서, 상기 기술된 구조를 사용하는 대신에, 제1 층간 절연막의 나머지 부분보다 얇게 형성된 제1 층간 절연막의 일부와 함께 제2 층간 절연막을 통해서 제1 도전막과 제3 도전막이 소정의 위치에서 서로 대향하는 수정된 구조를 사용할 수 있다.

본 발명에 따라 SRAM에서 얻는 잇점은 다음과 같다.

제2 층간 절연막만을 통해서 또는 제1 층간 절연막의 다른 부분보다 얇게 형성된 제1 층간 절연막과 함께 제2 층간 절연막을 통해서 제1 도전막과 제3 도전막이 소정의 위치에서 서로 대향한다. 이 구조는 벌크 MOSFET의 게이트 전극과 박막 트랜지스터의 게이트 전극간의 기생 용량을 증가시켜 박막 트랜지스터의 게이트 전극에서의 신호는 α 입자가 메모리 셀을 히트(hit)시키더라도 서서히 변함으로써 메모리 셀의 소프트 에러를 방지할 수 있다.

본 발명의 상기 및 다른 목적, 특징 및 윗점은 첨부한 도면에 따라 취한 다음의 설명으로부터 명백할 것이다.

본 발명의 실시예를 설명하기에 앞서, 전에 설명한 종래의 SRAM에 대한 문제를 본 발명의 이해를 돕기 위해 설명한다.

상기 기술된 형태의 종래 SRAM에서, 기입(write-in) 동작은 이하 기술되는 바와 같이 수행된다.

워드 라인(WL)을 선택하고 전송 MOSFET(Qt1 및 Qt2)를 턴 온시킨 후에, 예를 들면 로우 레벨이 데이터 라인(DL1)으로부터 메모리 노드(1)로 기입되는 반면 하이 레벨은 데이터 라인(DL2)으로부터 메모리 노드(2)로 기입된다. FET(Qt1 및 Qt2)가 워드 라인(WL) 선택을 중지함에 의해서 턴 오프되는 즉시, 하이 레벨을 향하여 상승하는 메모리 노드(N2)는 미쳐 V_cc레벨에 도달하지 못함으로 구동 전류는 TFT(Qp2)를 통해 메모리 노드(N2)로 흐르며, 여기서 메모리 노드(N2)는 결국 V_cc레벨에 이르게 된다. 하이 레벨이 메모리 노드(N1)에 기입되고 로우 레벨이 메모리 노드(N2)에 기입되는 경우에도 이와 동일한 현상이 발생한다.

SRAM의 메모리 셀에 기억된 데이터의 파괴는 하이 레벨의 전위가 노이즈인, 메모리 노드에서의 누설 전류로 인해 로우 레벨에 대응하는 전위에 접근할 때 발생한다. 최근의 SRAM은 증가된 메모리 용량을 갖기 때문에, 메모리 셀 각각의 영역의 크기가 감소하여, 이에 의해서 메모리 노드의 기생 용량이 작아지게 된다. 이러한 RAM에서, 노이즈에 대한 내성은 결과적으로 감소하여 소프트 에러에 대한 내성은 SRAM의 중요 팩터가 되는 것이다.

소프트 에러는 메모리 노드 근처에 α 입자의 도입에 기인하여 기판 내에 발생한 음 전하에 의해서 메모리 노드에 기억된 하이 레벨의 신호가 파괴될 때 발생한다.

제1도에 도시한 SRAM의 메모리 셀의 등가 회로에 있어서, 메모리 노드(N2)에는 신호 로우 레벨이 기억되어 있고 메모리 노드(N1)에는 신호 로우 레벨이 기억되어 있다고 가정한다. 이 상태에서, TFT(Qp2)는 온 상태에 있는 반면 TFT(Qp1)는 오프 상태에 있게 된다. 메모리 노드(N2)의 전위를 도시한 제4도에서, 메모리 노드(N2)의 전위는 메모리 노드(N2)에 α 입자가 시간(T) 순간에 도입될 때 도면에 도시한 바와 같이 반전된다. 전위의 반전이 제1도에 도시된 노드(A)로 즉시 전송된다면, TFT(Qp1)은 즉시 턴 온되어 온 전류는 부하 TFT(Qp1)을 통해 메모리 노드(N1)로 흐르고, 상기 메모리 노드에는 로우 레벨이 기억되며, 이에 의해서 메모리 노드(N1)에서의 전위가 하이 레벨이 된다. 결과적으로, 메모리노드에 기억된 데이터는 반전되며, 이는 메모리 셀에 기억된 정보의 파괴를 의미하는 것이다.

제1도에 도시한 바와 같이, 저항기(R1) 및 캐패시터(C1')로 구성된 RC 직렬(필터) 회로는 메모리셀의 메모리 노드(N2)와 메모리 노드(N1) 사이에 존재한다. 제5도는 제1도에 도시한 회로로부터 발췌한 필터 회로를 도시한 것이다. 제5도에 도시한 필터 회로의 효과에 기인하여, 제1도의 노드(A)에서의 전위는 메모리 노드(N2)의 전위가 제4도에 도시한 바와 같이 반전될 때에도 제6도에 실선으로 도시된 바와 같이 점진적으로 감소한다. 노드(A)의 전위는 TFT(Qp1)의 게이트 전위이기 때문에, TFT(Qp1)는 즉시 턴 온되지 않는다.

TFT(Qp1)가 오프 상태에서 온 상태로 턴되기 전에 충분한 온 전류가 온 상태에 있는 다른 TFT(Qp2)를 통해 메모리 노드(N2)로 흐른다면, 메모리 노드(N2)의 전위는 결국 하이 레벨로 복귀하므로 데이터 파괴가 발생하지 않는다.

구동 MOSFET의 게이트 전극과 대응하는 부하 TFT의 게이트 전극간에 형성된 기생 용량(C1')가 커질수록, 노드(A)에서의 전위의 변화 속도는 점점 느려지게 된다. 상세히 살펴보면, 만약 용량(C1')을 크게 할 수 있다면, 메모리 노드(N2)에 α 입자의 도입부터 TFT(Qp1)의 턴 온까지의 시간 간격은 더욱 길어져 충분한 전하가 TFT(Qp2)를 통해 메모리 노드(N2)로 공급된다. 따라서, 메모리 노드(N2)의 전위는 결국 하이 레벨로 복귀할 수 있다. 결과적으로, 소프트 에러에 의한 데이터의 파괴가 발생하지 않으며, 따라서 소프트 에러에 대한 내성이 개선된다.

기생 용량(C1')을 증가시키기 위해서, 3가지 구조를 생각해 볼 수 있다. 제1 구조는 제1 도전막에 의해 형성된 구동 MOSFET의 게이트 전극과 충분한 영역을 갖는 제3 도전막에 의해 형성된 부하 TFT의 게이트 전극이 중첩하도록 하는 구조이다. 제2 구조는 제1 도전막과 제3 도전막간에 배치된 층간 절연막이 보다 얇은 막으로 만들어진 구조이다. 제3 구조는 층간 절연막용 물질을 높은 유전 상수를 갖는 다른 물질로 대체한 구조이다.

그러나, 제1 구조는 메모리 셀의 레이아웃에 의해 제한되는 반면 제3 구조는 새로운 절연막을 채용함에 있어 위험이 따른다. 제2 구조에 있어서 각각의 층간 절연막을 보다 얇게 만들면, 유전 파괴(dielectric breakdown)의 위험이 증가한다는 결점을 갖는다. 따라서, 상기 구조의 어느 것도 안전하게 사용할 수 없다.

이제, 본 발명의 실시예에 따른 SRAM에 대해서 이의 제조 공정과 함께 도면을 참조하여 설명한다.

제7도는 본 발명의 제1 실시예에 따른 SRAM의 메모리 셀을 도시한 것이다. 이 메모리 셀의 평면도는 제2도와 동일하기 때문에, 제2도는 이하 제7도의 평면도로서 언급될 것이다. 그러므로, 제7도는 제2도에서 A-A' 라인을 따라 취한 단면도이다. 제8도는 제2도 및 제7도의 SRAM의 메모리 셀의 등가 회로를 도시한 것이다.

벌크 N 채널 전송 MOSFET(이하 전송 FET라 함)(Qt1 및 Qt2)와 벌크 N 채널 구동 MOSFET(이하 구동 FET라 함)(Qd1 및 Qd2)는 도 2 및 도 7에 도시된 바와 같이 게이트 전극(8a, 8b, 8c)과 함께 활성 영역(5a, 5b, 5c)으로 구성된다. 활성 영역(5a, 5b, 5c)은 벌크 N형 실리콘 기판(1)의 주 표면으로 P형 도펀트를 확산하여 형성된 P웰 영역(2)에 형성되며, 전기적 절연을 위하여 실리콘 이산화막(3)에 의해 분리된다. 게이트 전극(8a, 8b, 8c)은 제1 도전막(8)을 패터닝하므로서 형성된다.

전송 FET(Qt1 및 QT2)의 게이트 전극은 제1 층 도전막(8a)으로 형성되는 반면 구동 FET(Qd1 및 Qd2)의 게이트 전극은 각각 제1 도전막(8c 및 8b)으로 형성된다. 워드 라인(WL)의 일부가 게이트 전극(8a)에 의해서 구성된다.

제조에 있어서, 벌크 FET의 게이트 전극을 구성하는 패턴화된 다결정화된 실리콘막(8a-8c)과 게이트 전극(8a-8c)의 측벽 상에 형성된 측벽 절연막(11)을 마스크로 사용하여, N형 도펀트가 고농도로 활성 영역(5a-5c)으로 도입된다.

이어서, 제1 회째의 열처리가 고온에서 행해져 고농도 불순물 N형 영역(12a-12g)이 형성된다. 전송 FET(Qt1 및 Qt2)의 제1 고농도 불순물 N형 영역은 각각 N형 영역(12a 및 12b)에 의해 형성된다. 구동 FET(Qd1 및 Qd2)의 소스는 각각 N형 영역(12c 및 12d)에 의해 형성된다. 전송 FET(Qt1)의 제2 고농도 불순물 N형 영역 및 구동 FET(Qd1)의 드레인은 N형 영역(12e)에 의해서 형성된다. 전송 FET(Qt2)의 제2 고농도 불순물 N형 영역은 N형 영역(12f)에 의해 형성되는 반면 구동 FET(Qd2)의 드레인은 N형 영역(12g)에 의해서 형성된다. N형 영역(12e)은 제8도에 도시한 메모리 노드(N1)에 대응하는 반면 N형 영역(12f 및 12g)은 제8도에 도시한 메모리 노드(N2)에 대응한다.

제8도에 도시한 접지 라인(V_SS)은 제2 도전막(15)을 패터닝함으로써 형성된다. 구동 FET(Qd1 및 Qd2)의 소스를 이루는 고농도 불순물 N형 영역(12c 및 12d)상에 접촉홀(14a 및 14b)을 형성하고 이 홀을 통해 고농도 불순물 N형 영역(12c 및 12d)는 구동 FET(Qd1 및 Qd2)의 소스가 접지 전위를 유지하도록 접지 라인(V_SS)(15a)에 접속된다.

본 발명을 좀더 효과적으로 하기 위해서, 패턴화된 접지 라인(V_SS)(15a)은 실제로는 배치되지 않거나, 또는 구동 FET(Qd1)의 게이트 전극(8c)과 TFT(Qp2)의 게이트 전극이 서로 중첩되는 영역의 각각에서, 그리고 구동 FET(Qd2)의 게이트 전극(8b)과 부하 TFT(Qp1)의 게이트 전극이 서로 중첩되는 영역의 각각에서 매우 작은 영역만을 점유하는 것이 바람직하다.

제8도에 도시한 P채널 부하 TFT(이하 부하 FTF)(Qp1 및 Qp2)는 제3 도전막(18)을 패터닝하여 형성한 게이트 전극(18a 및 18b), 부하 TFT의 소스, 채널 및 드레인 영역을 갖는 제4 도전막(21)을 패터닝하여 형성한 박막 활성층(21a 및 21b)을 갖는다. TFT(Qp1)의 게이트 전극(18a)은 비아 홀(17a)을 통해 구동 FET(Qd1)의 게이트 전극(8c)에 접속되는 반면 부하 TFT(Qp2)의 게이트 전극(18b)은 비아 홀(17b)을 통해 구동 FET(Qd2)의 게이트 전극(8b)에 접속된다.

한편, 부하 TFT의 활성층(21a 및 21b)에서 P형 도펀트는 공지의 기술을 사용하여 제2도에 도시한 점선(31a, 32a, 31b, 32b)로 경계를 이룬 영역에 고농도로 도입된다. 고농도 불순물 P형 영역(33a, 34a, 33b, 34b)은 고온에서 수행되는 제2회째의 열처리에 의해서 형성된다. 고농도 불순물 P형 영역(33a)은 부하 TFT(Qp1)의 소스 영역을 이루는 반면 고농도 불순물 P형 영역(34a)은 드레인 영역을 이룬다. 고농도 불순물 P형 영역(33b)은 부하 1019TFT(Qp2)의 소스 영역을 이루는 반면 고농도 불순물 P형 영역(34b)은 드레인 영역을 이룬다. 영역(33a 및 33b)은 메모리 셀의 전원 공급 라인(V_cc)의 일부를 또한 이루고 있다.

부하 TFT(Qd1)의 드레인(34a)은 비아 홀(20b)를 통해 TFT(Qp2)의 게이트 전극(18b)에 접속되는 반면 부하 TFT(Qd2)의 드레인(34b)은 비아 홀(20a)를 통해 TFT(Qp1)의 게이트 전극(18a)에 접속된다.

상보 데이터 라인(DL1 및 DL2)은 장벽 금속막(25) 및 알루미늄 합금막(26)을 포함하는 2층의 적층막(27)을 패터닝하여 상호 접속배선(27a 및 27b)에 의해 형성된다. 상기 상호 접속 배선(27a 및 27b)은 비아 홀(24a 및 24b) 각각을 통해 전송 FET의 제1 고농도 불순물 N형 영역(12a 및 12b)과 전기적 접촉을 이룬다.

본 실시예에 따라 기술된 구조 및 제조 단계는 종래의 SRAM의 경우와 유사하다. 다음에, 본 발명에 따라 SRAM 특유의 구조에 대해서 제7, 8, 9a, 9b, 9c도 및 제10 내지 16도를 참조하여 상세히 기술한다. 제10도 내지 제16도는 다음과 같다. 제10도는 메모리 셀에서 구동 MOSFET의 활성 영역(5a, 5b, 5c)의 상세한 평면도, 제11도는 메모리 셀에서 접촉홀(7a, 7b, 7c), 벌크 MOSFET의 게이트 전극(8a, 8b, 8c) 및 고농도 불순물 N형 영역(12a, 12b, 12c, 12d, 12e, 12f, 12g)를 상세히 도시한 평면도, 제12도는 제2도의 메모리 셀에서 비아 홀(14a 및 14b) 및 접지 라인(V_SS)에 대해서 상세히 도시한 평면도, 제13도는 메모리 셀에서 비아 홀(17a 및 17b)과 TFT의 게이트 전극(18a 및 18b)을 상세히 도시한 평면도, 제14도는 메모리 셀에서 비아 홀(20a 및 20b) 및 TFT의 박막 활성 영역(21a 및 21b)을 상세히 도시한 평면도, 제15도는 제2도의 메모리 셀에서 고농도 불순물 P형 영역(33a, 33b, 34a, 34b)에 도펀트를 도입하기 위한 마스크 패턴(31a, 31b, 32a, 32b)을 상세히 도시한 평면도, 제16도는 메모리 셀에서 비아 홀(24a 및 24b)과 상보 데이터 라인(27a 및 27b)을 상세히 도시한 평면도이다.

메모리 장치의 주변 회로를 구성하는 CMOS 회로는 앞서 기술한 종래의 기술과 결합하여 이하 기술되는 방법을 사용하여 제조될 수 있음에 유의한다. 본 발명에 따른 SRAM의 메모리 셀이 벌크 N형 실리콘 기판의 주 표면 상에 주어진 단일의 웰상에 형성될지라도, 메모리 셀은 예를 들면 P형 실리콘 기판의 주 표면상에 제공된 2개의 웰상에도 역시 형성될 수 있다.

먼저, 약 10¹⁸내지 10¹⁹atoms/㎤의 불순물 농도 및 약 2-3㎛의 깊이를 갖는 P웰(2)은 공지의 기술에 의해서 N형 실리콘 기판(1)의 주 표면상에 형성된다. 이어서, 전기적 절연을 위한 실리콘 이산화막으로 된 필드 산화막(3)은 실리콘 웨이퍼의 국부 산화(local oxidation)에 의해서 형성되며, 이어서, 그 밑에서 P형 불순물-확산층을 이루는 채널 스톱층(4)이 형성된다. 필드 산화막(3)은 약 300-500nm의 두께인 것이 바람직하다.

두 번째로, 벌크 MOSFET의 임계 전압을 제어하도록 필드 산화막(3)으로 분리된 활성 영역으로 도펀트를 도입한다. 임계 전압을 조절하기 위한 도펀트로서 예를 들면 보론 이온을 어셉터로 약 30 KeV의 가속 에너지와 약 10¹²atoms/㎠의 농도로 포토리소그래피(photolithography) 및 이온 주입 기술을 사용하여 채널 영역에 도입시킨다.

다음에, 벌크 MOSFET의 게이트 절연막을 형성하기 위해 패턴화되는 실리콘 이산화막(6)이 벌크 실리콘 기판의 주 표면을 덮도록 형성한다. 게이트 절연막(6)은 약 10-15nm의 두께로 열산화에 의해 헝성된다. 산화막(6)은 벌크 구동 FET(Qd1 및 Qd2)의 게이트 절연막 뿐만 아니라 벌크 전송 MOSFET(Qt1 및 Qt2)의 게이트 절연막을 이룬다.

여기서, P웰(2)은 필드 산화막(3)을 형성한 후 임의의 기술, 예를 들면 MeV-가속 이온 주입(MeV-accelerated ion-implantation) 기술을 사용하여 형성될 수 있다. 이때, 벌크 MOSFET의 임계 전압을 조절하기 위한 도펀트를 도입하기 위해서 포토리소그래피로 형성되는 것과 동일한 마스크가 P웰 영역(2)을 형성하기 위해서 P형 도펀트를 도입하는데에도 사용될 수 있다.

다음에, 포토리소그래피 기술 및 습식 에칭 기술을 사용하여 게이트 절연막(6)에 접촉홀(7)을 형성한다. 이어서, 벌크 MOSFET의 게이트 전극이 형성된다. 상세히 설명하면, 벌크 MOSFET의 게이트 전극을 위해서 실리콘 기판의 주 표면을 덮은 제1 층의 도전막으로서 약 200nm 두께의 다결정화된 실리콘막(8)이 LP-CVD(저압 화학 기상 증착; Low Pressure Chemical Vapor Deposition)에 의해서 먼저 증착된다. 인과 같은 N형 도펀트는 이때 열확산에 의해서 다결정화된 실리콘막(8)으로 도입된다. 다음으로, 다결정화된 실리콘막(8)은 포토리소그래피 및 건식 에칭으로 패턴되어 설계된 형태의 다결정 실리콘 패턴(8a, 8b, 8c)를 얻는다. 다결정 실리콘 패턴(8a)은 전송 FET(Qt1 및 Qt2)의 게이트 전극을 이루며, 다결정 실리콘 패턴(8b)은 구동 FET(Qd2)의 게이트 전극을 이룬다. 다결정 실리콘 패턴(8a)은 또한 워드 라인(WL)의 일부를 형성한다.

접촉홀(7)이 형성되어 이를 통해 구동 FET(Qd1 및 Qd2)의 게이트 전극이 활성 영역에 접속된다. 즉, 접촉홀(7a)은 활성 영역(5a)상에 위치된 일부분에서 게이트 산화막(6)에 형성된다. 마찬가지로, 접촉홀(7b)은 활성 영역(5b)상에 배치되며 접촉홀(7c)은 활성 영역(5c)상에 배치된다. 구동 FET(Qd2)의 게이트 전극을 이루는 다결정 실리콘 패턴(8b)은 접촉홀(7a)을 통해 활성 영역(5a)에 상호 접속되는 반면, 구동 FET(Qd1)의 게이트 전극을 이루는 다결정 실리콘 패턴(8c)은 접촉홀(7b) 및 7c)을 통해 활성 영역(5b 및 5c)에 각각 상호 접속된다. 열 확산에 의해서 다결정화된 실리콘막(8)으로 도입된 N형 도펀트는 불순물 확산에 의해서 다시 접촉홀(7) 바로 밑의 활성 영역에 도입되어 고농도 불순물 N형 영역(9)이 형성된다.

다결정화된 실리콘막(8)으로 N형 도펀트를 도입하는 것은 이온 주입 기술 또는 불순물 다결정화된 실리콘막을 형성하기 위해서 증착중에 N형 도펀트를 도입하는 인-시튜(in-situ) 도핑으로 수행될 수 있다. 다결정 실리콘막(8)은 저저항 물질로 구성하여 워드 라인의 저항에 의해 야기된 신호 지연을 감소시키는 것이 좋다. 실제의 예와 같이, 이를테면 텅스텐 또는 티타늄과 같은 내화성 금속과 함께 실리콘에 의해 형성된 실리사이드 및 소위 폴리사이드 구조라 하는 고농도 불순물 다결정 실리콘으로 구성된 혼성막을 사용하는 것이 바람직하다.

이어서, 마스크로서 게이트 전극(8a-8c)을 사용하여 약 40 KeV의 가속 에너지 및 10¹³atoms/㎠의 불순물의 이온 주입 처리로 인과 같은 N형 도펀트를 활성 영역(5a 내지 5c)에 도입한다. 저농도 불순물 N형 영역(10)은 고온에서 수행된 연이은 열처리에 의해서 형성된다.

다음에, 약 100-200nm 두께의 실리콘 이산화막은 LP-CVD 기술에 의해서 증착되어 실리콘 기판의 주 표면을 덮는다. 이어서, 이와같이 증착된 실리콘 이산화막은 비등방성 건식 에칭으로 에치 백되어 게이트 전극(8a-8c)의 측벽상에서 스페이서로 작용하는 측벽 절연막(11)을 형성한다. 마스크로서 게이트 전극(8a-8c) 및 측벽 스페이서(11)을 사용하여, 비소와 같은 N형 도펀트를 약 30 KeV의 가속 에너지 및 10¹⁵atoms/㎠의 불순물의 이온 주입 기술로 활성 영역에 도입시킨다.

이어서 제1 회째의 열처리를 질소 분위기에서 800-900℃ 및 10-15분 동안 수행하여 약 0.1-0.3㎛ 두께의 저농도 불순물 N형 영역(10) 및 저농도 불순물 N형 영역(12)을 활성 영역에 형성한다.

상기 기술된 단계 후에, 벌크 MOSFET(Qt1, Qt2, Qd1, Qd2)의 소스 및 드레인이 각각 저농도 불순물 N형 영역(10) 및 저농도 불순물 N형 영역(12)에 의해서 형성된다. 따라서, MOSFET(Qt1, Qt2, Qd1, Qd2)는 소위 LDD 구조를 갖는다.

더욱이, 고농도 불순물 N 영역(9) 및 저농도 불순물 N형 영역(12)은 기판내의 확산층을 통해 서로 전기적으로 접속된다. 따라서 구동 FET(Qd1)의 게이트 전극을 구성하는 다결정 실리콘 패턴(8c)은 접촉홀(7b, 7c)과 고농도 불순물 N 영역(9)를 통해 고온도 불순물 N형 영역(12f 및 12g)에 전기적으로 접속되는 반면 구동 FET(Qd2)의 게이트 전극을 구성하는 다결정 실리콘 패턴(8b)은 접촉홀(7a)과 고농도 불순물 N 영역(9)를 통해 저농도 불순물 N형 영역(12)e에 전기적으로 접속된다.

다음에, 약 100nm의 두께의 실리콘 이산화막(13)은 실리콘 기판의 주 표면을 덮는 제1 층간 절연막으로서 LP-CVD로 증착된다. 연속하여, 비아 홀(14)은 실리콘 이산화막(13)에 포토리소그래피 및 건식 에칭으로 형성된다.

다음에, 접지 라인(V_SS)이 형성된다. 상세히 설명하면, 먼저 약 100nm 두께의 다결정화된 실리콘막(15)이 실리콘 기판의 주 표면을 덮는 제2 층의 도전막으로서 LP-CVD로 증착된다. 이어서, 비소와 같은 N형 도펀트는 약 20 KeV의 가속 에너지 및 10¹⁶atoms/㎠의 불순물의 이온 주입 기술로 다결정화된 실리콘막(15)에 도입시켜 다결정화된 실리콘막(15)의 저항률을 감소시킨다. 다음에 다결정화된 실리콘막(15)은 패턴되어 실제로 다결정화된 실리콘막만을 제거할 수 있는 포토리소그래피 및 건식 에칭에 의해서 접지 라인(V_SS)(15a)을 형성한다.

다음에, 다결정화된 실리콘막(15)의 패터닝시 사용된 마스크와 동일한 마스크를 사용하여, 실제적으로 실리콘 이산화막만을 제거할 수 있는 건식 에칭 기술로 실리콘 이산화막(13)이 패턴화된다. 결과적으로, 이 산화막(13)은 제2도에 도시한 바와같이 접지 라인(V_SS)(15a)에 이웃한 영역을 제외하고 실제적으로 완전히 제거된다.

구동 FET(Qd1 및 Qd2)의 소스는 비아 홀(14)을 통해 접지 라인(V_SS)에 접속되므로서 소스 영역은 접지 전위를 유지한다. 상세히 설명하면, 비아 홀(14a)은 구동 FET(Qd1)의 소스를 이루는 저농도 불순물 N형 영역(12c)에 배치되는 반면 비아홀(14b)은 구동 FET(Qd2)의 소스를 이루는 고농도 불순물 N형 영역(12d)에 배치된다. 이 영역들(12c 및 12d)는 각각 비아 홀(14a 및 14b)를 통해서 접지 라인(V_SS)(15a)에 접속된다.

접지 라인(V_SS)의 상호 접속 배선 저항을 감소시키기 위해서 다결정화된 실리콘막(15)은 낮은 저항률의 물질로 구성되는 것이 바람직하다. 실제 예에서, 고농도 불순물 다결정화된 실리콘막, 및 텅스텐 또는 티타늄과 같은 내화성 금속 및 실리콘을 포함하는 실리사이드막으로 구성되는 혼성막의 폴리사이드 구조를 사용하는 것이 바람직하다.

약 100nm 두께의 실리콘 이산화막(16)은 실리콘 기판의 주 표면을 덮는 제2 층간 절연막으로서 LP-CVD로 증착된다. 결과적으로, 이하 기술되는 부하 TFT의 게이트 전극은 실리콘 이산화막(16)에 의해서 접지 라인으로부터 전기적으로 절연된다.

종래의 SRAM에서, 부하 TFT의 게이트 전극과 벌크 MOSFET의 게이트 전극은 적층막에 의해서 서로 분리되는데, 상기 적층막은 실리콘 이산화막(13) 및 실리콘 이산화막(16), 즉 제3도에 도시된 바와 같이 제1 및 제2 층간 절연막을 포함한다. 이와 대조적으로, 본 발명에 따른 SRAM으로, 부하 TFT의 게이트 전극과 벌크 MOSFET의 게이트 전극은 단일의 실리콘 이산화막(16), 즉 제7도에 도시된 바와 같이 제2 층간 절연막에 의해서만 서로 분리된다.

비아 홀(17)은 포토리소그래피 및 건식 에칭 기술을 사용하여 실리콘 이산화막(16)에 형성된다. 이때 부하 TFT의 게이트 전극이 형성된다. 상세히 설명하면, 약 100nm 두께의 다결정화된 실리콘막(18)은 실리콘 기판의 주 표면을 덮는 제3 도전막으로서 LP-CVD로 증착된다. 이어서, 인과 같은 N형 도펀트는 약 20 KeV의 가속 에너지 및 10¹³내지 10¹⁵atoms/㎠의 분순물의 이온 주입 기술로 다결정화된 실리콘막(18)에 도입시켜 다결정화된 실리콘막(18)의 저항률을 감소시킨다.

다음에 다결정화된 실리콘막(18)은 패턴화되어 다결정 실리콘 패턴(18a 및 18b)를 얻는다. 다결정 실리콘 패턴(18a)는 부하 TFT(Qp1)의 게이트 전극을 구성하는 반면 다결정 실리콘 패턴((18b)는 부하 TFT(Qp2)의 게이트 전극을 구성한다.

보론과 같은 P형 도펀트를 사용하는 다결정화된 실리콘막(18)의 도핑은 이온 주입 기술에 의해 수행된다. 예를 들면, 보론 이온은 약 15 KeV의 가속 에너지 및 10¹³내지 10¹⁵atoms/㎠의 불순물로 다결정화된 실리콘막(18)에 주입된다. P 채널 부하 TFT는 N형 도펀트가 게이트 전극으로 도입될 경우 N 게이트 전극을 갖게 될 것이며, 반면 TFT는 P형 도펀트가 도입될 경우 P형 게이트 전극을 갖게 될 것이다.

비아 홀(17)은 부하 TFT(Qp1 및 Qp2)의 게이트 전극과 구동 FET(Qd1 및 Qd2)의 게이트 전극간의 상호 접속용으로 사용된다. 상세히 설명하면, 비아 홀(17a)은 구동 FET(Qd1)의 게이트 전극(8c)상에 형성되는 반면 비아 홀(17b)은 구동 FET(Qd2)의 게이트 전극(8b)상에 형성된다. 부하 TFT(Qp1)의 게이트 전극을 이루는 다결정 실리콘 패턴(18a)은 비아 홀(17a)을 통해 구동 FET(Qd1)의 게이트 전극(8c)에 접속되는 반면 부하 TFT(Qp2)의 게이트 전극을 이루는 다결정 실리콘 패턴(18b)은 비아 홀(17b)을 통해 구동 FET(Qd2)의 게이트 전극(8b)에 접속된다.

부하 TFT의 게이트 절연막을 형성하기 위해서 패턴화되는 실리콘 이산화막(19)은 LP-CVD로 약 20-50n 두께를 갖도록 형성되어 실리콘 기판의 주 표면을 덮게된다. 산화막(19)은 부하 TFT(Qp1 및 Qp2)의 게이트 절연막을 이룬다. 그후에, 비아 홀(20)은 포토리소그래피 및 에칭에 의해서 게이트 절연막내에 형성된다.

다음에, 부하 TFT의 소스, 채널 및 드레인과 전원 공급 라인(V_cc)이 형성된다. 약 50nm 두께의 다결정화된 실리콘막(21)은 실리콘 기판의 주 표면을 덮는 제4 층간 도전막으로서 먼저 증착된다. 상세히 설명하면, 비정질 실리콘막은 소스 가스로서 Si₂H₆를 사용하여 증착되며, 이어서 결정화를 위해서 질소 분위기에서 약 600℃의 온도에서 3 내지 12 시간동안 어닐링 단계를 행한다.

다음으로, 도펀트가 다결정화된 실리콘막(21)에 도입되어 부하 TFT의 임계 전압을 조절하게 된다. 예를 들면, 인 이온은 약 20 KeV의 가속 에너지 및 10¹²atoms/㎠의 불순물의 이온 주입 기술을 사용하여 N형 도펀트로서 다결정화된 실리콘막(21)에 도입된다. 이어서, 다결정화된 실리콘막(21)은 포토리소그래피 및 건식 에칭에 의해서 패터닝되어 다결정화된 실리콘 패턴(21a 및 21b)을 얻게 된다. 이 다결정화된 실리콘 패턴(21a)은 부하 TFT(Qp1)의 소스, 채널 및 드레인으로 작용하는 박막 활성층 및 접지 라인(V_cc)의 일부를 구성하게 되는 반면 다결정화된 실리콘 패턴(21b)은 부하 TFT(Qp2)의 소스, 채널 및 드레인으로 작용하는 박막 활성층 및 접지 라인(V_cc)의 일부를 구성하게 된다.

부하 TFT의 소스와 드레인, 및 접지 라인(V_cc)의 일부로서 형성되는 다결정화된 실리콘 패턴(21a 및 21b)의 부분에 P형 도펀트가 고농도로 도입된다. 도펀트를 도입하는데 사용되는 마스크는 포토리소그래피에 의해서 패턴화되어 제2도에 도시된 점선(31a, 31b, 32a, 32b)으로 표시한 구성을 형성하게 된다. 이어서 BF₂와 같은 P형 도펀트는 약 40 KeV의 가속 에너지 및 10¹⁵atoms/㎠의 불순물량을 갖는 이온 주입 기술을 사용하여 도입된다. 결과적으로, 고농도 불순물 P형 영역(33a, 33b, 34a, 34b)은 연이어 고온에서 수행되는 열처리에 의해서 형성된다.

고농도 불순물 P형 영역(33a, 33b, 34a, 34b)은 부하 TFT(Qp1 및 Qp2)의 소스와 드레인, 및 소스 라인(V_cc)의 일부분을 구성하게 된다. 즉, 다결정화된 실리콘 패턴(21a) 및 영역(31a)이 서로 중첩되는 고농도 불순물 P형 영역(33a)은 부하 TFT(Qp1)의 소스를 구성하는 반면 다결정화된 실리콘 패턴((21a) 및 영역(32a)이 서로 중첩되는 고농도 불순물 P형 영역(34a)은 TFT(Qp1)의 드레인을 구성한다. 유사하게, 다결정화된 실리콘 패턴((21b) 및 영역(31b)이 서로 중첩되는 고농도 불순물 P형 영역(33b)은 TFT(Qp2)의 소스를 구성하는 반면 다결정화된 실리콘 패턴(21b) 및 영역(32b)이 서로 중첩되는 고농도 불순물 P형 영역(34b)은 부하 TFT(Qp2)의 드레인을 구성한다. 고농도 불순물 P형 영역(33a 및 33b)의 각각은 소스 라인(V_cc)이 일부를 구성한다.

비아 홀(20)은 부하 TFT(Qp1 및 Qp2)의 드레인과 부하 FTF(Qp2 및 Qp1)의 게이트 전극 사이를 각각 상호 접속하는데 사용된다. 즉, 비아 홀(20b)은 부하 TFT(Qp2)의 게이트 전극(18b)상에 배치되는 반면 비아 홀(20a)은 부하 TFT(Qp1)의 게이트 전극(18a)상에 배치된다. 부하 TFT(Qp1)의 드레인(34a)은 비아 홀(20b)을 통해 게이트 전극(18b)에 상호 접속되는 반면 부하 TFT(Qp2)의 드레인(34b)은 비아 홀(20a)을 통해 게이트 전극(18a)에 상호 접속된다.

약 100nm 두께의 실리콘 이산화막(22)은 실리콘 기판의 주 표면을 덮는 제3 층의 층간 절연층으로서 LP-CVD에 의해서 증착된다. 이어서, 평탄화 단계가 수행된다. 상세히 설명하면, 약 300nm 두께의 BPSG막(23)은 실리콘 기판의 주 표면을 덮도록 LP-CVD를 사용하여 증착되고, 이어서 BPSG막의 리플로우(reflow)에 의한 단차 높이를 줄이기 위해서 질소 분위기에서 약 800-900℃의 높은 온도에서 10 내지 30 분동안 행해지는 제2 회째의 열처리를 행한다. 동시에, 고농도 불순물 P형 영역(33a, 33b, 34a, 34b)는 열처리에 의해서 형성된다. 여기서, 실리콘 이산화막(22)은 BPSG막(23)에 포함된 보론 및 인과 같은 도펀트가 하층으로 확산되는 것을 방지하기 위해서 형성된다. 비아 홀(24)은 포토리소그래피, 습식 에칭 및 건식 에칭에 의해서 실리콘 이산화만(23)에 형성된다.

상보 데이터 라인(DL1 및 DL2)이 형성된다. 상세히 설명하면, 2층의 적층막(27)은 먼지 실리콘 기판의 주 표면을 덮는 장벽 금속막(25) 및 알루미늄 합금막(26)을 연속적으로 형성한다. 적층막(27)의 하층을 이루고 있는 장벽 금속(25)은 티타늄과 같은 내화성 금속을 약 100-200 nm의 두께로 PVD(물리 기상 증착; Physical Vapor Deposition) 기술에 의해서 형성된다. 적층막(27)의 상층을 구성하는 알루미늄 합금층(26)은 약 600-800 nm 두께로 Al-Cu-Si 합금을 PVD 기술에 의해서 형성된다.

그후에, 2층으로 된 적층막(27)은 포토리소그래피 및 건식 에칭에 의해서 패턴화되어 적층막 패턴(27a 및 27b)이 된다. 적층막 패턴(27a)은 데이터 라인(DL1)을 이루는 반면 적층막 패턴(27b)은 데이터 라인(DL2)을 이룬다.

마지막으로 패시베이션 막(passivation film;28)을 증착시켜서 제7도에 도시한 바와같은 최종 구조의 메모리 셀을 얻는다.

이제, 본 발명의 잇점에 대해서 제9a도 및 제9b도를 참조하여 본 실시예에 따른 메모리 셀의 구조를 종래의 메모리 셀의 구조와 비교하여 설명한다.

제9a도는 제7도에 도시한 메모리의 일부를 확대하여 도시한 것이며, 제9b도는 제3도의 메모리 셀의 일부를 확대하여 도시한 것이다.

상기 기술한 바와 같이, 실리콘 이산화막(13)은 종래의 메모리 셀에서 접지 라인(V_SS)의 패터닝 동안에 제거되지 않는다. 반대로, 실리콘 이산화막(13)은 제2도에 도시한 접지 라인(V_SS)(15a)에 인접한 영역을 제외한 접지 라인(V_SS)(15a)의 패터닝 동안에 상기 기술한 실시예에서 제거된다. 따라서, 제9b도에 도시한 종래의 메모리 셀에서, 구동 FET(Qd2)의 게이트 전극(8b)은 실리콘 이산화막((13 및 16)에 의해서 부하 TFT(Qp1)의 게이트 전극(18a)으로부터 절연되며 반면, 본 발명에 따른 메모리 셀에서 구동 FET(Qd2)의 게이트 전극(8b)은 단일 층간 절연막, 즉 실리콘 이산화막(16)에 의해서 부하 TFT(Qp1)의 게이트 전극(18a)으로부터 절연된다.

두 경우 모두, 기생 용량은 두개의 게이트 전극(8b 및 18a)간에 형성된다. 그러나, 제9a도에 도시한 본 실시예의 메모리 셀에서 용량(C1)을 생성하는 절연막은 제9b도에 도시한 종래의 메모리 셀에서의 용량(C1')을 생성하는 절연막보다 얇다. 그러므로, 용량(C1)은 용량(C1')보다 크다.

하이 레벨의 데이터가 기억되는 제1 메모리 노드(N2)에 α 입자가 가해질 때 종래의 메모리 셀에서 노드(A)의 하이 레벨에 대응하는 전위는 제6도에 도시한 바와 같이 점선으로 표시한 곡선을 따라 비교적 고속으로 낮아지는 반면, 본 발명에 따르면 기생 용량(C1)이 종래의 메모리에서의 기생 용량(C1')보다 크기 때문에 노드(A)에서 전위 이동의 속도는 제6도에 실선으로 표시한 곡선을 따라 낮아진다.

TFT(Qp1)가 턴 온되기 전에 충분한 전류가 온 상태의 TFT(Qp2)를 통해 메모리 노드(N2)로 공급되면, 메모리 노드(N2)에서의 전위는 정규 하이 레벨로 복귀될 수 있다. 본 실시예의 메모리 셀에서, TFT(Qp1)은 종래의 메모리 셀과는 대조적으로 TFT(Qp2)를 통과하는 공급 전류로 인해서 턴 온하지 않을 것이며, 따라서 데이터의 파괴를 방지할 수 있다.

상세히 설명하면, 메모리 노드(N2)에 기억된 데이터는 TFT(Qp1)이 턴 온하기 전에 종래의 메모리 셀보다 더 높은 확률을 가지고 TFT(Qp2)의 긴 온 전류 상태로 인해서 하이 레벨로 복귀한다. 환언하여, 본 실시예에 따른 메모리 셀에서 기억된 데이타 파괴는 종래의 메모리 셀의 경우보다 낮은 속도로 발생한다. 결과적으로, 종래의 SRAM과 비교할 때 본 실시예에 따른 SRAM은 소프트 에러에 대한 보다 높은 내성을 갖는 것이다.

상기 실시예에 따른 SRAM에서, 소프트 에러에 대한 내성은 종래의 방법에 매우 간단한 공정, 즉 제1 층간 절연막 상에 형성된 제2 도전막의 패터닝 동안에 제1 층간 절연막의 제거 공정을 부가함으로써 증가될 수 있다.

이제, 본 발명의 제2 실시예에 따른 SRAM은 제9c도를 참조하여 기술한다. 제1 실시예에서, 제2 도전막(15a) 및 이 제2 도전막(15a)에 이웃한 제1 층간 절연막(13)은 다결정화된 실리콘막을 제거하기 위한 건식 에칭 단계와 실리콘 이산화막을 제거하기 위한 제2 건식 에칭 단계에 의해서 연이어 패턴화된다. 그러나, 제2 실시예에서, 다결정화된 실리콘막을 제거하기 위한 건식 에칭 단계는 실리콘 이산화막에 대한 다결정화된 실리콘막의 에치 선택성(etch selectivity)이 에칭 조건을 조절함으로써 낮아질 수 있다는 것을 이용한다. 상세히 설명하면, 제2층의 도전막을 구성하는 다결정화된 실리콘막이 패턴화될 때, 에치 단계에서는 다결정화된 실리콘막을 실제로 에치시킬 후에 연속하여 하층, 즉 실리콘 이산화막을 제거하여 얇은 산화막(13')을 남긴다.

그러나, 제2 실시예에서는 하층 즉, 제1 층간 절연막이 실제로 계속된 에칭 공정에 의해서 완전히 제거된다면 제1 층간 절연막 밑의 제1 도전막에 손상을 가할 가능성이 있다. 그러므로, 제1 층간 절연막을 완전히 제거하는 것이 바람직하지는 않다. 그러므로, 용량의 증가량은 제1 실시예에 따른 메모리 셀의 경우보다 작다. 그러나, 제2 실시예에서는 제1 층간 절연막의 대부분이 단일의 건식 에칭 단계로 제거될 수 있기 때문에 본 발명의 SRAM 제조 공정의 주요 단계인 패터닝 동안의 두개의 다른 건식 에칭 조건을 사용할 필요는 없다. 그러므로, 본 실시예에 따른 메모리 셀의 제조 공정은 단순활될 수 있다.

본 실시예에 따른 SRAM의 메모리 셀에서, 제1 층간 절연막은 포토리소그래피 마스크를 사용하여 제2 도전막이 패턴화된 후에 제1 층간 절연막을 동일한 포토리소그래피 마스크로 연속하여 제거한다. 그러므로, 제1 도전막과 제3 도전막간의 절연막은 어떤 유전 파괴도 일으키지 않고도 얇게 만들 수 있어, 제1 및 제3 도전막간에 형성된 기생 용량이 증가될 수 있다. 따라서, 소프트 에러에 대한 높은 내성을 갖는 SRAM이 얻어질 수 있다.

본 발명에 대해 바람직한 실시예를 참조하여 기술하였지만, 본 발명은 이러한 실시예로 한정되지 않으며, 본 발명의 기술 범위 내에서 상기 실시예에 기초하여 여러 가지 수정 및 변형예가 이 분야에의 숙련된 자에게서 용이하게 만들어질 수 있음이 자명할 것이다.

Claims

주 표면을 갖는 반도체 기판; 상기 주 표면상에 연속하여 놓이며 각각이 한 패턴으로 형성되는 제1 도전막, 제1 층간 절연막, 제2 도전막, 제2 층간 절연막, 제3 도전막, 제3 층간 절연막, 및 제4 도전막; 상기 주 표면상의 벌크 활성 영역과 상기 제1 도전막의 일부로서 형성된 게이트 전극을 각각 갖는 벌크 MOSFET; 및 상기 제3 도전막의 일부로서 형성된 게이트 전극과 상기 제4 도전막의 일부로서 박막 활성 영역을 각각 갖는 박막 MOSFET를 포함하며, 상기 제1 도전막은 상기 제2 층간 절연막과 직접 접촉하는 확장 부분을 가지며, 상기 확장 부분은 상기 제3 도전막에 평행하게 확장하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리.
제1항에 있어서, 상기 박막 MOSFET 각각은 상기 벌크 MOSFET중 대응하는 벌크 MOSFET에 대한 부하 소자인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리.
제1항에 있어서, 상기 제2 도전막은 접지 라인인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리.
주 표면을 갖는 반도체 기판; 상기 주 표면상에 연속하여 놓이며 각각이 한 패턴으로 형성되는 제1 도전막, 제1 층간 절연막, 제2 도전막, 제2 층간 절연막, 제3 도전막, 제3 층간 절연막, 및 제4 도전막; 상기 주 표면상의 벌크 활성 영역과 상기 제1 도전막의 일부로서 형성된 게이트 전극을 각각 갖는 벌크 MOSFET; 및 상기 제3 도전막의 일부로서 형성된 게이트 전극과 상기 제4 도전막의 일부로서 박막 활성 영역을 각각 갖는 박막 MOSFET를 포함하며, 상기 제1 층간 절연막은 상기 제1 층간 절연막의 다른 부분의 두께보다 얇은 두께를 갖는 제1 부분을 포함하며, 상기 제1 도전막은 상기 제1 부분과 상기 제2 층간 절연막이 개재되어 상기 제3 도전막에 대향하는 제2 부분을 갖는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리.
제4항에 있어서, 상기 박막 MOSFET 각각은 상기 벌크 MOSFET 중 대응하는 벌크 MOSFET에 대한 부하 소자인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리.
제4항에 있어서, 상기 제2 도전막은 접지 라인인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리.