JP2004207282A - 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性ＳＲＡＭセルに設けられる強誘電体キャパシタの膜質の安定化を図ると共に、セル面積の縮小化に寄与する積層構造を提供する。
【解決手段】本発明による不揮発性ＳＲＡＭは、シリコン基板１に設けられ、互いに襷接続される２つのＣＭＯＳインバータｃ１，ｃ２と、該２つのＣＭＯＳインバータのうちの対応する１つに含まれるドレイン拡散領域にそれぞれ接続される下部電極ＢＥＬ１，ＢＥＬ２、強誘電体膜ＦＥＲ１，ＦＥＲ２及び上部電極ＴＥＬ１，ＴＥＬ２から形成される強誘電体キャパシタの対ｆｃ１，ｆｃ２とを備えている。特に、該強誘電体キャパシタの対は、シリコン基板１よりも上の層であって、ビット線ＢＬ，ＢＬＸ又はプレート線ＰＬが形成される金属配線層よりも下の層に設けられる。
【選択図】 図１７
【解決手段】本発明による不揮発性ＳＲＡＭは、シリコン基板１に設けられ、互いに襷接続される２つのＣＭＯＳインバータｃ１，ｃ２と、該２つのＣＭＯＳインバータのうちの対応する１つに含まれるドレイン拡散領域にそれぞれ接続される下部電極ＢＥＬ１，ＢＥＬ２、強誘電体膜ＦＥＲ１，ＦＥＲ２及び上部電極ＴＥＬ１，ＴＥＬ２から形成される強誘電体キャパシタの対ｆｃ１，ｆｃ２とを備えている。特に、該強誘電体キャパシタの対は、シリコン基板１よりも上の層であって、ビット線ＢＬ，ＢＬＸ又はプレート線ＰＬが形成される金属配線層よりも下の層に設けられる。
【選択図】 図１７
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、強誘電体キャパシタが保持データのバックアップ用に設けられる不揮発性ＳＲＡＭセルの積層構造又はその製造方法に関する。
【０００２】
【従来の技術】
従来のラッチ回路は、揮発性の回路であるため、電源を遮断した後に保持されているデータが失われる。近年、不揮発ＳＲＡＭ（Nonvolatile Static Random Access Memory）が提案されている（たとえば、非特許文献１、非特許文献２参照）。この不揮発性ＳＲＡＭでは、強誘電体膜（PZT: Pb(Zr,Ti)O3, SBT: SrBi2Ta2O9）が可変容量キャパシタとして付加されたラッチ回路がメモリセルに使用される。
【０００３】
この不揮発性ＳＲＡＭにおいて、電源を遮断する前に強誘電体キャパシタの残留分極として不揮発化される記憶保持データは、電源を投入した時に、メモリセルのラッチ回路の相補データとして読み出される。従来の不揮発性ＳＲＡＭの積層構造では、強誘電体キャパシタは、ビット線等をなす金属配線が形成される層よりも上の層に形成されている。この積層順序により、ＳＲＡＭセルと同等の面積を実現している。
【０００４】
【非特許文献１】
Proceeding of IEEE2000 Custom Integrated Circuits Conference pp65-68 2000年5月
【０００５】
【非特許文献２】
信学技報，TECHNICAL REPORT OF IEICE. SDM2001-128,ICD2001-51, 2000年5月
【０００６】
【発明が解決しようとする課題】
ＰＺＴ等の強誘電体膜を安定に成膜する方法は、現状ではスピンコーティング又はスパッタリングであり、安定に成膜する温度は６００℃以上が好ましいとされている。したがって、強誘電体の成膜工程は、該強誘電体の成膜温度よりも融点の低いアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる金属配線が形成される工程の前に行われることが望ましい。
【０００７】
一方、ラッチ回路は、２つのインバータ回路が襷接続（クロスカップリング）される構成である。この襷接続は、金属配線リソースを使用して、一方のインバータ回路のゲート端子が他方のインバータ回路のドレイン端子に接続されることにより形成される。このとき、２つのインバータ回路の真上には、ゲート端子又はドレイン端子等のコンタクト部と金属配線との相互接続が形成される。このため、インバータ回路が形成される層と金属配線が形成される層の間に、強誘電体キャパシタを形成することが困難となっている。
【０００８】
また、従来の不揮発性ＳＲＡＭでは、金属配線を形成する工程の後に、ＭＯＣＶＤ（有機金属ＣＶＤ）法により強誘電体膜を低温成膜（約４５０℃）することにより、上記した構造上の問題に対処している。この低温成膜による膜質は、高温成膜（約６５０℃）による膜質と比較して、一般的に膜質が安定しない。これにより、電極間でのリーク電流の増加、及び強誘電体のヒステリシス分極特性の劣化といった新たな問題に対処する必要が生じる。
【０００９】
本発明の目的は、ラッチ回路の襷接続を考慮しつつ、強誘電体の安定な成膜を実現することができる不揮発性半導体記憶装置の積層構造、及び該積層構造の製造方法を提供することにある。
【００１０】
また、本発明の別の目的は、ラッチ回路の襷接続を考慮しつつ、強誘電体の安定な成膜に加えて、不揮発性ＳＲＡＭセルの小面積化を実現することができる不揮発性半導体記憶装置の積層構造、及び該積層構造の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、基板に設けられ、互いに襷接続される２つのインバータと、該２つのインバータのうちの対応する１つに含まれるドレイン拡散領域に接続される下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対とを備えている。該キャパシタの対は、基板よりも上の層であって、該ドレイン拡散領域に選択的に接続されるビット線、又は該上部電極に接続されるプレート線等が形成される金属配線層よりも下の層に設けられている。
【００１２】
本発明による不揮発性半導体装置では、大きく２つのタイプの積層構造が提供される。第１のタイプでは、強誘電体キャパシタの下部電極は、ラッチ回路を構成する２つのインバータのそれぞれに含まれる２つのドレイン拡散領域のうちのいずれか１つが延出された領域にそれぞれ接続される。この概念は、後述する第１実施の形態で説明される。
【００１３】
第２のタイプでは、強誘電体キャパシタの下部電極は、２つのインバータのそれぞれのドレイン拡散を互いに接続する局所的な配線にそれぞれ接続される。このケースは、後述する第２実施の形態から第６実施の形態にわたり説明され、この局所的な配線を形成する各種材料が提案される。
【００１４】
この第１のタイプの積層構造は、強誘電体の安定な成膜に特に注目する構造であって、第２のタイプの積層構造は、強誘電体の安定な成膜に加えて、不揮発性ＳＲＡＭセルの小面積化にも寄与することができる構造である。なお、第１及び第２のタイプのそれぞれの積層構造を実現する、両タイプに特化したラッチ回路の襷接続も提供される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面と対応して詳細に説明する。
【００１６】
図１は、本発明において実現される不揮発性ＳＲＡＭセルの構造を例示する回路図である。この不揮発性ＳＲＡＭセルは、一対のＣＭＯＳインバータｃ１，ｃ２、２つの転送用のｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２、及び２つの強誘電体キャパシタｆｃ１，ｆｃ２から構成されている。
【００１７】
図１に示される不揮発性ＳＲＡＭセルは、中心線Ｚ−Ｚ’に関して左側と右側の回路構成が対称的に構成されている。以下、この対称性を利用して、回路構成を説明する。なお、この対称的な回路構成は、図２以降で説明される設計レイアウトにおける素子の配置にも反映される。
【００１８】
ＣＭＯＳインバータｃ１，ｃ２は、ラッチ回路を構成するために互いに襷接続されている。具体的には、ＣＭＯＳインバータｃ１（ｃ２）のゲートｇｐ１（ｇｐ２）（ここでは説明上、点で図示される）は、ＣＭＯＳインバータｃ２（ｃ１）のドレインｄｐ２（ｄｐ１），ｄｎ２（ｄｎ１）に接続されている。
【００１９】
ＣＭＯＳインバータｃ１（ｃ２）は、ｐ型ＭＯＳトランジスタｃｐ１（ｃｐ２）と、ｎ型ＭＯＳトランジスタｃｎ１（ｃｎ２）により構成されている。ｐ型ＭＯＳトランジスタｃｐ１（ｃｐ２）のソースｓｐ１（ｓｐ２）は、電源電圧ＶＤＤに接続されており、ｎ型ＭＯＳトランジスタｃｎ１（ｃｎ２）のソースｓｎ１（ｓｎ２）は、接地電圧ＶＳＳに接続されている。
【００２０】
ｎ型ＭＯＳトランジスタｓｗ１（ｓｗ２）は、データ書込み・読み出しのために、ラッチ回路の相補ノードＮ，ＮＸのそれぞれをビット線ＢＬ（ＢＬＸ）に接続する。このｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲートｇ１，ｇ２は、ワード線ＷＬと接続されている。
【００２１】
ｎ型ＭＯＳトランジスタｓｗ１（ｓｗ２）のソース（又はドレイン）ｓｄ１１（ｓｄ２１）は、ビット線ＢＬ（ＢＬＸ）に接続されている。また、ドレイン（又はソース）ｓｄ１２（ｓｄ２１）は、記憶ノードＮ（ＮＸ）（説明上、点で図示される）を介して、強誘電キャパシタｆｃ１（ｆｃ２）の下部電極ＢＥＬ１（ＢＥＬ２）、並びにＣＭＯＳインバータｃ１（ｃ２）のドレインｄｐ１，ｄｎ１（ｄｐ２，ｄｎ２）及びＣＭＯＳインバータｃ２（ｃ１）のゲートｇｐ２，ｇｎ２（ｇｐ１，ｇｎ１）に接続されている。
【００２２】
強誘電キャパシタｆｃ１（ｆｃ２）は、下部電極ＢＥＬ１（ＢＥＬ２）、強誘電体膜ＦＥＲ１（ＦＥＲ２）及び上部電極ＴＥＬ１（ＴＥＬ２）から形成されている。上部電極ＴＥＬ１，ＴＥＬ２は、プレート線ＰＬに接続されている。
【００２３】
なお、図１では、たとえば、記憶ノードＮ（ＮＸ）は、ｎ型ＭＯＳトランジスタｓｗ１（ｓｗ２）のドレイン（又はソース）ｓｄ１２（ｓｄ２２）、強誘電キャパシタｆｃ１（ｆｃ２）の下部電極ＢＥＬ１（ＢＥＬ２）及びＣＭＯＳインバータｃ１（ｃ２）のドレインｄｐ１，ｄｎ１（ｄｐ２，ｄｎ２）の３つに分岐する点として便宜上示されている。
【００２４】
本発明では、この記憶ノードＮ（ＮＸ）は、強誘電体キャパシタｆｃ１（ｆｃ２）の下部電極ＢＥＬ１（ＢＥＬ２）が、ラッチ回路を構成する２つのインバータのそれぞれに接続される点又は該点を含む配線を示すものとする。
【００２５】
図２〜図７は、本発明の第１実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示しており、図２から図７へと、素子が積層される経緯が示されている。
以下、図１に示される回路の接続と対比しながら、図２〜図７に示されるレイアウトを説明する。
【００２６】
前提として、シリコン基板１には、本実施の形態による不揮発性ＳＲＡＭセル３の領域がマトリクス状に規則配列して複数形成されている。図２のレイアウトは、そのうちの１つを例示している。
【００２７】
はじめに、図２に示されるセルレイアウトでは、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１及びｎ型ＭＯＳトランジスタｃｎ１が形成されている。このｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１及びソース拡散領域ｓｐ１は、セルの中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｐ１、ゲート電極ｇｐ１、更にはソース拡散領域ｓｐ１の順序で形成されている。
【００２８】
また、ｎ型ＭＯＳトランジスタｃｎ１のドレイン領域ｄｎ１及びソース拡散領域ｓｎ１は、中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｎ１、ゲート電極ｇｐ１、更にはソース拡散領域ｓｎ１の順序で形成されている。ゲート電極ｇｐ１は、ｐ型ＭＯＳトランジスタｃｐ１及びｎ型ＭＯＳトランジスタｃｎ１に共通する電極であり、中心線Ｚ−Ｚ’に平行な方向に形成されている。
【００２９】
同様に、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２及びｎ型ＭＯＳトランジスタｃｎ２が形成されている。このｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２及びソース拡散領域ｓｐ２は、セルの中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｐ２、ゲート電極ｇｐ２、更にはソース拡散領域ｓｐ２の順序で形成されている。
【００３０】
また、ｎ型ＭＯＳトランジスタｃｎ２のドレイン領域ｄｎ２及びソース拡散領域ｓｎ２は、中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｎ２、ゲート電極ｇｐ２、更にはソース拡散領域ｓｎ２の順に形成されている。ゲート電極ｇｐ２は、ｐ型ＭＯＳトランジスタｃｐ２及びｎ型ＭＯＳトランジスタｃｎ２に共通する電極であり、中心線Ｚ−Ｚ’に平行な方向に形成されている。
【００３１】
つぎに、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２が形成されている。このｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１，ｓｄ１２は、中心線Ｚ−Ｚ’に平行に形成されている。また、ソース又はドレイン拡散領域ｓｄ１２は、ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に連接して形成されている。
【００３２】
ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１２と、ソース又はドレイン拡散領域ｓｄ１１が形成される方向は、ｎ型ＭＯＳトランジスタｃｎ１のドレイン領域ｄｎ１とソース拡散領域ｓｎ１が形成される方向と直交している。ゲート電極ｇ１は、ｎ型ＭＯＳトランジスタｓｗ１と、中心線Ｚ−Ｚ’に関して対称的に形成されるｎ型ＭＯＳトランジスタｓｗ２に共通する電極であり、中心線Ｚ−Ｚ’に直交する方向に形成されている。
【００３３】
同様に、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン領域ｓｄ２２，ｓｄ２１は、中心線Ｚ−Ｚ’に平行に形成されている。また、ソース又はドレイン拡散領域ｓｄ２２は、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に連接して形成されている。
【００３４】
ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン領域ｓｄ２２とソース又はドレイン拡散領域ｓｄ２１が形成される方向は、ｎ型ＭＯＳトランジスタｃｎ２のドレイン領域ｄｎ２とソース拡散領域ｓｎ２が形成される方向と直交している。上述したように、ゲート電極ｇ１は、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２で共有されている。本実施の形態では、このゲート電極ｇ１は、隣接する複数の不揮発性ＳＲＡＭセル単位（ビット単位）で駆動するために、ワード線ＷＬ（図１参照）としての機能を兼ねている。
【００３５】
本実施の形態では、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１は、該ドレイン拡散領域ｄｐ１から延出される領域（ドレイン拡散領域ｄｐ１の一部）ｅｘｄｐ１を有している。この領域ｅｘｄｐ１は、次の工程で形成される強誘電体キャパシタｆｃ１（図３参照）と層間接続される。
【００３６】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２は、該ドレイン拡散領域ｄｐ２から延出される領域（ドレイン拡散領域ｄｐ２の一部）ｅｘｄｐ２を有している。この領域ｅｘｄｐ２は、次の工程で形成される強誘電体キャパシタｆｃ２と層間接続される。
【００３７】
これらの層間接続を容易にするために、領域ｅｘｄｐ１は、ドレイン拡散領域ｄｐ１から、該ドレイン拡散領域ｄｐ１とソース拡散領域ｓｐ１とが形成されている方向と実質的に直交する方向に形成されている。この領域ｅｘｄｐ１は、強誘電体キャパシタｆｃ１の実質的に真下に当たる領域ｅｘｄｐ１’まで延出されている。
【００３８】
同様に、領域ｅｘｄｐ２は、ドレイン拡散領域ｄｐ２から、該ドレイン拡散領域ｄｐ２とソース拡散領域ｓｐ２とが形成されている方向と実質的に直交する方向に形成されている。この領域ｅｘｄｐ２は、強誘電体キャパシタｆｃ２の実質的に真下に当たる領域ｅｘｄｐ２’まで延出されている。
【００３９】
また、本実施の形態では、ゲート電極ｇｐ１は、該ゲート電極ｇｐ１から延出される領域（ゲート電極ｇｐ１の一部）ｅｘｇｐ１を有している。この領域ｅｘｇｐ１は、ＣＭＯＳインバータｃ２のドレイン拡散領域ｄｐ２とドレイン拡散領域ｄｎ２とを接続する配線Ｍ１’（図５参照）と層間接続される。
【００４０】
この層間接続を容易にするために、領域ｅｘｇｐ１は、ゲート電極ｇｐ１が形成されている方向と実質的に直交する方向であって、対向するゲート電極ｇｐ２に向かって延出される。後述するが、この領域ｅｘｇｐ１は、ＣＭＯＳインバータｃ２のドレイン拡散領域ｄｐ２とドレイン拡散領域ｄｎ２とを接続する配線Ｍ１’の実質的に真下まで延出される。
【００４１】
同様に、ゲート電極ｇｐ２は、該ゲート電極ｇｐ２から延出される領域（ゲート電極ｇｐ２の一部）ｅｘｇｐ２を有している。この領域ｅｘｇｐ２は、ＣＭＯＳインバータｃ１のドレイン拡散領域ｄｐ１とドレイン拡散領域ｄｎ１とを接続する配線Ｍ１と層間接続される。
【００４２】
この層間接続を容易にするために、領域ｅｘｇｐ２は、ゲート電極ｇｐ２が形成されている方向と実質的に直交する方向であって、対向するゲート電極ｇｐ１に向かって延出される。後述するが、この領域ｅｘｇｐ２は、ＣＭＯＳインバータｃ１のドレイン拡散領域ｄｐ１とドレイン拡散領域ｄｎ１とを接続する配線Ｍ１の実質的に真下まで延出される。
【００４３】
つぎに、図３に示されるレイアウトでは、コンタクトプラグＣＴ１，ＣＴ１’が形成されている。これらのコンタクトプラグは、図２に示される領域ｅｘｄｐ１，ｅｘｄｐ２のうち、この後に形成される強誘電キャパシタｆｃ１，ｆｃ２の実質的に真下に相当する領域ｅｘｄｐ１’，ｅｘｄｐ２’のそれぞれに対応して形成されている。
【００４４】
強誘電体キャパシタｆｃ１は、コンタクトプラグＣＴ１の上に形成されている。強誘電体キャパシタｆｃ１は、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１（図示せず）から構成されている。同様に、強誘電体キャパシタｆｃ２は、コンタクトプラグＣＴ１’の上に形成されている。強誘電体キャパシタｆｃ２は、下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２から構成されている（図８（Ａ）参照）。
【００４５】
つぎに、図４に示されるレイアウトでは、ビアプラグＣＴ２，ＣＴ２’、並びにコンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’が形成されている。
ビアプラグＣＴ２は、強誘電体キャパシタｆｃ１の上部電極ＴＥＬ１の上に形成されている。ビアプラグＣＴ２は、強誘電体キャパシタｆｃ１を介してコンタクトプラグＣＴ１の実質的に真上に形成されている。
【００４６】
同様に、ビアプラグＣＴ２’は、強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２の上に形成されている。ビアプラグＣＴ２’は、強誘電体キャパシタｆｃ２を介してコンタクトプラグＣＴ１’の実質的に真上に形成されている（図８（Ａ）参照）。
【００４７】
コンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’は、シリコン基板１に形成されている各ＭＯＳトランジスタの電極又は拡散領域に接続される。具体的には、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１に対応して、コンタクトプラグＣＴ３が形成されている。また、ソース拡散領域ｓｐ１に対応して、コンタクトプラグＣＴ４が形成されている。
【００４８】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２に対応して、コンタクトプラグＣＴ３’が形成されている。また、ソース拡散領域ｓｐ２に対応して、コンタクトプラグＣＴ４’が形成されている。
【００４９】
ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に対応して、コンタクトプラグＣＴ６が形成されている。また、ソース拡散領域ｓｎ１に対応して、コンタクトプラグＣＴ７が形成されている。同様に、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に対応して、コンタクトプラグＣＴ６’が形成されている。また、ソース拡散領域ｓｎ２に対応して、コンタクトプラグＣＴ７’が形成されている。
【００５０】
さらに、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１に対応して、コンタクトプラグＣＴ５が形成されている。同様に、ゲート電極ｇｐ２から延出される領域ｅｘｇｐ２に対応して、コンタクトプラグＣＴ５’が形成されている。また、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に対応して、コンタクトプラグＣＴ８が形成されている。同様に、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に対応して、コンタクトプラグＣＴ８’が形成されている。
【００５１】
つぎに、図５に示されるレイアウトでは、プレート線ＰＬが形成されている。
このプレート線は、図４に示されるビアプラグＣＴ２，ＣＴ２’に接続される。
これにより、強誘電体キャパシタｆｃ１の上部電極ＴＥＬ１は、ビアプラグＣＴ２を介してプレート電極ＰＬに接続される。同様に、強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ２’を介してプレート電極ＰＬに接続される（図８参照）。
【００５２】
また、金属配線Ｍ１が形成されている。この金属配線Ｍ１は、コンタクトプラグＣＴ３とコンタクトプラグＣＴ６とを接続すると共に、コンタクトプラグＣＴ５’にも接続されている。同様に、金属配線Ｍ１’が形成されている。この金属配線Ｍ１’は、コンタクトプラグＣＴ３’とコンタクトプラグＣＴ６’とを接続すると共に、コンタクトプラグＣＴ５にも接続されている。
【００５３】
金属配線Ｍ１は、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１とを接続している。また、金属配線Ｍ１は、該ドレイン拡散領域ｄｐ１，ｄｎ１とゲート電極ｇｐ２とを接続している。
【００５４】
同様に、金属配線Ｍ１’は、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とを接続している。また、金属配線Ｍ１’は、該ドレイン拡散領域ｄｐ２，ｄｎ２とゲート電極ｇｐ１とを接続している。この金属配線Ｍ１，Ｍ１’と領域ｅｘｇｐ２，ｅｘｇｐ１とにより、ラッチ回路の襷接続（図１参照）が形成されている。
【００５５】
さらに、プラグ間を電気的に接続するプラグコンタクトＭ２，Ｍ２’、Ｍ３，Ｍ３’及びＭ４，Ｍ４’が形成されている。プラグコンタクトＭ２は、この後に形成されるビアプラグＣＴ９をコンタクトプラグＣＴ４（図４参照）に接続する。同様に、プラグコンタクトＭ２’は、この後に形成されるビアプラグＣＴ９’をコンタクトプラグＣＴ４’（図８参照）に接続する。
【００５６】
プラグコンタクトＭ３は、この後に形成されるビアプラグＣＴ１０をコンタクトプラグＣＴ７に接続する。同様に、プラグコンタクトＭ３’は、この後に形成されるビアプラグＣＴ１０’をコンタクトプラグＣＴ７’に接続する。さらに、プラグコンタクトＭ４は、後に形成されるビアプラグＣＴ１１（図６参照）をコンタクトプラグＣＴ８に接続する。同様に、プラグコンタクトＭ４’は、後に形成されるビアプラグＣＴ１１’をコンタクトプラグＣＴ８’に接続する。
【００５７】
ここで、図４と図５とを参照して、本実施の形態では、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１は、コンタクトプラグＣＴ３，ＣＴ６を介して、強誘電体キャパシタｆｃ１が形成される層よりも上の層で配線されている。
【００５８】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２は、コンタクトプラグＣＴ３’，ＣＴ６’を介して、強誘電体キャパシタｆｃ２が形成される層よりも上の層で配線されている。
【００５９】
また、本実施の形態では、一対のＣＭＯＳインバータｃ１，ｃ２を構成しているトランジスタｃｐ１，ｃｎ１，ｃｐ２及びｃｎ２により画定される平面領域（たとえば、点Ａ１，Ａ２，Ａ３及びＡ４を頂点とする長方形）の外側に、強誘電体キャパシタｆｃ１，ｆｃ２が形成されている。これにより、強誘電体キャパシタｆｃ１，ｆｃ２の膜質の安定化を図りつつ、該画定領域内での積層構造の設計及び実現が容易になる。
【００６０】
つぎに、図６に示されるレイアウトでは、電源電圧ＶＤＤに接続される金属配線Ｍ５、及び接地電圧ＶＳＳに接続される金属配線Ｍ６が形成されている。金属配線Ｍ５は、ビアプラグＣＴ９，ＣＴ９’（図５参照）に接続されている。これにより、ｐ型ＭＯＳトランジスタｃｐ１のソース拡散領域ｓｐ１とｐ型ＭＯＳトランジスタｃｐ２のソース拡散領域ｓｐ２は、電源電圧ＶＤＤに接続される。
【００６１】
また、金属配線Ｍ６は、ビアプラグＣＴ１０，ＣＴ１０’（図５参照）に接続されている。これにより、ｎ型ＭＯＳトランジスタｃｎ１のソース拡散領域ｓｎ１とｎ型ＭＯＳトランジスタｃｎ２のソース拡散領域ｓｎ２は、接地電圧ＶＳＳに接続される。さらに、ビアプラグＣＴ１１，ＣＴ１１’が形成されている。このビアプラグＣＴ１１，ＣＴ１１’は、プラグコンタクトＭ４，Ｍ４’（図５参照）を介してコンタクトプラグＣＴ８，ＣＴ８’に接続されている。
【００６２】
さらに、ワード線ＷＬは、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲート電極ｇ１に平行して形成されている。本実施の形態では、このワード線ＷＬは、ゲート電極ｇ１の抵抗を考慮して裏打ち配線として形成されており、数セル単位（数ビット単位）での駆動を可能にしている。
【００６３】
つぎに、図７に示されるレイアウトでは、ビット線ＢＬ，ＢＬＸが形成されている。ビット線ＢＬは、コンタクトプラグＣＴ１１に接続されている。これにより、ビット線ＢＬは、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に接続されている。同様に、ビット線ＢＬＸは、コンタクトプラグＣＴ１１’に接続されている。これにより、ビット線ＢＬＸは、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に接続される。
【００６４】
ここで、図２から図７にそれぞれ示される積層構造の製造工程を説明する。これらの工程は、公知のプロセス技術を使用して行うことができる。
【００６５】
図２を参照して、はじめに、シリコン基板１にＮウェル（図示せず）が形成される。このＮウェルは、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２、及びドレイン拡散領域ｄｐ１，ｄｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２のそれぞれに対応して形成される。
【００６６】
次いで、シリコン基板１にＰウェル（図示せず）が形成される。このＰウェルは、ＣＭＯＳインバータｃ１，ｃ２のｎ型ＭＯＳトランジスタｃｎ１，ｃｎ２及びｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のそれぞれに対応して形成される。これらＮウェル及びＰウェルは、フォトリソグラフィ、高エネルギーイオン注入及びＲＴＡ（Rapid Thermal Annealing）の組合せ等により実現される。
【００６７】
次いで、素子分離絶縁膜Ｄ０（図８参照）が形成される。この工程は、まず、上記Ｐウェル及びＮウェルにより画定される所定のトランジスタ形成領域の周囲に、フォトリソグラフィにより素子分離溝が形成される。次いで、この素子分離溝に酸化シリコン（SiO2）等が埋め込まれる。この素子分離絶縁膜Ｄ０は、ＳＴＩ(Shallow Trench Isolation)法の他に、ＬＯＣＯＳ(Local Oxidation of Silicon)法等により形成することができる。
【００６８】
つぎに、ＣＭＯＳインバータｃ１，ｃ２のゲート電極ｇｐ１，ｇｐ２、及び延出される領域ｅｘｇｐ１，ｅｘｇｐ２、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲート電極ｇ１が形成される。
【００６９】
この工程では、はじめに、シリコン基板１の表面がダミー酸化膜（SiO2）で覆われる。つぎに、レジストパターン（図示せず）を用いて、まず、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２について、チャネルイオンＰ+等の注入が行われる。次いで、ｎ型ＭＯＳトランジスタｃｎ１，ｃｎ２及びｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２について、チャネルイオンＢ+等の注入が行われる。
【００７０】
つぎに、ダミー絶縁膜がエッチングにより除去された後に、ゲート酸化膜が堆積される。本実施の形態では、ゲート電極材料としてポリシリコンが使用される。TiSi、CoSi等のシリサイドで低抵抗化されている。これらのゲート電極ｇｐ１，ｇｐ２（領域ｇｘｇｐ１，ｅｘｇｐ２を含む）及びｇ１は、フォトリソグラフィにより、各ゲート電極の平面形状にパターニングされ、次いでエッチングを行うことにより形成される。
【００７１】
さらに、これら形成されたゲート電極ｇｐ１，ｇｐ２（領域ｇｘｇｐ１，ｅｘｇｐ２を含む）及びｇ１の上から、フォトリソグラフィとイオン注入により、Ｐ型，Ｎ型双方のトランジスタのＬＤＤ（Lightly Doped Drain）が注入されてもよい。また、ＬＤＤを熱処理で活性化する前に、ＣＶＤ（Chemical Vapor Deposition）等でシリコン酸化膜が堆積され、エッチバックによりゲート電極面にサイドウォールが形成されてもよい。次いで、フォトリソグラフィとイオン注入を用いて、ソース・ドレインの不純物がシリコン基板１に導入される。ＬＤＤとソース・ドレインの拡散層は、一度の熱処理で同時に拡散される。
【００７２】
図３を参照して、はじめに、第１層間絶縁膜Ｄ１（図８参照）が堆積される。
この工程は、図２の工程が完了されたシリコン基板１の上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更に化学機械研磨（ＣＭＰ）法による平坦化処理が行われる。
【００７３】
つぎに、コンタクトホールＣＴＨ１，ＣＴＨ１’が形成される。この工程は、フォトリソグラフィにより、これらコンタクトホールの平面形状にパターニングされ、その後第１層間絶縁膜Ｄ０をエッチングすることにより形成される。つぎに、コンタクトプラグＣＴ１，ＣＴ１’が形成される。この工程は、まず、コンタクトホールＣＴＨ１，ＣＴＨ１’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００７４】
つぎに、強誘電体キャパシタｆｃ１，ｆｃ２が形成される。この工程は、はじめに、第１層間絶縁膜Ｄ１とコンタクトプラグＣＴ１，ＣＴ１’上に、下部電極ＢＥＬ１，ＢＥＬ１’としての第１導電膜が形成される。この第１導電膜は、スパッタリングにより、たとえば、膜厚２００ｎｍを有するイリジウム（Ir）膜、膜厚２３ｎｍを有する酸化プラチナ（PtO）膜、及び膜厚５０ｎｍを有するプラチナ（Pt）膜が積層されて形成される。
【００７５】
つぎに、この第１導電膜上に強誘電体膜ＦＥＲ１，ＦＥＲ２として、スパッタリングにより、たとえば、膜厚２００ｎｍを有するＰＺＴ膜が形成される。その後、このＰＺＴ膜は、酸素含有雰囲気中でのアニーリングにより結晶化される。
このアニーリングは、たとえば、アルゴン（Ar）と酸素（O2）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件からなる第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件からなる第２ステップからなるＲＴＡ処理が採用される。
【００７６】
つぎに、このＰＺＴ膜の上に、上部電極ＴＥＬ１，ＴＥＬ２としての第２導電膜が形成される。この第２導電膜は、スパッタリングにより、たとえば、膜厚２００ｎｍを有する酸化イリジウム（IrO2）が形成される。その後、この第２導電膜の上に、ハードマスク（図示せず）が形成される。
【００７７】
ここで、フォトリソグラフィにより、強誘電体キャパシタの平面形状を有するパターンが形成される。次いで、第２導電膜、ＰＺＴ膜及び第１導電膜のうち、ハードマスクに覆われない領域が順次エッチングされる。この場合、ＰＺＴ膜は，ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７８】
このエッチング処理の後、ハードマスクは除去され、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＲ１からなる強誘電体キャパシタｆｃ１、及び下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２からなる強誘電体キャパシタｆｃ２（図８（Ａ）参照）が形成される。
【００７９】
つぎに、第２層間絶縁膜Ｄ２（図８参照）が形成される。この形成工程は、第１層間絶縁膜Ｄ１と同様であり、強誘電体キャパシタｆｃ１，ｆｃ２及び第１層間絶縁膜Ｄ１を覆うように堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化処理が行われる。
【００８０】
図４を参照して、はじめに、ビアホールＣＴＨ２，ＣＴＨ２’が形成される。この工程は、まず、フォトリソグラフィにより、これらのホールの平面形状がパターニングされ、第２層間絶縁膜Ｄ２に対してエッチングを行うことにより形成される。
【００８１】
次いで、ビアプラグＣＴ２，ＣＴ２’が形成される。この工程は、まず、ビアホールＣＴＨ２，ＣＴＨ２’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００８２】
つぎに、コンタクトホールＣＴＨ３〜ＣＴＨ８及びＣＴＨ３’〜ＣＴＨ８’が形成される。この工程は、フォトリソグラフィによりこれらホールの平面形状にパターニングされ、第２層間絶縁膜Ｄ２をエッチングすることに形成される。次いで、コンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’が形成される。
【００８３】
この工程は、まず、コンタクトホールＣＴＨ３〜ＣＴＨ８及びＣＴＨ３’〜ＣＴＨ８’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００８４】
図５を参照して、はじめに、プレート線ＰＬ、金属配線Ｍ１，Ｍ１’並びにプラグコンタクトＭ２，Ｍ２’，Ｍ３，Ｍ３’及びＭ４，Ｍ４’が形成される。この工程は、はじめに、第２層間絶縁膜Ｄ２及びコンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層がスパッタリングにより順次形成される。次いで、フォトリソグラフィにより、これら配線の平面形状がパターニングされ、次いでエッチングを行うことにより形成される。
【００８５】
つぎに、第３層間絶縁膜Ｄ３（図８参照）が形成される。この形成工程は、第１層間絶縁膜Ｄ１と同様であり、まず、プレート線ＰＬ、金属配線Ｍ１，Ｍ１’、プラグコンタクトＭ２及びＭ２’並びに第２層間絶縁膜Ｄ２を覆うように堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化される。
【００８６】
つぎに、ビアホールＣＴＨ９〜ＣＴＨ１０及びＣＴＨ９’〜ＣＴＨ１０’が形成される。この工程は、フォトリソグラフィにより、各ホールの平面形状がパターニングされ、次いで第３層間絶縁膜Ｄ３に対してエッチングすることからなる。
【００８７】
つぎに、ビアプラグＣＴ９〜１０及びＣＴ９’〜１０’が形成される。この工程は、はじめに、ビアホールＣＴＨ９〜ＣＴＨ１０及びＣＴＨ９’〜ＣＴＨ１０’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００８８】
図６を参照して、はじめに、金属配線Ｍ５，Ｍ６及びワード線ＷＬが形成される。この工程は、まず、第３層間絶縁膜Ｄ３、及びビアプラグＣＴ９〜１０及びＣＴ９’〜１０’の上に、スパッタリングによりバリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が順次形成される。次いで、フォトリソグラフィにより、各配線の平面形状にパターニングされ、その後エッチングが行われる。上述したように、ワード線ＷＬは、裏打ち配線として形成される。
【００８９】
つぎに、第４層間絶縁膜Ｄ４（図８参照）が形成される。この第４層間絶縁膜Ｄ４は、上述した第１層間絶縁膜Ｄ１と同様に堆積され、金属配線Ｍ５，Ｍ６及びワード線ＷＬ、更には第３層間絶縁膜Ｄ３を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化されて形成される。
【００９０】
つぎに、コンタクトホールＣＴＨ１１，ＣＴＨ１１’が形成される。この工程は、フォトリソグラフィによりこれらのホールの平面形状がパターニングされ、第４層間絶縁膜Ｄ４に対してエッチングを行うことにより形成される。つぎに、コンタクトプラグＣＴ１１，ＣＴ１１’が形成される。この工程は、はじめに、コンタクトホールＣＴＨ１１〜ＣＴＨ１１’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００９１】
図７を参照して、はじめに、ビット線ＢＬ，ＢＬＸが形成される。この工程は、第４層間絶縁膜Ｄ４及びコンタクトプラグＣＴ１１，ＣＴ１１’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が、スパッタリングにより順次形成される。次いで、フォトリソグラフィによりこれらの配線の平面形状がパターニングされ、その後エッチングが行われる。
【００９２】
つぎに、第５層間絶縁膜Ｄ５（図８参照）が形成される。この第５層間絶縁膜Ｄ５は、上述した第１層間絶縁膜Ｄ１と同様に堆積され、第４層間絶縁膜Ｄ４及びビット線ＢＬ，ＢＬＸを覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化されて形成される。
【００９３】
図８は、本発明の第１実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。図８（Ａ）は、図７に示される位置Ｙ−Ｙ’での断面図を示している。
【００９４】
この断面構造では、ドレイン拡散領域ｄｐ２の一部として延出される領域ｅｘｄｐ２がシリコン基板１に形成されている。この領域ｅｘｄｐ２は、コンタクトプラグＣＴ１’を介して強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ２’を介してプレート線ＰＬに接続されている。
【００９５】
また、ドレイン拡散領域ｄｐ２は、コンタクトプラグＣＴ３’を介して金属配線Ｍ１’に接続されている。この金属配線Ｍ１’が形成される層の上の層には、電源電圧ＶＤＤに接続される金属配線Ｍ５が形成されている。この金属配線Ｍ５が形成される層の上には、ビット線ＢＬＸが形成されている。
【００９６】
この積層構造では、強誘電体キャパシタｆｃ１，ｆｃ２は、ビット線ＢＬ，ＢＬＸ或いはプレート線ＰＬが形成される層よりも下の層に形成されている。この積層順序により、６００℃を超える高い成膜温度で強誘電体膜（ＰＺＴ膜）ＦＥＲ１，ＦＥＲ２を形成することができ、安定した膜質を得ることができる。
【００９７】
具体的には、ドレイン拡散領域ｄｐ１，ｄｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２を介して、ラッチ回路の襷配線と下部電極ＢＥＬ１，ＢＥＬ２を接続することにより、ビット線ＢＬ，ＢＬＸ等の金属配線を行う工程の前に強誘電体膜を形成することができる。さらに、製造プロセス、更には回路動作の面でも安定な不揮発性メモリを実現することができる。
【００９８】
図８（Ｂ）は、図７に示される位置Ｘ−Ｘ’での断面図を示している。この断面構造では、ｐ型ＭＯＳトランジスタｃｐ２がシリコン基板１に形成されている。このｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２は、コンタクトプラグＣＴ３’を介して金属配線Ｍ１’に接続されている。
【００９９】
また、ソース拡散領域ｓｐ２は、コンタクトプラグＣＴ４’、プラグコンタクトＭ２’及びビアプラグＣＴ９’を介して電源電圧ＶＤＤに接続される金属配線Ｍ５に接続されている。この金属配線Ｍ５が形成される層の上の層には、ビット線ＢＬＸが形成されている。
【０１００】
ここで、第１実施の形態に関連する他の形態について説明する。たとえば、上記実施の形態（図２参照）では、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２を記憶ノードＮ，ＮＸ（図１参照）として設けている。
【０１０１】
他の形態として、ＣＭＯＳインバータｃ１，ｃ２のｎ型ＭＯＳトランジスタｃｎ１，ｃｎ２から延出される領域（図示せず）を記憶ノードＮ，ＮＸとして設けてもよい。この場合、該領域の上の層に強誘電体キャパシタｆｃ１，ｆｃ２がそれぞれ形成される。
【０１０２】
更には、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１から延出される領域と、ｎ型ＭＯＳインバータｃｎ２のドレイン拡散領域ｄｎ２から延出される領域とを記憶ノードＮ，ＮＸとして設けてもよい。同様に、ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１から延出される領域と、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２から延出される領域とを記憶ノードＮ，ＮＸとして設ける等してもよい。
【０１０３】
以上から、本実施の形態では、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、ラッチ回路を構成する複数のトランジスタのそれぞれの不純物拡散領域のうち、電源電圧ＶＤＤ又は接地電圧ＶＳＳに接続される不純物拡散領域（たとえば、ｓｐ１，ｓｎ１，ｓｐ２，ｓｎ２）とは異なる不純物拡散領域（たとえば、ｄｐ１，ｄｎ１，ｄｐ２，ｄｎ２）が延出される領域にそれぞれ接続される。
【０１０４】
特に、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、２つのインバータｃ１，ｃ２のそれぞれのドレイン拡散領域のうち、電源電圧ＶＤＤ又は接地電圧ＶＳＳに接続されるドレイン拡散領域とは異なるドレイン拡散領域のうちの１つが延出された領域とそれぞれ接続される。
【０１０５】
具体的には、下部電極ＢＥＬ１は、ドレイン拡散領域ｄｐ１又はｄｎ１の一方が延出された領域に接続される。また、下部電極ＢＥＬ２は、ドレイン拡散領域ｄｐ２又はｄｎ２の一方が延出された領域に接続される。
【０１０６】
また、上記実施の形態では、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２は、点Ａ１，Ａ２，Ａ３及びＡ４により画定される領域（図５参照）の外側に形成されている。他の形態として、これら延出される領域を該画定領域の内部に設けることもできる。
【０１０７】
上述された他の形態を含めて、第１実施の形態による不揮発性ＳＲＡＭセルは、強誘電体キャパシタｆｃ１，ｆｃ２の強誘電体膜の安定、更には回路動作の安定を保証することができる積層構造として提供される。
【０１０８】
図９〜図１６は、本発明の第２実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示しており、図９から図１６へと、素子が積層される経緯が示されている。以下、図１に示される回路の接続と対比しながら、図９〜図１６に示されるレイアウトを説明する。なお、前述した第１の実施の形態と同一の素子等には、同一の符号を付して配置及び機能的な説明を省略する。
【０１０９】
図９に示されるレイアウトは、第１実施の形態の図２に対応している。図９と図２の異なる点は、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２のそれぞれのドレイン拡散領域ｄｐ１，ｄｐ２から延出される領域がない点である。
【０１１０】
シリコン基板１上には、ＣＭＯＳインバータｃ１，ｃ２が設けられている。これらのＣＭＯＳインバータｃ１，ｃ２は、両者のゲート電極ｇｐ１，ｇｐ２が形成される方向に平行な中心線Ｚ−Ｚ’に関して、互いに対称な位置に設けられている。
【０１１１】
ここで、ＣＭＯＳインバータｃ１，ｃ２の一方のゲート電極ｇｐ１（ｇｐ２）は、他方のゲート電極ｇｐ２（ｇｐ１）に向かって、該他方のゲート電極に接続される２つのドレイン拡散領域ｄｐ２，ｄｎ２（ｄｐ１，ｄｎ１）の間の位置まで延出される領域ｅｘｇｐ１（ｅｘｇｐ２）を有している。
【０１１２】
特に、第１実施の形態と同様に、この延出される領域ｅｘｇｐ１は、ＣＭＯＳインバータｃ２側の襷配線を形成するために、ドレイン拡散領域ｄｐ２，ｄｎ２とシリコン基板１上で直接接続されるものではない。この延出される領域ｅｘｇｐ１には、ゲート電極ｇｐ１とドレイン拡散領域ｄｐ２，ｄｎ２とをシリコン基板１よりも上の層で電気的に接続するためのプラグＣＴ１４（図１０参照）が形成される領域ｅｘｇｐ１’が設けられている。
【０１１３】
同様に、延出される領域ｅｘｇｐ２は、ＣＭＯＳインバータｃ１側の襷配線を形成するために、ドレイン拡散領域ｄｐ１，ｄｎ１とシリコン基板１上で直接接続されるものではない。この延出される領域ｅｘｇｐ２には、ゲート電極ｇｐ２とドレイン拡散領域ｄｐ１，ｄｎ１とをシリコン基板１よりも上の層で電気的に接続するためのプラグＣＴ１４’（図１０参照）が形成される領域ｅｘｇｐ２’が設けられている。
【０１１４】
これら延出される領域ｅｘｇｐ１，ｅｘｇｐ２の構成及び配置は、ＣＭＯＳインバータｃ１，ｃ２、強誘電体キャパシタｆｃ１，ｆｃ２、次いでビット線等の金属配線の順序で積層される本発明の積層構造に特化した襷配線の形態を与えるものである。
【０１１５】
図１０に示されるレイアウトでは、コンタクトプラグＣＴ１２〜ＣＴ１４及びＣＴ１２’〜ＣＴ１４’、及び局所配線Ｍ５，Ｍ５’が形成されている。これらのコンタクトプラグは、シリコン基板１に形成されている各ＭＯＳトランジスタの電極又は拡散領域に接続される。
【０１１６】
具体的には、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１に対応して、コンタクトプラグＣＴ１２が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に対応して、コンタクトプラグＣＴ１３が形成されている。
【０１１７】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２に対応して、コンタクトプラグＣＴ１２’が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に対応して、コンタクトプラグＣＴ１３’が形成されている。
【０１１８】
さらに、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１に対応して、コンタクトプラグＣＴ１４が形成されている。同様に、ゲート電極ｇｐ２から延出される領域ｅｘｇｐ２に対応して、コンタクトプラグＣＴ１４’が形成されている。
【０１１９】
局所配線Ｍ５は、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１とを接続している。また、この局所配線Ｍ５の実質的に真下には領域ｅｘｇｐ２が延出されている。このため、コンタクトプラグＣＴ１４’を介して、該ドレイン拡散領域ｄｐ１，ｄｎ１とゲート電極ｇｐ２とが接続されている。
【０１２０】
同様に、局所配線Ｍ５’は、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とを接続している。また、この局所配線Ｍ５’の実質的に真下には領域ｅｘｇｐ１が延出されている。
【０１２１】
このため、コンタクトプラグＣＴ１４’を介して、該ドレイン拡散領域ｄｐ２，ｄｎ２とゲート電極ｇｐ１とが接続されている。この局所配線Ｍ５，Ｍ５’と領域ｅｘｇｐ２，ｅｘｇｐ１とにより、ラッチ回路の襷接続（図１参照）が形成されている。
【０１２２】
本実施の形態では、ビット線又はプレート線をなす金属配線にアルミニウム又は銅が使用される場合、局所配線Ｍ５，Ｍ５’には、ポリシリコン、シリサイド（タングステンシリサイド、チタンシリサイド、コバルトシリサイド）等の材料を使用することができる。
【０１２３】
図１１に示されるレイアウトでは、ビアプラグＣＴ１５，ＣＴ１５’が形成されている。ビアプラグＣＴ１５は、局所配線Ｍ５を介してコンタクトプラグＣＴ１４に接続されている（図１０参照）。ビアプラグＣＴ１５は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されている。強誘電体キャパシタｆｃ１は、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１から構成されている（図１７（Ａ）参照）。
【０１２４】
同様に、ビアプラグＣＴ１５’は、局所配線Ｍ５’を介してコンタクトプラグＣＴ１４に接続されている。ビアプラグＣＴ１５’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。強誘電体キャパシタｆｃ２は、下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２から構成されている。
【０１２５】
本実施の形態では、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１は、強誘電体キャパシタｆｃ１が形成される層よりも下の層で配線されている。同様に、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２は、強誘電体キャパシタｆｃ２が形成される層よりも下の層で配線されている。
【０１２６】
また、本実施の形態では、２つのＣＭＯＳインバータｃ１，ｃ２を構成しているトランジスタｃｐ１，ｃｎ１，ｃｐ２及びｃｎ２により画定される平面領域（たとえば、点Ａ１，Ａ２，Ａ３及びＡ４を頂点とする長方形）の内側に、強誘電体キャパシタｆｃ１，ｆｃ２が形成されている。これにより、不揮発性ＳＲＡＭセルの小面積化を実現することができる。
【０１２７】
図１２に示されるレイアウトでは、ビアプラグＣＴ１６，ＣＴ１６’及びコンタクトプラグＣＴ１７〜１９，ＣＴ１７’〜ＣＴ１９’が形成されている。具体的には、ビアプラグＣＴ１６は、上部電極ＴＥＬ１の上に形成されている（図１７（Ａ）参照）。
【０１２８】
ビアプラグＣＴ１６は、強誘電体キャパシタｆｃ１を介して、コンタクトプラグＣＴ１５の実質的に真上に形成されている。さらに、ビアプラグＣＴ１６’は、上部電極ＴＥＬ２の上に形成されている。ビアプラグＣＴ１６’は、強誘電体キャパシタｆｃ２を介してコンタクトプラグＣＴ１５’の実質的に真上に形成されている。
【０１２９】
コンタクトプラグＣＴ１７〜１９，ＣＴ１７’〜ＣＴ１９’は、シリコン基板１に形成されている各ＭＯＳトランジスタの電極又は拡散領域に接続される。具体的には、ｐ型ＭＯＳトランジスタｃｐ１のソース拡散領域ｓｐ１に対応して、コンタクトプラグＣＴ１７が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ１のソース拡散領域ｓｎ１に対応して、コンタクトプラグＣＴ１８が形成されている。
【０１３０】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のソース拡散領域ｓｐ２に対応して、コンタクトプラグＣＴ１７’が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ２のソース拡散領域ｓｎ２に対応して、コンタクトプラグＣＴ１８’が形成されている。
【０１３１】
さらに、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に対応して、コンタクトプラグＣＴ１９が形成されている。同様に、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に対応して、コンタクトプラグＣＴ１９’が形成されている。
【０１３２】
図１３に示されるレイアウトでは、プラグコンタクトＭ６〜Ｍ９、Ｍ６’〜Ｍ９’が形成されている。プラグコンタクトＭ６は、この後に形成されるビアプラグＣＴ２０をコンタクトプラグＣＴ１７（図１２参照）に電気的に接続する。同様に、プラグコンタクトＭ６’は、この後に形成されるビアプラグＣＴ２０’をコンタクトプラグＣＴ１７’に電気的に接続する。
【０１３３】
プラグコンタクトＭ７は、この後に形成されるビアプラグＣＴ２２をコンタクトプラグＣＴ１８に電気的に接続する。同様に、プラグコンタクトＭ７’は、後に形成されるビアプラグＣＴ２２’をコンタクトプラグＣＴ１８’に電気的に接続する。
【０１３４】
プラグコンタクトＭ８は、この後に形成されるビアプラグＣＴ２３をコンタクトプラグＣＴ１９に電気的に接続する。同様に、プラグコンタクトＭ８’は、後に形成されるビアプラグＣＴ２３’をコンタクトプラグＣＴ１９’に電気的に接続する。
【０１３５】
プラグコンタクトＭ９は、この後に形成されるビアプラグＣＴ２１をコンタクトプラグＣＴ１６に電気的に接続する。同様に、プラグコンタクトＭ９’は、後に形成されるビアプラグＣＴ２１’をコンタクトプラグＣＴ１６’に電気的に接続する。
【０１３６】
図１４に示されるレイアウトでは、電源電圧ＶＤＤに接続される金属配線１０、接地電圧ＶＳＳに接続される金属配線１１、プレート線ＰＬ、ワード線ＷＬ及びプラグコンタクトＣＴ２４，２４’が形成されている。
【０１３７】
金属配線Ｍ１０は、ビアプラグＣＴ２０，ＣＴ２０’（図１３参照）を接続する。これにより、ｐ型ＭＯＳトランジスタｃｐ１のソース拡散領域ｓｐ１とｐ型ＭＯＳトランジスタｃｐ２のソース拡散領域ｓｐ２は、電源電圧ＶＤＤに接続される。
【０１３８】
また、金属配線Ｍ１１は、ビアプラグＣＴ２２，ＣＴ２２’（図１３参照）を接続する。これにより、ｎ型ＭＯＳトランジスタｃｎ１のソース拡散領域ｓｎ１とｎ型ＭＯＳトランジスタｃｎ２のソース拡散領域ｓｎ２は、接地電圧ＶＳＳに接続される。
【０１３９】
また、プレート線ＰＬは、コンタクトＣＴ２１，２１’（図１３参照）に接続される。これにより、プレート線ＰＬは、コンタクトＣＴ２１，ＣＴ２１’を介して、強誘電体キャパシタｆｃ１，ｆｃ２の上部電極ＴＥＬ１，ＴＥＬ２に接続される。
【０１４０】
プラグコンタクトＭ１２は、この後に形成されるビアプラグＣＴ２４をコンタクトプラグＣＴ２３（図１３参照）に電気的に接続する。同様に、プラグコンタクトＭ１２’は，この後に形成されるビアプラグＣＴ２４’をビアプラグＣＴ２３’に電気的に接続する。
【０１４１】
さらに、ワード線ＷＬは、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲート電極ｇ１に平行して形成されている。第１実施の形態と同様に、このワード線ＷＬは、ゲート電極ｇ１の抵抗を考慮して裏打ち配線として形成されており、数セル単位（数ビット単位）での動作を可能にしている。
【０１４２】
図１５に示されるレイアウトでは、ビット線ＢＬ，ＢＬＸが形成されている。
ビット線ＢＬは、ビアプラグＣＴ２４に接続されており、ビット線ＢＬＸは、ビアプラグＣＴ２４’に接続されている。これにより、ビット線ＢＬは、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に接続される。同様に、ビット線ＢＬＸは、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に接続される。
【０１４３】
ここで、図９から図１５にそれぞれ示される積層構造の製造工程を説明する。
図９を参照して、上述したように、図９に示される素子の構造は、図２に示される構造から領域ｅｘｄｐ１，ｅｘｄｐ２を除いた構造である。このため、図９に示される構造の製造工程は、これらの領域をゲート電極形成と同時に形成する工程を除いたものであり、その他の工程は全く同じである。
【０１４４】
図１０〜図１１を参照して、はじめに、第１層間絶縁膜Ｄ１’（図１７参照）が形成される。この工程は、図９に示されるシリコン基板１の上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１４５】
つぎに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’が形成される。この工程は、フォトリソグラフィにより各ホールの平面形状がパターニングされ、次いで第１層間絶縁膜Ｄ１’に対してエッチングが行われる。
【０１４６】
次いで、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’が形成される。この工程は、まず、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１４７】
つぎに、局所配線Ｍ５，Ｍ５’が形成される。この工程は、まず、ポリシリコン等の材料がＣＶＤ法により堆積される。次いで、フォトリソグラフィにより局所配線Ｍ５，Ｍ５’の平面形状がパターニングされ、次いでエッチングが行われる。
【０１４８】
つぎに、第１層間絶縁膜Ｄ１’’（図１７参照）が形成される。この工程は、第１層間絶縁膜Ｄ１’の堆積工程と同じであり、第１層間絶縁膜Ｄ１’及び局所配線Ｍ５，Ｍ５’を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１４９】
つぎに、ビアホールＣＴＨ１５，ＣＴＨ１５’が形成される。この工程は、フォトリソグラフィにより各ホールの平面形状がパターニングされ、第１層間絶縁膜Ｄ１’に対してエッチングが行われる。つぎに、ビアプラグＣＴ１５，ＣＴ１５’が形成される。この工程は、まず、ビアホールＣＴＨ１５，ＣＴＨ１５’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５０】
つぎに、強誘電体キャパシタｆｃ１，ｆｃ２が形成される。この形成工程は、上述した第１実施の形態と同じである。この工程の後、第２層間絶縁膜Ｄ２が形成される。この工程は、第１の層間絶縁膜Ｄ１’の堆積工程と同様であり、強誘電体キャパシタｆｃ１，ｆｃ２及び第１層間絶縁膜Ｄ’’を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１５１】
図１２を参照して、はじめに、ビアホールＣＴＨ１６，ＣＴＨ１６’が形成される。この工程は、まず、フォトリソグラフィのよりビアホールＣＴ１６，ＣＴ１６’の平面形状がパターニングされ、次いで、第２層間絶縁膜Ｄ２に対してエッチングが行われる。
【０１５２】
つぎに、ビアプラグＣＴ１６，ＣＴ１６’が形成される。この工程は、まず、ビアホールＣＴＨ１６，ＣＴＨ１６’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５３】
つぎに、コンタクトホールＣＴＨ１７〜ＣＴＨ１９，ＣＴＨ１７’〜ＣＴＨ１９’が形成される。この工程は、はじめに、フォトリソグラフィにより各ホールの平面形状がパターニングされる。次いで、第２層間絶縁膜Ｄ２及び第１層間絶縁膜Ｄ１’，Ｄ１’’に対してエッチングが行われる。
【０１５４】
つぎに、コンタクトホールＣＴ１７〜ＣＴ１９，ＣＴ１７’〜ＣＴ１９’が形成される。この工程は、まず、コンタクトホールＣＴＨ１７〜ＣＴＨ１９，ＣＴＨ１７’〜ＣＴＨ１９’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５５】
図１３を参照して、はじめに、プラグコンタクトＭ６〜Ｍ９、Ｍ６’〜Ｍ９’が形成されている。この工程は、はじめに、第２層間絶縁膜Ｄ２及びビアプラグＣＴ１６，ＣＴ１６’及びコンタクトプラグＣＴ１７〜１９，ＣＴ１７’〜ＣＴ１９’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層がスパッタリングにより順次形成される。次いで、フォトリソグラフィにより、各プラグコンタクトの平面形状がパターニングされ、次いで、エッチングが行われる。
【０１５６】
つぎに、第３層間絶縁膜Ｄ３が形成される。この工程は、第１の層間絶縁膜Ｄ１の堆積工程と同様であり、プラグコンタクトＭ６〜Ｍ９、Ｍ６’〜Ｍ９’及び第２層間絶縁膜Ｄ２を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化されて形成される。
【０１５７】
つぎに、ビアホールＣＴＨ２０〜ＣＴＨ２３，ＣＴＨ２０’〜ＣＴＨ２３’が形成される。この工程は、フォトリソグラフィにより各ビアホールの平面形状がパターニングされ、第３層間絶縁膜Ｄ３に対してエッチングが行われる。
【０１５８】
つぎに、ビアプラグＣＴ２０〜ＣＴ２３，ＣＴ２０’〜ＣＴＨ２０’〜２３’が形成される。この工程は、まず、ビアホールＣＴＨ２０〜ＣＴＨ２３，ＣＴ２０’〜ＣＴ２３’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５９】
図１４を参照して、はじめに、金属配線１０，１１、プレート線ＰＬ、ワード線ＷＬ及びプラグコンタクト１２，１２’が形成される。この工程は、第３層間絶縁膜Ｄ３、及びビアプラグＣＴ２０〜ＣＴ２３，ＣＴ２０’〜ＣＴ２３’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が、スパッタリングにより順次形成される。その後、フォトリソグラフィにより各配線及びプラグコンタクトの平面形状がパターニングされ、次いで、エッチングが行われる。上述したように、ワード線ＷＬは、裏打ち配線として形成される。
【０１６０】
つぎに、第４層間絶縁膜Ｄ４（図１７参照）が形成される。この工程は、第１の層間絶縁膜Ｄ１の堆積と同様であり、金属配線１０，１１、プレート線ＰＬ、ワード線ＷＬ及びプラグコンタクト１２，１２’及び第３層間絶縁膜Ｄ３を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１６１】
つぎに、ビアホールＣＴＨ２４，ＣＴＨ２４’が形成される。この工程は、はじめに、フォトリソグラフィによりビアホールＣＴＨ２４，ＣＴＨ２４’の平面形状がパターニングされ、次いで、第４層間絶縁膜Ｄ４に対してエッチングが行われる。
【０１６２】
つぎに、ビアプラグＣＴ２４，ＣＴ２４’が形成される。この工程は、ビアホールＣＴＨ２４，ＣＴＨ２４’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１６３】
図１５を参照して、はじめに、ビット線ＢＬ，ＢＬＸが形成される。この工程は、第４層間絶縁膜Ｄ３、及びＣＴ２４，ＣＴ２４’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が、スパッタリングにより順次形成される。次いで、フォトリソグラフィにより、ビット線ＢＬ，ＢＬＸの平面形状がパターニングされ、エッチングが行われる。
【０１６４】
つぎに、第５層間絶縁膜Ｄ５が形成される。この工程は、第１の層間絶縁膜Ｄ１の堆積と同様であり、ビット線ＢＬ，ＢＬＸ及び第４層間絶縁膜Ｄ４を覆うように堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１６５】
図１６は、本実施の形態による不揮発性ＳＲＡＭセルを示すレイアウトである。図１６には、積層構造を調べるための縦方向のグリッドａ〜ｆ、及び横方向のグリッドｇ〜ｍが示されている。
【０１６６】
図１７は、本実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。
図１７（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図に対応しており、図１７（Ｂ）は、位置Ｙ−Ｙ’での断面図に対応している。
【０１６７】
はじめに、図１７（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線Ｍ５に接続されている。この局所配線Ｍ５は、ビアプラグＣＴ１５を介して、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されている。
【０１６８】
強誘電体キャパシタｆｃ１の上部電極ＴＥＬ１は、ビアプラグＣＴ１６、プラグコンタクトＭ９及びビアプラグＣＴ２１を介して、プレート線ＰＬに接続されている。ビット線ＢＬは、第４層間絶縁膜Ｄ４を介してプレート線ＰＬに直交する方向に形成されている。
【０１６９】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線Ｍ５’に接続されている。この局所配線Ｍ５’は、ビアプラグＣＴ１５’を介して、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。
【０１７０】
強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ１６’、プラグコンタクトＭ９’及びビアプラグＣＴ２１’を介して、プレート線ＰＬに接続されている。ビット線ＢＬＸは、第４層間絶縁膜Ｄ４を介してプレート線ＰＬに直交する方向に形成されている。
【０１７１】
つぎに、図１７（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２は、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線Ｍ５’に接続されている。この局所配線Ｍ５’は、コンタクトプラグＣＴ１４を介して、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１に接続されている。
【０１７２】
この局所配線Ｍ５’は、ビアプラグＣＴ１５’を介して強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ１６’、プラグコンタクトＭ９’及びビアプラグ２１’を介してプレート線ＰＬに接続されている。プレート線ＰＬが形成されている層には、該プレート線ＰＬが形成される方向と平行な方向に、金属配線Ｍ１０’，M１１’、ワード線ＷＬが形成されている。
【０１７３】
また、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１は、コンタクトプラグＣＴ１９’、プラグコンタクトＭ８’、ビアプラグＣＴ２３’、プラグコンタクトＭ１２’及びビアプラグＣＴ２４’を介して、ビット線ＢＬＸに接続されている。このビット線ＢＬＸは、プレート線ＰＬ、金属配線Ｍ１０’，M１１’及びワード線ＷＬが形成されている方向と直交する方向に形成されている。
【０１７４】
本実施の形態による不揮発性ＳＲＡＭセルは、強誘電体キャパシタｆｃ１，ｆｃ２は、ビット線ＢＬ，ＢＬＸ及びプレート線をなす金属配線が形成される層よりも下の層に形成される。さらに、強誘電体キャパシタｆｃ１，ｆｃ２は、点Ａ１，Ａ２，Ａ３及びＡ４で例示的に画定される領域（図１１参照）の内部に形成される。これにより、強誘電体膜の安定及び回路動作の安定を確保させることができると共に、不揮発性ＳＲＡＭセルの小面積化にも寄与することができる。
【０１７５】
以下、本実施の形態に関連する他の形態として、第３〜第６実施の形態をそれぞれ示す。なお、前述される実施の形態において示された構成要素と同じ構成要素には、同一の符号が付されて説明が省略される。
図１８〜図１９は、本発明の第３実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示している。図１８及び図１９は、第２実施の形態における図９〜図１１に対応している。
【０１７６】
図１８に示されるレイアウトでは、図９に示される構造に加えて、コンタクトプラグＣＴ１２〜ＣＴ１４及びＣＴ１２’〜ＣＴ１４’（図１０参照）が形成されている。
【０１７７】
図１９に示されるレイアウトでは、局所配線ＢＥＬ１’が形成されている。この局所配線ＢＥＬ１’は、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に接続されると共に、コンタクトプラグＣＴ１４’（図１８参照）を介してゲート電極ｇｐ２から延出される領域ｅｘｇｐ２にも接続されている。
【０１７８】
本実施の形態では、局所配線ＢＥＬ１’は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１（図２０参照）の役割も果たしている。これにより、強誘電体キャパシタｆｃ１は、ラッチ回路の襷配線の一方（局所配線ＢＥＬ１’、コンタクトプラグＣＴ１４’及び延出される領域ｅｘｇｐ２）にダイレクトに接続される。この局所配線ＢＥＬ１’（ＢＥＬ１）には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。上部電極ＴＥＬ１には、ビアプラグＣＴ１６（図１２参照）が形成されることになる。
【０１７９】
同様に、局所配線ＢＥＬ２’は、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に接続されると共に、コンタクトプラグＣＴ１４を介してゲート電極ｇｐ１から延出される領域ｅｘｇｐ１にも接続される。
【０１８０】
また、局所配線ＢＥＬ２’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２（図２１参照）を兼ねている。これにより、強誘電体キャパシタｆｃ２は、ラッチ回路の襷配線の他方（局所配線ＢＥＬ２’、コンタクトプラグＣＴ１４及び延出される領域ｅｘｇｐ１）にダイレクトに接続される。この局所配線ＢＥＬ２’（ＢＥＬ２）には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。上部電極ＴＥＬ２には、ビアプラグＣＴ１６’（図１２参照）が形成されることになる。
【０１８１】
本実施の形態では、局所配線ＢＥＬ１’，ＢＥＬ２’は、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２と、ラッチ回路を形成する襷配線の２つの役割をはたす。下部電極ＢＥＬ１，ＢＥＬ２が複数の層から形成される場合（たとえば、Pt/IrO2/Ir等の場合）、この複数層のうち幾つかの層により局所配線を形成することができる。
【０１８２】
以下、図１８及び図１９に示される積層構造の製造プロセスについて説明する。図１８を参照して、図９に示される構造に加えて、はじめに、第１層間絶縁膜Ｄ１（図２０参照）が形成される。この工程は、図９の工程が完了されたシリコン基板１の上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１８３】
つぎに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’が形成される。この工程は、まず、フォトリソグラフィにより各ホールの平面形状がパターニングされ、次いで、第１層間絶縁膜Ｄ１に対してエッチングが行われる。
【０１８４】
つぎに、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’が形成される。この工程は、まず、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１８５】
図１９を参照して、はじめに、第１層間絶縁膜Ｄ１とコンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’の上に、下部電極ＢＥＬ１，ＢＥＬ１’としての第１導電膜（図示せず）が堆積される。つぎに、この第１導電膜上に強誘電体膜ＦＥＲ１，ＦＥＲ２としてのＰＺＴ膜（図示せず）が堆積され、その後、酸素含有雰囲気中でのアニーリングにより結晶化される。さらに、上部電極ＴＥＬ１，ＴＥＬ２としての第２導電膜（図示せず）が形成される。これらの工程は、第１実施の形態と同じである。
【０１８６】
つぎに、第２導電膜の上に、はじめに、第１のハードマスク（図示せず）が形成される。この第１のハードマスクを用いて、フォトリソグラフィにより、局所配線ＢＥＬ１’（下部電極ＢＥＬ１を含む）、及び局所配線ＢＥＬ２’（下部電極ＢＥＬ２含む）（図２０参照）の平面形状を有するようにパターンニングされる。次いで、第２導電膜、ＰＺＴ膜及び第１導電膜のうち、第１のハードマスクに覆われない領域が順次エッチングされる。このエッチング処理の後、第１のハードマスクは除去される。
【０１８７】
つぎに、第２導電膜の上に、第２のハードマスク（図示せず）が形成される。
この第２のハードマスクを用いて、フォトリソグラフィにより強誘電体キャパシタｆｃ１，ｆｃ２の平面形状を有するようにパターニングされる。次いで、第２導電膜、ＰＺＴ膜のうち、第２のハードマスクに覆われない領域が順次エッチングされる。このエッチング処理の後、第２のハードマスクは除去される。
【０１８８】
これにより、下部電極ＢＥＬ１を兼ねる局所配線ＢＥＬ１’、強誘電体膜ＦＥＲ１及び上部電極ＴＥＲ１からなる強誘電体キャパシタｆｃ１、及び下部電極ＢＥＬ２を兼ねる局所配線ＢＥＬ２’、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２からなる強誘電体キャパシタｆｃ２（図２０参照）が形成される。
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成後に行われる工程は、第２実施の形態で示された図１２以降の製造工程と全く同じである。
【０１８９】
図２０は、本実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。
図２０（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２０（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０１９０】
はじめに、図２０（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線ＢＥＬ１’に接続されている。この局所配線ＢＥＬ１’（下部電極ＢＥＬ１を含む）には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０１９１】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線ＢＥＲ２’に接続されている。この局所配線ＢＥＲ２’（下部電極ＢＥＬ２を含む）には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０１９２】
つぎに、図２０（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線ＢＥＬ２’に接続されている。この局所配線ＢＥＬ２’のうち強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２の部分には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０１９３】
なお、図２０（Ａ）及び図２０（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じであり、説明を省略する。
【０１９４】
図２１は、本発明の第４実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示している。図２１は、第３実施の形態における図１８に示されるレイアウトの後に積層される過程を示している。
【０１９５】
図２１に示されるレイアウトでは、局所配線Ｍ１３が形成されている。この局所配線Ｍ１３は、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に接続されると共に、コンタクトプラグＣＴ１４’を介して、ゲート電極ｇｐ２から延出される領域ｅｘｇｐ２にも接続されている。
【０１９６】
同様に、局所配線Ｍ１３’が形成されている。この局所配線Ｍ１３’は、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に接続されると共に、コンタクトプラグＣＴ１４を介して、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１にも接続されている。
【０１９７】
本実施の形態では、局所配線Ｍ１３，Ｍ１３’は、酸化防止膜（たとえば、イリジウム）である。この酸化防止膜は、強誘電体膜ＦＥＲ１，ＦＥＲ２（図２２参照）の形成工程、又はこの形成工程に前後する工程で酸素を含有するアニーリング工程等がある場合に、コンタクトホールに埋め込まれる導電性の材料（たとえば、タングステン、この場合、タングステンプラグと呼ばれる）の酸化を防止する膜として敷設される。本実施の形態では、この酸化防止膜を有効に利用して、ラッチ回路の襷配線の一部を形成している。
【０１９８】
金属配線Ｍ１３の上には、強誘電体キャパシタｆｃ１が直接形成されている。
金属配線Ｍ１３の上には、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１の順に積層されている（図２２参照）。さらに、上部電極ＴＥＬ１の上には、ビアプラグＣＴ１６が形成されることになる（図１２参照）。
【０１９９】
同様に、金属配線Ｍ１３’の上には、強誘電体キャパシタｆｃ２が直接形成されている。金属配線Ｍ１３’の上には、下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２の順に積層されている。さらに、上部電極ＴＥＬ２の上には、ビアプラグＣＴ１６’が形成されることになる。
【０２００】
以下、図２１に示される積層構造の製造プロセスについて説明する。前提として、第１層間絶縁膜Ｄ１、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’が形成されている（図２０参照）。
【０２０１】
図２１を参照して、はじめに、酸化防止膜としての局所配線Ｍ１３，１３’が形成される。この工程は、はじめに、フォトリソグラフィにより局所配線Ｍ１３，１３’の平面形状がパターニングされ、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’を含めて、第１層間絶縁膜Ｄ１に配線溝がエッチングにより形成される。
【０２０２】
つぎに、この配線溝には、スパッタリングによりイリジウムが堆積される。このイリジウムに対して、まず、フォトリソグラフィにより配線の平面形状がパターニングされ、次いでエッチングが行われる。その後、イリジウムからなる配線と第１層間絶縁膜Ｄ１を覆うように酸化防止膜が堆積される。次いで、この酸化防止膜に対して、ＣＭＰ処理による表面平坦化処理が行われる。
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成後に行われる工程は、第２実施の形態で示された図１２以降に行われる製造工程と全く同じである。
【０２０３】
図２２は、本実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。
図２２（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２２（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０２０４】
はじめに、図２２（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線Ｍ１３に接続されている。この局所配線Ｍ１３は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されており、この下部電極ＢＥＬ１には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０２０５】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線Ｍ１３’に接続されている。この局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２０６】
つぎに、図２２（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線Ｍ１３’に接続されている。この局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に直接接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２０７】
なお、図２２（Ａ）及び図２２（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じであり、説明を省略する。
【０２０８】
図２３は、本発明の第５実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。図２３（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２３（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０２０９】
本実施の形態による不揮発性ＳＲＡＭセルでは、局所配線Ｍ１３，１３’を形成する材料としてバリアメタルＢＭを使用している（図２３（Ｂ）参照）。このバリアメタルＢＭは、第４実施の形態において示されたコンタクトプラグＣＴ１２，ＣＴ１２’、ＣＴ１３，ＣＴ１３’ （たとえば、図２２（Ｂ）参照）を形成する際にタングステンと共に堆積されるバリアメタルである。
【０２１０】
本実施の形態による不揮発性ＳＲＡＭセルの製造方法について説明する。
【０２１１】
図２３を参照して、前提として、第１層間絶縁膜Ｄ１が形成されている。はじめに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’が形成される。この工程は、まず、フォトリソグラフィにより各コンタクトホールの平面形状がパターニングされ、次いで、第１層間絶縁膜Ｄ１に対してエッチングが行われる。
【０２１２】
つぎに、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴＨ１４’が形成される。この工程は、はじめに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’にバリアメタル（Ti/TiN）ＢＭがスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積される。
【０２１３】
これらバリアメタルＢＭとタングステンが積層されている状態で、まず、タングステンに対してＣＭＰ処理が行われ、バリアメタルが一様に残される。次いで、フォトリソグラフィにより局所配線Ｍ１３，Ｍ１３’の平面形状がパターニングされ、バリアメタルに対してエッチングが行われる。
【０２１４】
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成からそれ以降の工程は、第４実施の形態における工程と同じである。
【０２１５】
図２３（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線Ｍ１３に接続されている。この局所配線Ｍ１３は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されており、この下部電極ＢＥＬ１には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０２１６】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線Ｍ１３’に接続されている。この局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２１７】
つぎに、図２２（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線Ｍ１３’に接続されている。
【０２１８】
この局所配線Ｍ１３’は、コンタクトプラグＣＴ１２’，ＣＴ１３’の一部を形成しているバリアメタルＢＭがそのまま配線として機能している。局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に直接接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２１９】
なお、図２３（Ａ）及び図２３（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じである。
【０２２０】
図２４は、本発明の第６実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。図２４（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２４（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０２２１】
本実施の形態による不揮発性ＳＲＡＭセルでは、第３実施の形態において示される局所配線Ｍ１５，１５’として、コンタクトプラグが配線状に形成されている（図２４（Ｂ）参照）。この配線状のコンタクトプラグは、第５実施の形態で示されたコンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’と金属配線Ｍ１３，Ｍ１３’の両者の役割を果たしている。この配線状のコンタクトプラグから形成される局所配線Ｍ１４，Ｍ１４’は、タングステン等の導電性材料により形成される。
【０２２２】
本実施の形態による不揮発性ＳＲＡＭセルの製造方法について説明する。
【０２２３】
図２４を参照して、前提として第２実施の形態で示された図９の構造が形成されているものとする。はじめに、ゲート電極ｇｐ１，ｇｐ２、更には該ゲート電極ｇｐ１，ｇｐ２のそれぞれから延出される領域ｅｘｇｐ１，ｅｘｇｐ２の側壁にスペーサが形成され、全面にSi3N4膜５が堆積される（図２４（Ａ）参照）。
次いで、このスペーサに形成されたギャップは、SiO2膜により完全に埋め込まれる。
【０２２４】
つぎに、第１層間絶縁膜Ｄ１が堆積される。この工程は、まず、Si3N4膜５及びシリコン基板１上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０２２５】
つぎに、配線状のコンタクトホールが形成される。この工程は、セルフ アライン コンタクト（ＳＡＣ）技術を利用して形成される。まず、オーバサイズのマスクパターンを用いて、フォトリソグラフィにより局所配線Ｍ１４，Ｍ１４’の平面形状のパターニングが形成される。次いで、第１層間絶縁膜Ｄ０及びSi3N4膜５に対してドライエッチングが行われる。
【０２２６】
このとき、図２４（Ａ）及び図２４（Ｂ）に示されるように、局所配線Ｍ１４に対応して、ゲート電極ｇ２から延出される領域ｅｘｇｐ２を覆うSi3N4膜５の一部もエッチングされる。同様に、局所配線Ｍ１４’に対応して、ゲート電極ｇ１から延出される領域ｅｘｇｐ１を覆うSi3N4膜５の一部もエッチングされる。
【０２２７】
つぎに、局所配線Ｍ１４，Ｍ１４’が形成される。この工程は、まず、先に形成された配線状のコンタクトホールにバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等により導電性材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０２２８】
このとき、局所配線Ｍ１４と、領域ｅｘｇｐ２のうちSi3N4膜５がエッチングされた部分との間で電気的な接続が実現されており、同様に、局所配線Ｍ１４’と、領域ｅｘｇｐ１のうちSi3N4膜５がエッチングされた部分との間で電気的な接続が実現されている。
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成からそれ以降の工程は、第４実施の形態における工程と同じである。
【０２２９】
図２４（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、局所配線Ｍ１４に接続されている。この局所配線Ｍ１４は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されており、この下部電極ＢＥＬ１には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０２３０】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、局所配線Ｍ１４’に接続されている。この局所配線Ｍ１４’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２３１】
つぎに、図２４（Ｂ）では、局所配線Ｍ１４’が配線状のコンタクトプラグとして形成されていることが示されている。ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、局所配線Ｍ１３’により直接接続されている。この局所配線Ｍ１４’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２３２】
なお、図２４（Ａ）及び図２４（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じであり、説明を省略する。
【０２３３】
上述した第２実施の形態から第６実施の形態までの概念は、ＣＭＯＳインバータｃ１（たとえば、図９参照）のそれぞれのｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１を接続する局所配線の様々な形態を示している。
【０２３４】
第２実施の形態から第６実施の形態を通して、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、ラッチ回路を構成する複数のトランジスタの不純物拡散領域のうち、電源電圧ＶＤＤ又は接地電圧ＶＳＳに接続される不純物拡散層（たとえば、ｓｐ１，ｓｎ１，ｓｐ２，ｓｎ２）とは異なる不純物拡散層（たとえば、ｄｐ１，ｄｎ１，ｄｐ２，ｄｎ２）を互いに接続する局所的な配線にそれぞれ接続されている。この場合、この局所的な配線は、金属配線を形成する金属の融点よりも高い融点を有する材料で形成される。
【０２３５】
特に、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、２つのインバータｃ１，ｃ２のそれぞれに含まれるドレイン拡散領域（ｄｐ１とｄｎ１，ｄｐ２とｄｎ２）を互いに接続する局所的な配線にそれぞれ接続されている。
【０２３６】
ここで、この局所配線は、第１実施の形態における配線Ｍ１，Ｍ１’（図５参照）と比較して、強誘電体キャパシタｆｃ１、ｆｃ２のそれぞれが形成される層よりも下の層に形成されている。このとき、ＣＭＯＳインバータｃ１，ｃ２の襷接続は、強誘電体キャパシタｆｃ１，ｆｃ２のそれぞれの実質的に真下にあたる位置で実現される。
【０２３７】
最後に、第１実施の形態から第６実施の形態を通して、本発明に適用される他の形態について説明する。
【０２３８】
はじめに、上記実施の形態では、互いに襷接続されるＣＭＯＳインバータｃ１，ｃ２によりラッチ回路を形成している。本発明は、この構成に限定されず、複数のトランジスタを使用してラッチ回路を実現する構成であればよい。
【０２３９】
また、上記実施の形態では、強誘電体キャパシタｆｃ１は、ＣＭＯＳインバータｃ１に対応して形成され、強誘電体キャパシタｆｃ２は、ＣＭＯＳインバータｃ２に対応して形成されている。すなわち、１つの不揮発性ＳＲＡＭセル３に対して２つの強誘電体キャパシタｆｃ１，ｆｃ２が形成されている。本発明は、この対応関係に限定されず、たとえば、複数個の強誘電体キャパシタが１つのＣＭＯＳインバータに対応する構成とすることもできる。
【０２４０】
なお、上述した第１の実施の形態から第６の実施の形態では、本発明による構造の概念がＳＲＡＭセルに適用される場合を例示している。本発明による構造の概念は、ＳＲＡＭセルへの適用に限定されず、たとえば、ラッチ回路又はフリップフロップ回路にも同様に適用することができる。この場合、２つのインバータ回路が襷接続されているノードに強誘電体キャパシタが形成される構造として実現される。
【０２４１】
本発明は、上述された実施の形態の内容を整理して、付記として開示される。
（付記１） 基板上に設けられ、ラッチを構成する複数のトランジスタと、
下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対とを備え、前記キャパシタの対は、前記基板よりも上の層であって、プレート線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする不揮発性半導体記憶装置。
（付記２） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記１記載の不揮発性半導体記憶装置
（付記３） 基板上に設けられ、互いに襷接続される２つのインバータと、
前記２つのインバータのうちの対応する１つに含まれるドレイン拡散領域に接続される下部電極、強誘電体膜及びプレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対は、前記基板よりも上の層であって、前記プレート線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする不揮発性半導体記憶装置。
（付記４） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記３記載の不揮発性半導体記憶装置
（付記５） 基板上に設けられ、ラッチを構成する複数のトランジスタと、
前記基板よりも上の層であって、プレート線が形成される金属配線層よりも下の層に設けられ、下部電極、強誘電体膜及び前記プレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対の下部電極は、前記複数のトランジスタの不純物拡散領域のうち、第１又は第２の電圧源に接続される不純物拡散層とは異なる不純物拡散層が延出された領域にそれぞれ接続される、
ことを特徴とする不揮発性半導体記憶装置。
（付記６） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記５記載の不揮発性半導体記憶装置。
（付記７） 前記複数のトランジスタは、２つのインバータであり、
前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれのドレイン拡散領域のうちの１つが延出された領域とそれぞれ接続される、
ことを特徴とする付記５又は６記載の不揮発性半導体記憶装置。
（付記８） 前記キャパシタの対は、前記２つのインバータにより画定される平面領域の外部に設けられる、
ことを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記９） 前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれのｐ型トランジスタのドレイン拡散領域から、該ドレイン拡散領域が形成されている方向と実質的に直交する方向に延出された領域とそれぞれ接続される、
ことを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記１０） 前記２つのインバータのそれぞれのｐ型トランジスタのドレイン拡散領域とｎ型ＭＯＳトランジスタのドレイン拡散領域は、前記キャパシタの対が形成される層よりも上の層に設けられる配線を介して接続される、
ことを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記１１） 前記２つのインバータのそれぞれのゲート電極は、前記ゲート電極が形成される方向と実質的に直交する方向に延出されて、前記配線に接続される、
ことを特徴とする付記１０記載の不揮発性半導体記憶装置。
（付記１２） 基板上に設けられ、ラッチを構成する複数のトランジスタと、
前記基板よりも上の層であって、プレート線が形成される金属配線の層よりも下の層に設けられ、下部電極、強誘電体膜及び前記プレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対の下部電極は、前記複数のトランジスタの不純物拡散領域のうち、第１又は第２の電圧源に接続される不純物拡散層とは異なる不純物拡散層を互いに接続する局所的な配線にそれぞれ接続され、前記局所的な配線は、前記金属配線を形成する金属の融点よりも高い融点を有する材料で形成される、
ことを特徴とする不揮発性半導体記憶装置。
（付記１３） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記１２記載の不揮発性半導体記憶装置
（付記１４） 前記複数のトランジスタは２つのインバータであり、
前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれのドレイン拡散領域を互いに接続する前記局所的な配線にそれぞれ接続される、
ことを特徴とする付記１２又は１３記載の不揮発性半導体記憶装置。
（付記１５） 前記キャパシタの対は、前記２つのインバータにより画定される平面領域の内部に設けられる、
ことを特徴とする付記１４記載の不揮発性半導体記憶装置。
（付記１６） 前記局所的な配線は、前記下部電極を形成する材料により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記１７） 前記局所的な配線は、酸化防止膜により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記１８） 前記局所的な配線は、バリアメタル材料により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記１９） 前記局所的な配線は、導電性のプラグ材料により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記２０） 前記局所的な配線は、前記２つのインバータのそれぞれのｐ型トランジスタのドレイン拡散領域とｎ型ＭＯＳトランジスタのドレイン拡散領域を接続する配線であって、前記キャパシタの対が形成される層よりも下の層に設けられる、
ことを特徴とする付記１４乃至１９のいずれか記載の不揮発性半導体記憶装置。
（付記２１） 前記２つのインバータのそれぞれのゲート電極は、前記ゲート電極が形成される方向と実質的に直交する方向に延出されて、前記キャパシタの対が形成される層よりも下の層に設けられる前記局所的な配線と接続される、
ことを特徴とする付記１４乃至２０のいずれか記載の不揮発性半導体記憶装置。
（付記２２） ラッチ回路を構成する複数のトランジスタを基板に形成するステップと、
下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対を前記基板よりも上の層に形成するステップと、
前記キャパシタ対が形成される層よりも上の層に、プレート線をなす金属配線層を形成するステップと、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
（付記２３） 前記強誘電体膜は、６００℃以上の成膜温度により形成される、ことを特徴とする付記２２記載の不揮発性半導体記憶装置の製造方法。
（付記２４） 基板上に設けられる第１のインバータと、
前記基板上の前記第１のインバータ回路と対称な位置に設けられる第２のインバータとを備え、
前記第１及び第２のインバータの一方のゲート電極は、他方のゲート電極に向かって延出される領域を有し、前記延出される領域は、前記一方のゲート電極と前記他方のゲート電極に接続される２つのドレイン拡散領域とを前記基板よりも上の層で電気的に接続するプラグが形成される領域を有する、
ことを特徴とする半導体回路。
【０２４２】
【発明の効果】
本発明によれば、不揮発性ＳＲＡＭセルに設けられる強誘電体キャパシタの膜質の安定化を図ることができると共に、セル面積の縮小化にも寄与する積層構造を実現することができる。
【図面の簡単な説明】
【図１】本発明において実現される不揮発性ＳＲＡＭを例示する回路図である。
【図２】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その１）である。
【図３】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その２）である。
【図４】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その３）である。
【図５】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その４）である。
【図６】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その５）である。
【図７】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その６）である。
【図８】本発明の第１実施の形態による不揮発性半導体記憶装置の断面図である。図８（Ａ）は、Ｙ−Ｙ’断面図、図８（Ｂ）は、Ｘ−Ｘ’断面図を示す。
【図９】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その１）である。
【図１０】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その２）である。
【図１１】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その３）である。
【図１２】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その４）である。
【図１３】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その５）である。
【図１４】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その６）である。
【図１５】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その７）である。
【図１６】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その８）である。
【図１７】本発明の第２実施の形態による不揮発性半導体記憶装置の断面図である。図１７（Ａ）は、図１６に示されるＸ−Ｘ’断面図、図１７（Ｂ）は、図１６に示されるＹ−Ｙ’断面図を示す。
【図１８】本発明の第３実施の形態による不揮発性半導体記憶装置のセルレイアウト（その１）である。
【図１９】本発明の第３実施の形態による不揮発性半導体記憶装置のセルレイアウト（その２）である。
【図２０】本発明の第３実施の形態による不揮発性半導体記憶装置の断面図である。図２０（Ａ）は、図１６に示されるＸ−Ｘ’断面図、図２０（Ｂ）は、図１６に示されるＹ−Ｙ’断面図を示す。
【図２１】本発明の第４実施の形態による不揮発性半導体記憶装置のセルレイアウトである。
【図２２】本発明の第４実施の形態による不揮発性半導体記憶装置の断面図である。図２２（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図、図２２（Ｂ）は、図１６に示される位置Ｙ−Ｙ’での断面図を示す。
【図２３】本発明の第５実施の形態による不揮発性半導体記憶装置の断面図である。図２３（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図、図２３（Ｂ）は、図１６に示される位置Ｙ−Ｙ’での断面図を示す。
【図２４】本発明の第６実施の形態による不揮発性半導体記憶装置の断面図である。図２４（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図、図２４（Ｂ）は、図１６に示される位置Ｙ−Ｙ’での断面図を示す。
【符号の説明】
１：シリコン基板
３：不揮発性ＳＲＡＭセル
ｃ１，ｃ２：ＣＭＯＳインバータ
ｃｐ１，ｃｐ２：ｐ型ＭＯＳトランジスタ
ｃｎ１，ｃｎ２，ｓｗ１，ｓｗ２：ｎ型ＭＯＳトランジスタ
ｇｐ１，ｇｐ２，ｇ１，ｇ２：ゲート電極
ｄｐ１，ｄｐ２，ｄｎ１，ｄｎ２：ドレイン拡散領域
ｓｐ１，ｓｐ２，ｓｎ１，ｓｎ２：ソース拡散領域
ｓｄ１１，ｓｄ２１，ｓｄ１２，ｓｄ２２：ソース又はドレイン拡散領域
ｅｘｄｐ１，ｅｘｄｐ２：（ドレイン拡散領域から）延出される領域
ｅｘｇｐ１，ｅｘｇｐ２：（ゲート電極から）延出される領域
ＢＥＬ１’，ＢＥＬ２’，Ｍ１３，Ｍ１３’，Ｍ１４，Ｍ１４’：局所配線
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、強誘電体キャパシタが保持データのバックアップ用に設けられる不揮発性ＳＲＡＭセルの積層構造又はその製造方法に関する。
【０００２】
【従来の技術】
従来のラッチ回路は、揮発性の回路であるため、電源を遮断した後に保持されているデータが失われる。近年、不揮発ＳＲＡＭ（Nonvolatile Static Random Access Memory）が提案されている（たとえば、非特許文献１、非特許文献２参照）。この不揮発性ＳＲＡＭでは、強誘電体膜（PZT: Pb(Zr,Ti)O3, SBT: SrBi2Ta2O9）が可変容量キャパシタとして付加されたラッチ回路がメモリセルに使用される。
【０００３】
この不揮発性ＳＲＡＭにおいて、電源を遮断する前に強誘電体キャパシタの残留分極として不揮発化される記憶保持データは、電源を投入した時に、メモリセルのラッチ回路の相補データとして読み出される。従来の不揮発性ＳＲＡＭの積層構造では、強誘電体キャパシタは、ビット線等をなす金属配線が形成される層よりも上の層に形成されている。この積層順序により、ＳＲＡＭセルと同等の面積を実現している。
【０００４】
【非特許文献１】
Proceeding of IEEE2000 Custom Integrated Circuits Conference pp65-68 2000年5月
【０００５】
【非特許文献２】
信学技報，TECHNICAL REPORT OF IEICE. SDM2001-128,ICD2001-51, 2000年5月
【０００６】
【発明が解決しようとする課題】
ＰＺＴ等の強誘電体膜を安定に成膜する方法は、現状ではスピンコーティング又はスパッタリングであり、安定に成膜する温度は６００℃以上が好ましいとされている。したがって、強誘電体の成膜工程は、該強誘電体の成膜温度よりも融点の低いアルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる金属配線が形成される工程の前に行われることが望ましい。
【０００７】
一方、ラッチ回路は、２つのインバータ回路が襷接続（クロスカップリング）される構成である。この襷接続は、金属配線リソースを使用して、一方のインバータ回路のゲート端子が他方のインバータ回路のドレイン端子に接続されることにより形成される。このとき、２つのインバータ回路の真上には、ゲート端子又はドレイン端子等のコンタクト部と金属配線との相互接続が形成される。このため、インバータ回路が形成される層と金属配線が形成される層の間に、強誘電体キャパシタを形成することが困難となっている。
【０００８】
また、従来の不揮発性ＳＲＡＭでは、金属配線を形成する工程の後に、ＭＯＣＶＤ（有機金属ＣＶＤ）法により強誘電体膜を低温成膜（約４５０℃）することにより、上記した構造上の問題に対処している。この低温成膜による膜質は、高温成膜（約６５０℃）による膜質と比較して、一般的に膜質が安定しない。これにより、電極間でのリーク電流の増加、及び強誘電体のヒステリシス分極特性の劣化といった新たな問題に対処する必要が生じる。
【０００９】
本発明の目的は、ラッチ回路の襷接続を考慮しつつ、強誘電体の安定な成膜を実現することができる不揮発性半導体記憶装置の積層構造、及び該積層構造の製造方法を提供することにある。
【００１０】
また、本発明の別の目的は、ラッチ回路の襷接続を考慮しつつ、強誘電体の安定な成膜に加えて、不揮発性ＳＲＡＭセルの小面積化を実現することができる不揮発性半導体記憶装置の積層構造、及び該積層構造の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、基板に設けられ、互いに襷接続される２つのインバータと、該２つのインバータのうちの対応する１つに含まれるドレイン拡散領域に接続される下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対とを備えている。該キャパシタの対は、基板よりも上の層であって、該ドレイン拡散領域に選択的に接続されるビット線、又は該上部電極に接続されるプレート線等が形成される金属配線層よりも下の層に設けられている。
【００１２】
本発明による不揮発性半導体装置では、大きく２つのタイプの積層構造が提供される。第１のタイプでは、強誘電体キャパシタの下部電極は、ラッチ回路を構成する２つのインバータのそれぞれに含まれる２つのドレイン拡散領域のうちのいずれか１つが延出された領域にそれぞれ接続される。この概念は、後述する第１実施の形態で説明される。
【００１３】
第２のタイプでは、強誘電体キャパシタの下部電極は、２つのインバータのそれぞれのドレイン拡散を互いに接続する局所的な配線にそれぞれ接続される。このケースは、後述する第２実施の形態から第６実施の形態にわたり説明され、この局所的な配線を形成する各種材料が提案される。
【００１４】
この第１のタイプの積層構造は、強誘電体の安定な成膜に特に注目する構造であって、第２のタイプの積層構造は、強誘電体の安定な成膜に加えて、不揮発性ＳＲＡＭセルの小面積化にも寄与することができる構造である。なお、第１及び第２のタイプのそれぞれの積層構造を実現する、両タイプに特化したラッチ回路の襷接続も提供される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面と対応して詳細に説明する。
【００１６】
図１は、本発明において実現される不揮発性ＳＲＡＭセルの構造を例示する回路図である。この不揮発性ＳＲＡＭセルは、一対のＣＭＯＳインバータｃ１，ｃ２、２つの転送用のｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２、及び２つの強誘電体キャパシタｆｃ１，ｆｃ２から構成されている。
【００１７】
図１に示される不揮発性ＳＲＡＭセルは、中心線Ｚ−Ｚ’に関して左側と右側の回路構成が対称的に構成されている。以下、この対称性を利用して、回路構成を説明する。なお、この対称的な回路構成は、図２以降で説明される設計レイアウトにおける素子の配置にも反映される。
【００１８】
ＣＭＯＳインバータｃ１，ｃ２は、ラッチ回路を構成するために互いに襷接続されている。具体的には、ＣＭＯＳインバータｃ１（ｃ２）のゲートｇｐ１（ｇｐ２）（ここでは説明上、点で図示される）は、ＣＭＯＳインバータｃ２（ｃ１）のドレインｄｐ２（ｄｐ１），ｄｎ２（ｄｎ１）に接続されている。
【００１９】
ＣＭＯＳインバータｃ１（ｃ２）は、ｐ型ＭＯＳトランジスタｃｐ１（ｃｐ２）と、ｎ型ＭＯＳトランジスタｃｎ１（ｃｎ２）により構成されている。ｐ型ＭＯＳトランジスタｃｐ１（ｃｐ２）のソースｓｐ１（ｓｐ２）は、電源電圧ＶＤＤに接続されており、ｎ型ＭＯＳトランジスタｃｎ１（ｃｎ２）のソースｓｎ１（ｓｎ２）は、接地電圧ＶＳＳに接続されている。
【００２０】
ｎ型ＭＯＳトランジスタｓｗ１（ｓｗ２）は、データ書込み・読み出しのために、ラッチ回路の相補ノードＮ，ＮＸのそれぞれをビット線ＢＬ（ＢＬＸ）に接続する。このｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲートｇ１，ｇ２は、ワード線ＷＬと接続されている。
【００２１】
ｎ型ＭＯＳトランジスタｓｗ１（ｓｗ２）のソース（又はドレイン）ｓｄ１１（ｓｄ２１）は、ビット線ＢＬ（ＢＬＸ）に接続されている。また、ドレイン（又はソース）ｓｄ１２（ｓｄ２１）は、記憶ノードＮ（ＮＸ）（説明上、点で図示される）を介して、強誘電キャパシタｆｃ１（ｆｃ２）の下部電極ＢＥＬ１（ＢＥＬ２）、並びにＣＭＯＳインバータｃ１（ｃ２）のドレインｄｐ１，ｄｎ１（ｄｐ２，ｄｎ２）及びＣＭＯＳインバータｃ２（ｃ１）のゲートｇｐ２，ｇｎ２（ｇｐ１，ｇｎ１）に接続されている。
【００２２】
強誘電キャパシタｆｃ１（ｆｃ２）は、下部電極ＢＥＬ１（ＢＥＬ２）、強誘電体膜ＦＥＲ１（ＦＥＲ２）及び上部電極ＴＥＬ１（ＴＥＬ２）から形成されている。上部電極ＴＥＬ１，ＴＥＬ２は、プレート線ＰＬに接続されている。
【００２３】
なお、図１では、たとえば、記憶ノードＮ（ＮＸ）は、ｎ型ＭＯＳトランジスタｓｗ１（ｓｗ２）のドレイン（又はソース）ｓｄ１２（ｓｄ２２）、強誘電キャパシタｆｃ１（ｆｃ２）の下部電極ＢＥＬ１（ＢＥＬ２）及びＣＭＯＳインバータｃ１（ｃ２）のドレインｄｐ１，ｄｎ１（ｄｐ２，ｄｎ２）の３つに分岐する点として便宜上示されている。
【００２４】
本発明では、この記憶ノードＮ（ＮＸ）は、強誘電体キャパシタｆｃ１（ｆｃ２）の下部電極ＢＥＬ１（ＢＥＬ２）が、ラッチ回路を構成する２つのインバータのそれぞれに接続される点又は該点を含む配線を示すものとする。
【００２５】
図２〜図７は、本発明の第１実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示しており、図２から図７へと、素子が積層される経緯が示されている。
以下、図１に示される回路の接続と対比しながら、図２〜図７に示されるレイアウトを説明する。
【００２６】
前提として、シリコン基板１には、本実施の形態による不揮発性ＳＲＡＭセル３の領域がマトリクス状に規則配列して複数形成されている。図２のレイアウトは、そのうちの１つを例示している。
【００２７】
はじめに、図２に示されるセルレイアウトでは、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１及びｎ型ＭＯＳトランジスタｃｎ１が形成されている。このｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１及びソース拡散領域ｓｐ１は、セルの中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｐ１、ゲート電極ｇｐ１、更にはソース拡散領域ｓｐ１の順序で形成されている。
【００２８】
また、ｎ型ＭＯＳトランジスタｃｎ１のドレイン領域ｄｎ１及びソース拡散領域ｓｎ１は、中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｎ１、ゲート電極ｇｐ１、更にはソース拡散領域ｓｎ１の順序で形成されている。ゲート電極ｇｐ１は、ｐ型ＭＯＳトランジスタｃｐ１及びｎ型ＭＯＳトランジスタｃｎ１に共通する電極であり、中心線Ｚ−Ｚ’に平行な方向に形成されている。
【００２９】
同様に、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２及びｎ型ＭＯＳトランジスタｃｎ２が形成されている。このｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２及びソース拡散領域ｓｐ２は、セルの中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｐ２、ゲート電極ｇｐ２、更にはソース拡散領域ｓｐ２の順序で形成されている。
【００３０】
また、ｎ型ＭＯＳトランジスタｃｎ２のドレイン領域ｄｎ２及びソース拡散領域ｓｎ２は、中心線Ｚ−Ｚ’と直交する方向に形成されている。この中心線Ｚ−Ｚ’から、ドレイン拡散領域ｄｎ２、ゲート電極ｇｐ２、更にはソース拡散領域ｓｎ２の順に形成されている。ゲート電極ｇｐ２は、ｐ型ＭＯＳトランジスタｃｐ２及びｎ型ＭＯＳトランジスタｃｎ２に共通する電極であり、中心線Ｚ−Ｚ’に平行な方向に形成されている。
【００３１】
つぎに、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２が形成されている。このｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１，ｓｄ１２は、中心線Ｚ−Ｚ’に平行に形成されている。また、ソース又はドレイン拡散領域ｓｄ１２は、ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に連接して形成されている。
【００３２】
ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１２と、ソース又はドレイン拡散領域ｓｄ１１が形成される方向は、ｎ型ＭＯＳトランジスタｃｎ１のドレイン領域ｄｎ１とソース拡散領域ｓｎ１が形成される方向と直交している。ゲート電極ｇ１は、ｎ型ＭＯＳトランジスタｓｗ１と、中心線Ｚ−Ｚ’に関して対称的に形成されるｎ型ＭＯＳトランジスタｓｗ２に共通する電極であり、中心線Ｚ−Ｚ’に直交する方向に形成されている。
【００３３】
同様に、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン領域ｓｄ２２，ｓｄ２１は、中心線Ｚ−Ｚ’に平行に形成されている。また、ソース又はドレイン拡散領域ｓｄ２２は、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に連接して形成されている。
【００３４】
ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン領域ｓｄ２２とソース又はドレイン拡散領域ｓｄ２１が形成される方向は、ｎ型ＭＯＳトランジスタｃｎ２のドレイン領域ｄｎ２とソース拡散領域ｓｎ２が形成される方向と直交している。上述したように、ゲート電極ｇ１は、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２で共有されている。本実施の形態では、このゲート電極ｇ１は、隣接する複数の不揮発性ＳＲＡＭセル単位（ビット単位）で駆動するために、ワード線ＷＬ（図１参照）としての機能を兼ねている。
【００３５】
本実施の形態では、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１は、該ドレイン拡散領域ｄｐ１から延出される領域（ドレイン拡散領域ｄｐ１の一部）ｅｘｄｐ１を有している。この領域ｅｘｄｐ１は、次の工程で形成される強誘電体キャパシタｆｃ１（図３参照）と層間接続される。
【００３６】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２は、該ドレイン拡散領域ｄｐ２から延出される領域（ドレイン拡散領域ｄｐ２の一部）ｅｘｄｐ２を有している。この領域ｅｘｄｐ２は、次の工程で形成される強誘電体キャパシタｆｃ２と層間接続される。
【００３７】
これらの層間接続を容易にするために、領域ｅｘｄｐ１は、ドレイン拡散領域ｄｐ１から、該ドレイン拡散領域ｄｐ１とソース拡散領域ｓｐ１とが形成されている方向と実質的に直交する方向に形成されている。この領域ｅｘｄｐ１は、強誘電体キャパシタｆｃ１の実質的に真下に当たる領域ｅｘｄｐ１’まで延出されている。
【００３８】
同様に、領域ｅｘｄｐ２は、ドレイン拡散領域ｄｐ２から、該ドレイン拡散領域ｄｐ２とソース拡散領域ｓｐ２とが形成されている方向と実質的に直交する方向に形成されている。この領域ｅｘｄｐ２は、強誘電体キャパシタｆｃ２の実質的に真下に当たる領域ｅｘｄｐ２’まで延出されている。
【００３９】
また、本実施の形態では、ゲート電極ｇｐ１は、該ゲート電極ｇｐ１から延出される領域（ゲート電極ｇｐ１の一部）ｅｘｇｐ１を有している。この領域ｅｘｇｐ１は、ＣＭＯＳインバータｃ２のドレイン拡散領域ｄｐ２とドレイン拡散領域ｄｎ２とを接続する配線Ｍ１’（図５参照）と層間接続される。
【００４０】
この層間接続を容易にするために、領域ｅｘｇｐ１は、ゲート電極ｇｐ１が形成されている方向と実質的に直交する方向であって、対向するゲート電極ｇｐ２に向かって延出される。後述するが、この領域ｅｘｇｐ１は、ＣＭＯＳインバータｃ２のドレイン拡散領域ｄｐ２とドレイン拡散領域ｄｎ２とを接続する配線Ｍ１’の実質的に真下まで延出される。
【００４１】
同様に、ゲート電極ｇｐ２は、該ゲート電極ｇｐ２から延出される領域（ゲート電極ｇｐ２の一部）ｅｘｇｐ２を有している。この領域ｅｘｇｐ２は、ＣＭＯＳインバータｃ１のドレイン拡散領域ｄｐ１とドレイン拡散領域ｄｎ１とを接続する配線Ｍ１と層間接続される。
【００４２】
この層間接続を容易にするために、領域ｅｘｇｐ２は、ゲート電極ｇｐ２が形成されている方向と実質的に直交する方向であって、対向するゲート電極ｇｐ１に向かって延出される。後述するが、この領域ｅｘｇｐ２は、ＣＭＯＳインバータｃ１のドレイン拡散領域ｄｐ１とドレイン拡散領域ｄｎ１とを接続する配線Ｍ１の実質的に真下まで延出される。
【００４３】
つぎに、図３に示されるレイアウトでは、コンタクトプラグＣＴ１，ＣＴ１’が形成されている。これらのコンタクトプラグは、図２に示される領域ｅｘｄｐ１，ｅｘｄｐ２のうち、この後に形成される強誘電キャパシタｆｃ１，ｆｃ２の実質的に真下に相当する領域ｅｘｄｐ１’，ｅｘｄｐ２’のそれぞれに対応して形成されている。
【００４４】
強誘電体キャパシタｆｃ１は、コンタクトプラグＣＴ１の上に形成されている。強誘電体キャパシタｆｃ１は、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１（図示せず）から構成されている。同様に、強誘電体キャパシタｆｃ２は、コンタクトプラグＣＴ１’の上に形成されている。強誘電体キャパシタｆｃ２は、下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２から構成されている（図８（Ａ）参照）。
【００４５】
つぎに、図４に示されるレイアウトでは、ビアプラグＣＴ２，ＣＴ２’、並びにコンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’が形成されている。
ビアプラグＣＴ２は、強誘電体キャパシタｆｃ１の上部電極ＴＥＬ１の上に形成されている。ビアプラグＣＴ２は、強誘電体キャパシタｆｃ１を介してコンタクトプラグＣＴ１の実質的に真上に形成されている。
【００４６】
同様に、ビアプラグＣＴ２’は、強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２の上に形成されている。ビアプラグＣＴ２’は、強誘電体キャパシタｆｃ２を介してコンタクトプラグＣＴ１’の実質的に真上に形成されている（図８（Ａ）参照）。
【００４７】
コンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’は、シリコン基板１に形成されている各ＭＯＳトランジスタの電極又は拡散領域に接続される。具体的には、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１に対応して、コンタクトプラグＣＴ３が形成されている。また、ソース拡散領域ｓｐ１に対応して、コンタクトプラグＣＴ４が形成されている。
【００４８】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２に対応して、コンタクトプラグＣＴ３’が形成されている。また、ソース拡散領域ｓｐ２に対応して、コンタクトプラグＣＴ４’が形成されている。
【００４９】
ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に対応して、コンタクトプラグＣＴ６が形成されている。また、ソース拡散領域ｓｎ１に対応して、コンタクトプラグＣＴ７が形成されている。同様に、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に対応して、コンタクトプラグＣＴ６’が形成されている。また、ソース拡散領域ｓｎ２に対応して、コンタクトプラグＣＴ７’が形成されている。
【００５０】
さらに、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１に対応して、コンタクトプラグＣＴ５が形成されている。同様に、ゲート電極ｇｐ２から延出される領域ｅｘｇｐ２に対応して、コンタクトプラグＣＴ５’が形成されている。また、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に対応して、コンタクトプラグＣＴ８が形成されている。同様に、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に対応して、コンタクトプラグＣＴ８’が形成されている。
【００５１】
つぎに、図５に示されるレイアウトでは、プレート線ＰＬが形成されている。
このプレート線は、図４に示されるビアプラグＣＴ２，ＣＴ２’に接続される。
これにより、強誘電体キャパシタｆｃ１の上部電極ＴＥＬ１は、ビアプラグＣＴ２を介してプレート電極ＰＬに接続される。同様に、強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ２’を介してプレート電極ＰＬに接続される（図８参照）。
【００５２】
また、金属配線Ｍ１が形成されている。この金属配線Ｍ１は、コンタクトプラグＣＴ３とコンタクトプラグＣＴ６とを接続すると共に、コンタクトプラグＣＴ５’にも接続されている。同様に、金属配線Ｍ１’が形成されている。この金属配線Ｍ１’は、コンタクトプラグＣＴ３’とコンタクトプラグＣＴ６’とを接続すると共に、コンタクトプラグＣＴ５にも接続されている。
【００５３】
金属配線Ｍ１は、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１とを接続している。また、金属配線Ｍ１は、該ドレイン拡散領域ｄｐ１，ｄｎ１とゲート電極ｇｐ２とを接続している。
【００５４】
同様に、金属配線Ｍ１’は、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とを接続している。また、金属配線Ｍ１’は、該ドレイン拡散領域ｄｐ２，ｄｎ２とゲート電極ｇｐ１とを接続している。この金属配線Ｍ１，Ｍ１’と領域ｅｘｇｐ２，ｅｘｇｐ１とにより、ラッチ回路の襷接続（図１参照）が形成されている。
【００５５】
さらに、プラグ間を電気的に接続するプラグコンタクトＭ２，Ｍ２’、Ｍ３，Ｍ３’及びＭ４，Ｍ４’が形成されている。プラグコンタクトＭ２は、この後に形成されるビアプラグＣＴ９をコンタクトプラグＣＴ４（図４参照）に接続する。同様に、プラグコンタクトＭ２’は、この後に形成されるビアプラグＣＴ９’をコンタクトプラグＣＴ４’（図８参照）に接続する。
【００５６】
プラグコンタクトＭ３は、この後に形成されるビアプラグＣＴ１０をコンタクトプラグＣＴ７に接続する。同様に、プラグコンタクトＭ３’は、この後に形成されるビアプラグＣＴ１０’をコンタクトプラグＣＴ７’に接続する。さらに、プラグコンタクトＭ４は、後に形成されるビアプラグＣＴ１１（図６参照）をコンタクトプラグＣＴ８に接続する。同様に、プラグコンタクトＭ４’は、後に形成されるビアプラグＣＴ１１’をコンタクトプラグＣＴ８’に接続する。
【００５７】
ここで、図４と図５とを参照して、本実施の形態では、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１は、コンタクトプラグＣＴ３，ＣＴ６を介して、強誘電体キャパシタｆｃ１が形成される層よりも上の層で配線されている。
【００５８】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２は、コンタクトプラグＣＴ３’，ＣＴ６’を介して、強誘電体キャパシタｆｃ２が形成される層よりも上の層で配線されている。
【００５９】
また、本実施の形態では、一対のＣＭＯＳインバータｃ１，ｃ２を構成しているトランジスタｃｐ１，ｃｎ１，ｃｐ２及びｃｎ２により画定される平面領域（たとえば、点Ａ１，Ａ２，Ａ３及びＡ４を頂点とする長方形）の外側に、強誘電体キャパシタｆｃ１，ｆｃ２が形成されている。これにより、強誘電体キャパシタｆｃ１，ｆｃ２の膜質の安定化を図りつつ、該画定領域内での積層構造の設計及び実現が容易になる。
【００６０】
つぎに、図６に示されるレイアウトでは、電源電圧ＶＤＤに接続される金属配線Ｍ５、及び接地電圧ＶＳＳに接続される金属配線Ｍ６が形成されている。金属配線Ｍ５は、ビアプラグＣＴ９，ＣＴ９’（図５参照）に接続されている。これにより、ｐ型ＭＯＳトランジスタｃｐ１のソース拡散領域ｓｐ１とｐ型ＭＯＳトランジスタｃｐ２のソース拡散領域ｓｐ２は、電源電圧ＶＤＤに接続される。
【００６１】
また、金属配線Ｍ６は、ビアプラグＣＴ１０，ＣＴ１０’（図５参照）に接続されている。これにより、ｎ型ＭＯＳトランジスタｃｎ１のソース拡散領域ｓｎ１とｎ型ＭＯＳトランジスタｃｎ２のソース拡散領域ｓｎ２は、接地電圧ＶＳＳに接続される。さらに、ビアプラグＣＴ１１，ＣＴ１１’が形成されている。このビアプラグＣＴ１１，ＣＴ１１’は、プラグコンタクトＭ４，Ｍ４’（図５参照）を介してコンタクトプラグＣＴ８，ＣＴ８’に接続されている。
【００６２】
さらに、ワード線ＷＬは、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲート電極ｇ１に平行して形成されている。本実施の形態では、このワード線ＷＬは、ゲート電極ｇ１の抵抗を考慮して裏打ち配線として形成されており、数セル単位（数ビット単位）での駆動を可能にしている。
【００６３】
つぎに、図７に示されるレイアウトでは、ビット線ＢＬ，ＢＬＸが形成されている。ビット線ＢＬは、コンタクトプラグＣＴ１１に接続されている。これにより、ビット線ＢＬは、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に接続されている。同様に、ビット線ＢＬＸは、コンタクトプラグＣＴ１１’に接続されている。これにより、ビット線ＢＬＸは、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に接続される。
【００６４】
ここで、図２から図７にそれぞれ示される積層構造の製造工程を説明する。これらの工程は、公知のプロセス技術を使用して行うことができる。
【００６５】
図２を参照して、はじめに、シリコン基板１にＮウェル（図示せず）が形成される。このＮウェルは、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２、及びドレイン拡散領域ｄｐ１，ｄｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２のそれぞれに対応して形成される。
【００６６】
次いで、シリコン基板１にＰウェル（図示せず）が形成される。このＰウェルは、ＣＭＯＳインバータｃ１，ｃ２のｎ型ＭＯＳトランジスタｃｎ１，ｃｎ２及びｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のそれぞれに対応して形成される。これらＮウェル及びＰウェルは、フォトリソグラフィ、高エネルギーイオン注入及びＲＴＡ（Rapid Thermal Annealing）の組合せ等により実現される。
【００６７】
次いで、素子分離絶縁膜Ｄ０（図８参照）が形成される。この工程は、まず、上記Ｐウェル及びＮウェルにより画定される所定のトランジスタ形成領域の周囲に、フォトリソグラフィにより素子分離溝が形成される。次いで、この素子分離溝に酸化シリコン（SiO2）等が埋め込まれる。この素子分離絶縁膜Ｄ０は、ＳＴＩ(Shallow Trench Isolation)法の他に、ＬＯＣＯＳ(Local Oxidation of Silicon)法等により形成することができる。
【００６８】
つぎに、ＣＭＯＳインバータｃ１，ｃ２のゲート電極ｇｐ１，ｇｐ２、及び延出される領域ｅｘｇｐ１，ｅｘｇｐ２、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲート電極ｇ１が形成される。
【００６９】
この工程では、はじめに、シリコン基板１の表面がダミー酸化膜（SiO2）で覆われる。つぎに、レジストパターン（図示せず）を用いて、まず、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２について、チャネルイオンＰ+等の注入が行われる。次いで、ｎ型ＭＯＳトランジスタｃｎ１，ｃｎ２及びｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２について、チャネルイオンＢ+等の注入が行われる。
【００７０】
つぎに、ダミー絶縁膜がエッチングにより除去された後に、ゲート酸化膜が堆積される。本実施の形態では、ゲート電極材料としてポリシリコンが使用される。TiSi、CoSi等のシリサイドで低抵抗化されている。これらのゲート電極ｇｐ１，ｇｐ２（領域ｇｘｇｐ１，ｅｘｇｐ２を含む）及びｇ１は、フォトリソグラフィにより、各ゲート電極の平面形状にパターニングされ、次いでエッチングを行うことにより形成される。
【００７１】
さらに、これら形成されたゲート電極ｇｐ１，ｇｐ２（領域ｇｘｇｐ１，ｅｘｇｐ２を含む）及びｇ１の上から、フォトリソグラフィとイオン注入により、Ｐ型，Ｎ型双方のトランジスタのＬＤＤ（Lightly Doped Drain）が注入されてもよい。また、ＬＤＤを熱処理で活性化する前に、ＣＶＤ（Chemical Vapor Deposition）等でシリコン酸化膜が堆積され、エッチバックによりゲート電極面にサイドウォールが形成されてもよい。次いで、フォトリソグラフィとイオン注入を用いて、ソース・ドレインの不純物がシリコン基板１に導入される。ＬＤＤとソース・ドレインの拡散層は、一度の熱処理で同時に拡散される。
【００７２】
図３を参照して、はじめに、第１層間絶縁膜Ｄ１（図８参照）が堆積される。
この工程は、図２の工程が完了されたシリコン基板１の上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更に化学機械研磨（ＣＭＰ）法による平坦化処理が行われる。
【００７３】
つぎに、コンタクトホールＣＴＨ１，ＣＴＨ１’が形成される。この工程は、フォトリソグラフィにより、これらコンタクトホールの平面形状にパターニングされ、その後第１層間絶縁膜Ｄ０をエッチングすることにより形成される。つぎに、コンタクトプラグＣＴ１，ＣＴ１’が形成される。この工程は、まず、コンタクトホールＣＴＨ１，ＣＴＨ１’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００７４】
つぎに、強誘電体キャパシタｆｃ１，ｆｃ２が形成される。この工程は、はじめに、第１層間絶縁膜Ｄ１とコンタクトプラグＣＴ１，ＣＴ１’上に、下部電極ＢＥＬ１，ＢＥＬ１’としての第１導電膜が形成される。この第１導電膜は、スパッタリングにより、たとえば、膜厚２００ｎｍを有するイリジウム（Ir）膜、膜厚２３ｎｍを有する酸化プラチナ（PtO）膜、及び膜厚５０ｎｍを有するプラチナ（Pt）膜が積層されて形成される。
【００７５】
つぎに、この第１導電膜上に強誘電体膜ＦＥＲ１，ＦＥＲ２として、スパッタリングにより、たとえば、膜厚２００ｎｍを有するＰＺＴ膜が形成される。その後、このＰＺＴ膜は、酸素含有雰囲気中でのアニーリングにより結晶化される。
このアニーリングは、たとえば、アルゴン（Ar）と酸素（O2）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件からなる第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件からなる第２ステップからなるＲＴＡ処理が採用される。
【００７６】
つぎに、このＰＺＴ膜の上に、上部電極ＴＥＬ１，ＴＥＬ２としての第２導電膜が形成される。この第２導電膜は、スパッタリングにより、たとえば、膜厚２００ｎｍを有する酸化イリジウム（IrO2）が形成される。その後、この第２導電膜の上に、ハードマスク（図示せず）が形成される。
【００７７】
ここで、フォトリソグラフィにより、強誘電体キャパシタの平面形状を有するパターンが形成される。次いで、第２導電膜、ＰＺＴ膜及び第１導電膜のうち、ハードマスクに覆われない領域が順次エッチングされる。この場合、ＰＺＴ膜は，ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７８】
このエッチング処理の後、ハードマスクは除去され、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＲ１からなる強誘電体キャパシタｆｃ１、及び下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２からなる強誘電体キャパシタｆｃ２（図８（Ａ）参照）が形成される。
【００７９】
つぎに、第２層間絶縁膜Ｄ２（図８参照）が形成される。この形成工程は、第１層間絶縁膜Ｄ１と同様であり、強誘電体キャパシタｆｃ１，ｆｃ２及び第１層間絶縁膜Ｄ１を覆うように堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化処理が行われる。
【００８０】
図４を参照して、はじめに、ビアホールＣＴＨ２，ＣＴＨ２’が形成される。この工程は、まず、フォトリソグラフィにより、これらのホールの平面形状がパターニングされ、第２層間絶縁膜Ｄ２に対してエッチングを行うことにより形成される。
【００８１】
次いで、ビアプラグＣＴ２，ＣＴ２’が形成される。この工程は、まず、ビアホールＣＴＨ２，ＣＴＨ２’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００８２】
つぎに、コンタクトホールＣＴＨ３〜ＣＴＨ８及びＣＴＨ３’〜ＣＴＨ８’が形成される。この工程は、フォトリソグラフィによりこれらホールの平面形状にパターニングされ、第２層間絶縁膜Ｄ２をエッチングすることに形成される。次いで、コンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’が形成される。
【００８３】
この工程は、まず、コンタクトホールＣＴＨ３〜ＣＴＨ８及びＣＴＨ３’〜ＣＴＨ８’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００８４】
図５を参照して、はじめに、プレート線ＰＬ、金属配線Ｍ１，Ｍ１’並びにプラグコンタクトＭ２，Ｍ２’，Ｍ３，Ｍ３’及びＭ４，Ｍ４’が形成される。この工程は、はじめに、第２層間絶縁膜Ｄ２及びコンタクトプラグＣＴ３〜ＣＴ８及びＣＴ３’〜ＣＴ８’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層がスパッタリングにより順次形成される。次いで、フォトリソグラフィにより、これら配線の平面形状がパターニングされ、次いでエッチングを行うことにより形成される。
【００８５】
つぎに、第３層間絶縁膜Ｄ３（図８参照）が形成される。この形成工程は、第１層間絶縁膜Ｄ１と同様であり、まず、プレート線ＰＬ、金属配線Ｍ１，Ｍ１’、プラグコンタクトＭ２及びＭ２’並びに第２層間絶縁膜Ｄ２を覆うように堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化される。
【００８６】
つぎに、ビアホールＣＴＨ９〜ＣＴＨ１０及びＣＴＨ９’〜ＣＴＨ１０’が形成される。この工程は、フォトリソグラフィにより、各ホールの平面形状がパターニングされ、次いで第３層間絶縁膜Ｄ３に対してエッチングすることからなる。
【００８７】
つぎに、ビアプラグＣＴ９〜１０及びＣＴ９’〜１０’が形成される。この工程は、はじめに、ビアホールＣＴＨ９〜ＣＴＨ１０及びＣＴＨ９’〜ＣＴＨ１０’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００８８】
図６を参照して、はじめに、金属配線Ｍ５，Ｍ６及びワード線ＷＬが形成される。この工程は、まず、第３層間絶縁膜Ｄ３、及びビアプラグＣＴ９〜１０及びＣＴ９’〜１０’の上に、スパッタリングによりバリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が順次形成される。次いで、フォトリソグラフィにより、各配線の平面形状にパターニングされ、その後エッチングが行われる。上述したように、ワード線ＷＬは、裏打ち配線として形成される。
【００８９】
つぎに、第４層間絶縁膜Ｄ４（図８参照）が形成される。この第４層間絶縁膜Ｄ４は、上述した第１層間絶縁膜Ｄ１と同様に堆積され、金属配線Ｍ５，Ｍ６及びワード線ＷＬ、更には第３層間絶縁膜Ｄ３を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化されて形成される。
【００９０】
つぎに、コンタクトホールＣＴＨ１１，ＣＴＨ１１’が形成される。この工程は、フォトリソグラフィによりこれらのホールの平面形状がパターニングされ、第４層間絶縁膜Ｄ４に対してエッチングを行うことにより形成される。つぎに、コンタクトプラグＣＴ１１，ＣＴ１１’が形成される。この工程は、はじめに、コンタクトホールＣＴＨ１１〜ＣＴＨ１１’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンが堆積され、ＣＭＰ法による平坦化処理が行われる。
【００９１】
図７を参照して、はじめに、ビット線ＢＬ，ＢＬＸが形成される。この工程は、第４層間絶縁膜Ｄ４及びコンタクトプラグＣＴ１１，ＣＴ１１’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が、スパッタリングにより順次形成される。次いで、フォトリソグラフィによりこれらの配線の平面形状がパターニングされ、その後エッチングが行われる。
【００９２】
つぎに、第５層間絶縁膜Ｄ５（図８参照）が形成される。この第５層間絶縁膜Ｄ５は、上述した第１層間絶縁膜Ｄ１と同様に堆積され、第４層間絶縁膜Ｄ４及びビット線ＢＬ，ＢＬＸを覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化されて形成される。
【００９３】
図８は、本発明の第１実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。図８（Ａ）は、図７に示される位置Ｙ−Ｙ’での断面図を示している。
【００９４】
この断面構造では、ドレイン拡散領域ｄｐ２の一部として延出される領域ｅｘｄｐ２がシリコン基板１に形成されている。この領域ｅｘｄｐ２は、コンタクトプラグＣＴ１’を介して強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ２’を介してプレート線ＰＬに接続されている。
【００９５】
また、ドレイン拡散領域ｄｐ２は、コンタクトプラグＣＴ３’を介して金属配線Ｍ１’に接続されている。この金属配線Ｍ１’が形成される層の上の層には、電源電圧ＶＤＤに接続される金属配線Ｍ５が形成されている。この金属配線Ｍ５が形成される層の上には、ビット線ＢＬＸが形成されている。
【００９６】
この積層構造では、強誘電体キャパシタｆｃ１，ｆｃ２は、ビット線ＢＬ，ＢＬＸ或いはプレート線ＰＬが形成される層よりも下の層に形成されている。この積層順序により、６００℃を超える高い成膜温度で強誘電体膜（ＰＺＴ膜）ＦＥＲ１，ＦＥＲ２を形成することができ、安定した膜質を得ることができる。
【００９７】
具体的には、ドレイン拡散領域ｄｐ１，ｄｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２を介して、ラッチ回路の襷配線と下部電極ＢＥＬ１，ＢＥＬ２を接続することにより、ビット線ＢＬ，ＢＬＸ等の金属配線を行う工程の前に強誘電体膜を形成することができる。さらに、製造プロセス、更には回路動作の面でも安定な不揮発性メモリを実現することができる。
【００９８】
図８（Ｂ）は、図７に示される位置Ｘ−Ｘ’での断面図を示している。この断面構造では、ｐ型ＭＯＳトランジスタｃｐ２がシリコン基板１に形成されている。このｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２は、コンタクトプラグＣＴ３’を介して金属配線Ｍ１’に接続されている。
【００９９】
また、ソース拡散領域ｓｐ２は、コンタクトプラグＣＴ４’、プラグコンタクトＭ２’及びビアプラグＣＴ９’を介して電源電圧ＶＤＤに接続される金属配線Ｍ５に接続されている。この金属配線Ｍ５が形成される層の上の層には、ビット線ＢＬＸが形成されている。
【０１００】
ここで、第１実施の形態に関連する他の形態について説明する。たとえば、上記実施の形態（図２参照）では、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２を記憶ノードＮ，ＮＸ（図１参照）として設けている。
【０１０１】
他の形態として、ＣＭＯＳインバータｃ１，ｃ２のｎ型ＭＯＳトランジスタｃｎ１，ｃｎ２から延出される領域（図示せず）を記憶ノードＮ，ＮＸとして設けてもよい。この場合、該領域の上の層に強誘電体キャパシタｆｃ１，ｆｃ２がそれぞれ形成される。
【０１０２】
更には、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１から延出される領域と、ｎ型ＭＯＳインバータｃｎ２のドレイン拡散領域ｄｎ２から延出される領域とを記憶ノードＮ，ＮＸとして設けてもよい。同様に、ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１から延出される領域と、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２から延出される領域とを記憶ノードＮ，ＮＸとして設ける等してもよい。
【０１０３】
以上から、本実施の形態では、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、ラッチ回路を構成する複数のトランジスタのそれぞれの不純物拡散領域のうち、電源電圧ＶＤＤ又は接地電圧ＶＳＳに接続される不純物拡散領域（たとえば、ｓｐ１，ｓｎ１，ｓｐ２，ｓｎ２）とは異なる不純物拡散領域（たとえば、ｄｐ１，ｄｎ１，ｄｐ２，ｄｎ２）が延出される領域にそれぞれ接続される。
【０１０４】
特に、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、２つのインバータｃ１，ｃ２のそれぞれのドレイン拡散領域のうち、電源電圧ＶＤＤ又は接地電圧ＶＳＳに接続されるドレイン拡散領域とは異なるドレイン拡散領域のうちの１つが延出された領域とそれぞれ接続される。
【０１０５】
具体的には、下部電極ＢＥＬ１は、ドレイン拡散領域ｄｐ１又はｄｎ１の一方が延出された領域に接続される。また、下部電極ＢＥＬ２は、ドレイン拡散領域ｄｐ２又はｄｎ２の一方が延出された領域に接続される。
【０１０６】
また、上記実施の形態では、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２から延出される領域ｅｘｄｐ１，ｅｘｄｐ２は、点Ａ１，Ａ２，Ａ３及びＡ４により画定される領域（図５参照）の外側に形成されている。他の形態として、これら延出される領域を該画定領域の内部に設けることもできる。
【０１０７】
上述された他の形態を含めて、第１実施の形態による不揮発性ＳＲＡＭセルは、強誘電体キャパシタｆｃ１，ｆｃ２の強誘電体膜の安定、更には回路動作の安定を保証することができる積層構造として提供される。
【０１０８】
図９〜図１６は、本発明の第２実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示しており、図９から図１６へと、素子が積層される経緯が示されている。以下、図１に示される回路の接続と対比しながら、図９〜図１６に示されるレイアウトを説明する。なお、前述した第１の実施の形態と同一の素子等には、同一の符号を付して配置及び機能的な説明を省略する。
【０１０９】
図９に示されるレイアウトは、第１実施の形態の図２に対応している。図９と図２の異なる点は、ＣＭＯＳインバータｃ１，ｃ２のｐ型ＭＯＳトランジスタｃｐ１，ｃｐ２のそれぞれのドレイン拡散領域ｄｐ１，ｄｐ２から延出される領域がない点である。
【０１１０】
シリコン基板１上には、ＣＭＯＳインバータｃ１，ｃ２が設けられている。これらのＣＭＯＳインバータｃ１，ｃ２は、両者のゲート電極ｇｐ１，ｇｐ２が形成される方向に平行な中心線Ｚ−Ｚ’に関して、互いに対称な位置に設けられている。
【０１１１】
ここで、ＣＭＯＳインバータｃ１，ｃ２の一方のゲート電極ｇｐ１（ｇｐ２）は、他方のゲート電極ｇｐ２（ｇｐ１）に向かって、該他方のゲート電極に接続される２つのドレイン拡散領域ｄｐ２，ｄｎ２（ｄｐ１，ｄｎ１）の間の位置まで延出される領域ｅｘｇｐ１（ｅｘｇｐ２）を有している。
【０１１２】
特に、第１実施の形態と同様に、この延出される領域ｅｘｇｐ１は、ＣＭＯＳインバータｃ２側の襷配線を形成するために、ドレイン拡散領域ｄｐ２，ｄｎ２とシリコン基板１上で直接接続されるものではない。この延出される領域ｅｘｇｐ１には、ゲート電極ｇｐ１とドレイン拡散領域ｄｐ２，ｄｎ２とをシリコン基板１よりも上の層で電気的に接続するためのプラグＣＴ１４（図１０参照）が形成される領域ｅｘｇｐ１’が設けられている。
【０１１３】
同様に、延出される領域ｅｘｇｐ２は、ＣＭＯＳインバータｃ１側の襷配線を形成するために、ドレイン拡散領域ｄｐ１，ｄｎ１とシリコン基板１上で直接接続されるものではない。この延出される領域ｅｘｇｐ２には、ゲート電極ｇｐ２とドレイン拡散領域ｄｐ１，ｄｎ１とをシリコン基板１よりも上の層で電気的に接続するためのプラグＣＴ１４’（図１０参照）が形成される領域ｅｘｇｐ２’が設けられている。
【０１１４】
これら延出される領域ｅｘｇｐ１，ｅｘｇｐ２の構成及び配置は、ＣＭＯＳインバータｃ１，ｃ２、強誘電体キャパシタｆｃ１，ｆｃ２、次いでビット線等の金属配線の順序で積層される本発明の積層構造に特化した襷配線の形態を与えるものである。
【０１１５】
図１０に示されるレイアウトでは、コンタクトプラグＣＴ１２〜ＣＴ１４及びＣＴ１２’〜ＣＴ１４’、及び局所配線Ｍ５，Ｍ５’が形成されている。これらのコンタクトプラグは、シリコン基板１に形成されている各ＭＯＳトランジスタの電極又は拡散領域に接続される。
【０１１６】
具体的には、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１に対応して、コンタクトプラグＣＴ１２が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に対応して、コンタクトプラグＣＴ１３が形成されている。
【０１１７】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２に対応して、コンタクトプラグＣＴ１２’が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に対応して、コンタクトプラグＣＴ１３’が形成されている。
【０１１８】
さらに、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１に対応して、コンタクトプラグＣＴ１４が形成されている。同様に、ゲート電極ｇｐ２から延出される領域ｅｘｇｐ２に対応して、コンタクトプラグＣＴ１４’が形成されている。
【０１１９】
局所配線Ｍ５は、ｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１とを接続している。また、この局所配線Ｍ５の実質的に真下には領域ｅｘｇｐ２が延出されている。このため、コンタクトプラグＣＴ１４’を介して、該ドレイン拡散領域ｄｐ１，ｄｎ１とゲート電極ｇｐ２とが接続されている。
【０１２０】
同様に、局所配線Ｍ５’は、ｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とを接続している。また、この局所配線Ｍ５’の実質的に真下には領域ｅｘｇｐ１が延出されている。
【０１２１】
このため、コンタクトプラグＣＴ１４’を介して、該ドレイン拡散領域ｄｐ２，ｄｎ２とゲート電極ｇｐ１とが接続されている。この局所配線Ｍ５，Ｍ５’と領域ｅｘｇｐ２，ｅｘｇｐ１とにより、ラッチ回路の襷接続（図１参照）が形成されている。
【０１２２】
本実施の形態では、ビット線又はプレート線をなす金属配線にアルミニウム又は銅が使用される場合、局所配線Ｍ５，Ｍ５’には、ポリシリコン、シリサイド（タングステンシリサイド、チタンシリサイド、コバルトシリサイド）等の材料を使用することができる。
【０１２３】
図１１に示されるレイアウトでは、ビアプラグＣＴ１５，ＣＴ１５’が形成されている。ビアプラグＣＴ１５は、局所配線Ｍ５を介してコンタクトプラグＣＴ１４に接続されている（図１０参照）。ビアプラグＣＴ１５は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されている。強誘電体キャパシタｆｃ１は、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１から構成されている（図１７（Ａ）参照）。
【０１２４】
同様に、ビアプラグＣＴ１５’は、局所配線Ｍ５’を介してコンタクトプラグＣＴ１４に接続されている。ビアプラグＣＴ１５’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。強誘電体キャパシタｆｃ２は、下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２から構成されている。
【０１２５】
本実施の形態では、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１は、強誘電体キャパシタｆｃ１が形成される層よりも下の層で配線されている。同様に、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２は、強誘電体キャパシタｆｃ２が形成される層よりも下の層で配線されている。
【０１２６】
また、本実施の形態では、２つのＣＭＯＳインバータｃ１，ｃ２を構成しているトランジスタｃｐ１，ｃｎ１，ｃｐ２及びｃｎ２により画定される平面領域（たとえば、点Ａ１，Ａ２，Ａ３及びＡ４を頂点とする長方形）の内側に、強誘電体キャパシタｆｃ１，ｆｃ２が形成されている。これにより、不揮発性ＳＲＡＭセルの小面積化を実現することができる。
【０１２７】
図１２に示されるレイアウトでは、ビアプラグＣＴ１６，ＣＴ１６’及びコンタクトプラグＣＴ１７〜１９，ＣＴ１７’〜ＣＴ１９’が形成されている。具体的には、ビアプラグＣＴ１６は、上部電極ＴＥＬ１の上に形成されている（図１７（Ａ）参照）。
【０１２８】
ビアプラグＣＴ１６は、強誘電体キャパシタｆｃ１を介して、コンタクトプラグＣＴ１５の実質的に真上に形成されている。さらに、ビアプラグＣＴ１６’は、上部電極ＴＥＬ２の上に形成されている。ビアプラグＣＴ１６’は、強誘電体キャパシタｆｃ２を介してコンタクトプラグＣＴ１５’の実質的に真上に形成されている。
【０１２９】
コンタクトプラグＣＴ１７〜１９，ＣＴ１７’〜ＣＴ１９’は、シリコン基板１に形成されている各ＭＯＳトランジスタの電極又は拡散領域に接続される。具体的には、ｐ型ＭＯＳトランジスタｃｐ１のソース拡散領域ｓｐ１に対応して、コンタクトプラグＣＴ１７が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ１のソース拡散領域ｓｎ１に対応して、コンタクトプラグＣＴ１８が形成されている。
【０１３０】
同様に、ｐ型ＭＯＳトランジスタｃｐ２のソース拡散領域ｓｐ２に対応して、コンタクトプラグＣＴ１７’が形成されている。また、ｎ型ＭＯＳトランジスタｃｎ２のソース拡散領域ｓｎ２に対応して、コンタクトプラグＣＴ１８’が形成されている。
【０１３１】
さらに、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に対応して、コンタクトプラグＣＴ１９が形成されている。同様に、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に対応して、コンタクトプラグＣＴ１９’が形成されている。
【０１３２】
図１３に示されるレイアウトでは、プラグコンタクトＭ６〜Ｍ９、Ｍ６’〜Ｍ９’が形成されている。プラグコンタクトＭ６は、この後に形成されるビアプラグＣＴ２０をコンタクトプラグＣＴ１７（図１２参照）に電気的に接続する。同様に、プラグコンタクトＭ６’は、この後に形成されるビアプラグＣＴ２０’をコンタクトプラグＣＴ１７’に電気的に接続する。
【０１３３】
プラグコンタクトＭ７は、この後に形成されるビアプラグＣＴ２２をコンタクトプラグＣＴ１８に電気的に接続する。同様に、プラグコンタクトＭ７’は、後に形成されるビアプラグＣＴ２２’をコンタクトプラグＣＴ１８’に電気的に接続する。
【０１３４】
プラグコンタクトＭ８は、この後に形成されるビアプラグＣＴ２３をコンタクトプラグＣＴ１９に電気的に接続する。同様に、プラグコンタクトＭ８’は、後に形成されるビアプラグＣＴ２３’をコンタクトプラグＣＴ１９’に電気的に接続する。
【０１３５】
プラグコンタクトＭ９は、この後に形成されるビアプラグＣＴ２１をコンタクトプラグＣＴ１６に電気的に接続する。同様に、プラグコンタクトＭ９’は、後に形成されるビアプラグＣＴ２１’をコンタクトプラグＣＴ１６’に電気的に接続する。
【０１３６】
図１４に示されるレイアウトでは、電源電圧ＶＤＤに接続される金属配線１０、接地電圧ＶＳＳに接続される金属配線１１、プレート線ＰＬ、ワード線ＷＬ及びプラグコンタクトＣＴ２４，２４’が形成されている。
【０１３７】
金属配線Ｍ１０は、ビアプラグＣＴ２０，ＣＴ２０’（図１３参照）を接続する。これにより、ｐ型ＭＯＳトランジスタｃｐ１のソース拡散領域ｓｐ１とｐ型ＭＯＳトランジスタｃｐ２のソース拡散領域ｓｐ２は、電源電圧ＶＤＤに接続される。
【０１３８】
また、金属配線Ｍ１１は、ビアプラグＣＴ２２，ＣＴ２２’（図１３参照）を接続する。これにより、ｎ型ＭＯＳトランジスタｃｎ１のソース拡散領域ｓｎ１とｎ型ＭＯＳトランジスタｃｎ２のソース拡散領域ｓｎ２は、接地電圧ＶＳＳに接続される。
【０１３９】
また、プレート線ＰＬは、コンタクトＣＴ２１，２１’（図１３参照）に接続される。これにより、プレート線ＰＬは、コンタクトＣＴ２１，ＣＴ２１’を介して、強誘電体キャパシタｆｃ１，ｆｃ２の上部電極ＴＥＬ１，ＴＥＬ２に接続される。
【０１４０】
プラグコンタクトＭ１２は、この後に形成されるビアプラグＣＴ２４をコンタクトプラグＣＴ２３（図１３参照）に電気的に接続する。同様に、プラグコンタクトＭ１２’は，この後に形成されるビアプラグＣＴ２４’をビアプラグＣＴ２３’に電気的に接続する。
【０１４１】
さらに、ワード線ＷＬは、ｎ型ＭＯＳトランジスタｓｗ１，ｓｗ２のゲート電極ｇ１に平行して形成されている。第１実施の形態と同様に、このワード線ＷＬは、ゲート電極ｇ１の抵抗を考慮して裏打ち配線として形成されており、数セル単位（数ビット単位）での動作を可能にしている。
【０１４２】
図１５に示されるレイアウトでは、ビット線ＢＬ，ＢＬＸが形成されている。
ビット線ＢＬは、ビアプラグＣＴ２４に接続されており、ビット線ＢＬＸは、ビアプラグＣＴ２４’に接続されている。これにより、ビット線ＢＬは、ｎ型ＭＯＳトランジスタｓｗ１のソース又はドレイン拡散領域ｓｄ１１に接続される。同様に、ビット線ＢＬＸは、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１に接続される。
【０１４３】
ここで、図９から図１５にそれぞれ示される積層構造の製造工程を説明する。
図９を参照して、上述したように、図９に示される素子の構造は、図２に示される構造から領域ｅｘｄｐ１，ｅｘｄｐ２を除いた構造である。このため、図９に示される構造の製造工程は、これらの領域をゲート電極形成と同時に形成する工程を除いたものであり、その他の工程は全く同じである。
【０１４４】
図１０〜図１１を参照して、はじめに、第１層間絶縁膜Ｄ１’（図１７参照）が形成される。この工程は、図９に示されるシリコン基板１の上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１４５】
つぎに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’が形成される。この工程は、フォトリソグラフィにより各ホールの平面形状がパターニングされ、次いで第１層間絶縁膜Ｄ１’に対してエッチングが行われる。
【０１４６】
次いで、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’が形成される。この工程は、まず、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１４７】
つぎに、局所配線Ｍ５，Ｍ５’が形成される。この工程は、まず、ポリシリコン等の材料がＣＶＤ法により堆積される。次いで、フォトリソグラフィにより局所配線Ｍ５，Ｍ５’の平面形状がパターニングされ、次いでエッチングが行われる。
【０１４８】
つぎに、第１層間絶縁膜Ｄ１’’（図１７参照）が形成される。この工程は、第１層間絶縁膜Ｄ１’の堆積工程と同じであり、第１層間絶縁膜Ｄ１’及び局所配線Ｍ５，Ｍ５’を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１４９】
つぎに、ビアホールＣＴＨ１５，ＣＴＨ１５’が形成される。この工程は、フォトリソグラフィにより各ホールの平面形状がパターニングされ、第１層間絶縁膜Ｄ１’に対してエッチングが行われる。つぎに、ビアプラグＣＴ１５，ＣＴ１５’が形成される。この工程は、まず、ビアホールＣＴＨ１５，ＣＴＨ１５’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５０】
つぎに、強誘電体キャパシタｆｃ１，ｆｃ２が形成される。この形成工程は、上述した第１実施の形態と同じである。この工程の後、第２層間絶縁膜Ｄ２が形成される。この工程は、第１の層間絶縁膜Ｄ１’の堆積工程と同様であり、強誘電体キャパシタｆｃ１，ｆｃ２及び第１層間絶縁膜Ｄ’’を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１５１】
図１２を参照して、はじめに、ビアホールＣＴＨ１６，ＣＴＨ１６’が形成される。この工程は、まず、フォトリソグラフィのよりビアホールＣＴ１６，ＣＴ１６’の平面形状がパターニングされ、次いで、第２層間絶縁膜Ｄ２に対してエッチングが行われる。
【０１５２】
つぎに、ビアプラグＣＴ１６，ＣＴ１６’が形成される。この工程は、まず、ビアホールＣＴＨ１６，ＣＴＨ１６’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５３】
つぎに、コンタクトホールＣＴＨ１７〜ＣＴＨ１９，ＣＴＨ１７’〜ＣＴＨ１９’が形成される。この工程は、はじめに、フォトリソグラフィにより各ホールの平面形状がパターニングされる。次いで、第２層間絶縁膜Ｄ２及び第１層間絶縁膜Ｄ１’，Ｄ１’’に対してエッチングが行われる。
【０１５４】
つぎに、コンタクトホールＣＴ１７〜ＣＴ１９，ＣＴ１７’〜ＣＴ１９’が形成される。この工程は、まず、コンタクトホールＣＴＨ１７〜ＣＴＨ１９，ＣＴＨ１７’〜ＣＴＨ１９’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５５】
図１３を参照して、はじめに、プラグコンタクトＭ６〜Ｍ９、Ｍ６’〜Ｍ９’が形成されている。この工程は、はじめに、第２層間絶縁膜Ｄ２及びビアプラグＣＴ１６，ＣＴ１６’及びコンタクトプラグＣＴ１７〜１９，ＣＴ１７’〜ＣＴ１９’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層がスパッタリングにより順次形成される。次いで、フォトリソグラフィにより、各プラグコンタクトの平面形状がパターニングされ、次いで、エッチングが行われる。
【０１５６】
つぎに、第３層間絶縁膜Ｄ３が形成される。この工程は、第１の層間絶縁膜Ｄ１の堆積工程と同様であり、プラグコンタクトＭ６〜Ｍ９、Ｍ６’〜Ｍ９’及び第２層間絶縁膜Ｄ２を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法により平坦化されて形成される。
【０１５７】
つぎに、ビアホールＣＴＨ２０〜ＣＴＨ２３，ＣＴＨ２０’〜ＣＴＨ２３’が形成される。この工程は、フォトリソグラフィにより各ビアホールの平面形状がパターニングされ、第３層間絶縁膜Ｄ３に対してエッチングが行われる。
【０１５８】
つぎに、ビアプラグＣＴ２０〜ＣＴ２３，ＣＴ２０’〜ＣＴＨ２０’〜２３’が形成される。この工程は、まず、ビアホールＣＴＨ２０〜ＣＴＨ２３，ＣＴ２０’〜ＣＴ２３’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１５９】
図１４を参照して、はじめに、金属配線１０，１１、プレート線ＰＬ、ワード線ＷＬ及びプラグコンタクト１２，１２’が形成される。この工程は、第３層間絶縁膜Ｄ３、及びビアプラグＣＴ２０〜ＣＴ２３，ＣＴ２０’〜ＣＴ２３’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が、スパッタリングにより順次形成される。その後、フォトリソグラフィにより各配線及びプラグコンタクトの平面形状がパターニングされ、次いで、エッチングが行われる。上述したように、ワード線ＷＬは、裏打ち配線として形成される。
【０１６０】
つぎに、第４層間絶縁膜Ｄ４（図１７参照）が形成される。この工程は、第１の層間絶縁膜Ｄ１の堆積と同様であり、金属配線１０，１１、プレート線ＰＬ、ワード線ＷＬ及びプラグコンタクト１２，１２’及び第３層間絶縁膜Ｄ３を覆うように形成される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１６１】
つぎに、ビアホールＣＴＨ２４，ＣＴＨ２４’が形成される。この工程は、はじめに、フォトリソグラフィによりビアホールＣＴＨ２４，ＣＴＨ２４’の平面形状がパターニングされ、次いで、第４層間絶縁膜Ｄ４に対してエッチングが行われる。
【０１６２】
つぎに、ビアプラグＣＴ２４，ＣＴ２４’が形成される。この工程は、ビアホールＣＴＨ２４，ＣＴＨ２４’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１６３】
図１５を参照して、はじめに、ビット線ＢＬ，ＢＬＸが形成される。この工程は、第４層間絶縁膜Ｄ３、及びＣＴ２４，ＣＴ２４’の上に、バリアメタル（Ti/TiN）、アルミニウム及びバリアメタルからなる層が、スパッタリングにより順次形成される。次いで、フォトリソグラフィにより、ビット線ＢＬ，ＢＬＸの平面形状がパターニングされ、エッチングが行われる。
【０１６４】
つぎに、第５層間絶縁膜Ｄ５が形成される。この工程は、第１の層間絶縁膜Ｄ１の堆積と同様であり、ビット線ＢＬ，ＢＬＸ及び第４層間絶縁膜Ｄ４を覆うように堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１６５】
図１６は、本実施の形態による不揮発性ＳＲＡＭセルを示すレイアウトである。図１６には、積層構造を調べるための縦方向のグリッドａ〜ｆ、及び横方向のグリッドｇ〜ｍが示されている。
【０１６６】
図１７は、本実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。
図１７（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図に対応しており、図１７（Ｂ）は、位置Ｙ−Ｙ’での断面図に対応している。
【０１６７】
はじめに、図１７（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線Ｍ５に接続されている。この局所配線Ｍ５は、ビアプラグＣＴ１５を介して、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されている。
【０１６８】
強誘電体キャパシタｆｃ１の上部電極ＴＥＬ１は、ビアプラグＣＴ１６、プラグコンタクトＭ９及びビアプラグＣＴ２１を介して、プレート線ＰＬに接続されている。ビット線ＢＬは、第４層間絶縁膜Ｄ４を介してプレート線ＰＬに直交する方向に形成されている。
【０１６９】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線Ｍ５’に接続されている。この局所配線Ｍ５’は、ビアプラグＣＴ１５’を介して、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。
【０１７０】
強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ１６’、プラグコンタクトＭ９’及びビアプラグＣＴ２１’を介して、プレート線ＰＬに接続されている。ビット線ＢＬＸは、第４層間絶縁膜Ｄ４を介してプレート線ＰＬに直交する方向に形成されている。
【０１７１】
つぎに、図１７（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２は、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線Ｍ５’に接続されている。この局所配線Ｍ５’は、コンタクトプラグＣＴ１４を介して、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１に接続されている。
【０１７２】
この局所配線Ｍ５’は、ビアプラグＣＴ１５’を介して強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されている。強誘電体キャパシタｆｃ２の上部電極ＴＥＬ２は、ビアプラグＣＴ１６’、プラグコンタクトＭ９’及びビアプラグ２１’を介してプレート線ＰＬに接続されている。プレート線ＰＬが形成されている層には、該プレート線ＰＬが形成される方向と平行な方向に、金属配線Ｍ１０’，M１１’、ワード線ＷＬが形成されている。
【０１７３】
また、ｎ型ＭＯＳトランジスタｓｗ２のソース又はドレイン拡散領域ｓｄ２１は、コンタクトプラグＣＴ１９’、プラグコンタクトＭ８’、ビアプラグＣＴ２３’、プラグコンタクトＭ１２’及びビアプラグＣＴ２４’を介して、ビット線ＢＬＸに接続されている。このビット線ＢＬＸは、プレート線ＰＬ、金属配線Ｍ１０’，M１１’及びワード線ＷＬが形成されている方向と直交する方向に形成されている。
【０１７４】
本実施の形態による不揮発性ＳＲＡＭセルは、強誘電体キャパシタｆｃ１，ｆｃ２は、ビット線ＢＬ，ＢＬＸ及びプレート線をなす金属配線が形成される層よりも下の層に形成される。さらに、強誘電体キャパシタｆｃ１，ｆｃ２は、点Ａ１，Ａ２，Ａ３及びＡ４で例示的に画定される領域（図１１参照）の内部に形成される。これにより、強誘電体膜の安定及び回路動作の安定を確保させることができると共に、不揮発性ＳＲＡＭセルの小面積化にも寄与することができる。
【０１７５】
以下、本実施の形態に関連する他の形態として、第３〜第６実施の形態をそれぞれ示す。なお、前述される実施の形態において示された構成要素と同じ構成要素には、同一の符号が付されて説明が省略される。
図１８〜図１９は、本発明の第３実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示している。図１８及び図１９は、第２実施の形態における図９〜図１１に対応している。
【０１７６】
図１８に示されるレイアウトでは、図９に示される構造に加えて、コンタクトプラグＣＴ１２〜ＣＴ１４及びＣＴ１２’〜ＣＴ１４’（図１０参照）が形成されている。
【０１７７】
図１９に示されるレイアウトでは、局所配線ＢＥＬ１’が形成されている。この局所配線ＢＥＬ１’は、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に接続されると共に、コンタクトプラグＣＴ１４’（図１８参照）を介してゲート電極ｇｐ２から延出される領域ｅｘｇｐ２にも接続されている。
【０１７８】
本実施の形態では、局所配線ＢＥＬ１’は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１（図２０参照）の役割も果たしている。これにより、強誘電体キャパシタｆｃ１は、ラッチ回路の襷配線の一方（局所配線ＢＥＬ１’、コンタクトプラグＣＴ１４’及び延出される領域ｅｘｇｐ２）にダイレクトに接続される。この局所配線ＢＥＬ１’（ＢＥＬ１）には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。上部電極ＴＥＬ１には、ビアプラグＣＴ１６（図１２参照）が形成されることになる。
【０１７９】
同様に、局所配線ＢＥＬ２’は、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に接続されると共に、コンタクトプラグＣＴ１４を介してゲート電極ｇｐ１から延出される領域ｅｘｇｐ１にも接続される。
【０１８０】
また、局所配線ＢＥＬ２’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２（図２１参照）を兼ねている。これにより、強誘電体キャパシタｆｃ２は、ラッチ回路の襷配線の他方（局所配線ＢＥＬ２’、コンタクトプラグＣＴ１４及び延出される領域ｅｘｇｐ１）にダイレクトに接続される。この局所配線ＢＥＬ２’（ＢＥＬ２）には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。上部電極ＴＥＬ２には、ビアプラグＣＴ１６’（図１２参照）が形成されることになる。
【０１８１】
本実施の形態では、局所配線ＢＥＬ１’，ＢＥＬ２’は、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２と、ラッチ回路を形成する襷配線の２つの役割をはたす。下部電極ＢＥＬ１，ＢＥＬ２が複数の層から形成される場合（たとえば、Pt/IrO2/Ir等の場合）、この複数層のうち幾つかの層により局所配線を形成することができる。
【０１８２】
以下、図１８及び図１９に示される積層構造の製造プロセスについて説明する。図１８を参照して、図９に示される構造に加えて、はじめに、第１層間絶縁膜Ｄ１（図２０参照）が形成される。この工程は、図９の工程が完了されたシリコン基板１の上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０１８３】
つぎに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’が形成される。この工程は、まず、フォトリソグラフィにより各ホールの平面形状がパターニングされ、次いで、第１層間絶縁膜Ｄ１に対してエッチングが行われる。
【０１８４】
つぎに、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’が形成される。この工程は、まず、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’にバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０１８５】
図１９を参照して、はじめに、第１層間絶縁膜Ｄ１とコンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’の上に、下部電極ＢＥＬ１，ＢＥＬ１’としての第１導電膜（図示せず）が堆積される。つぎに、この第１導電膜上に強誘電体膜ＦＥＲ１，ＦＥＲ２としてのＰＺＴ膜（図示せず）が堆積され、その後、酸素含有雰囲気中でのアニーリングにより結晶化される。さらに、上部電極ＴＥＬ１，ＴＥＬ２としての第２導電膜（図示せず）が形成される。これらの工程は、第１実施の形態と同じである。
【０１８６】
つぎに、第２導電膜の上に、はじめに、第１のハードマスク（図示せず）が形成される。この第１のハードマスクを用いて、フォトリソグラフィにより、局所配線ＢＥＬ１’（下部電極ＢＥＬ１を含む）、及び局所配線ＢＥＬ２’（下部電極ＢＥＬ２含む）（図２０参照）の平面形状を有するようにパターンニングされる。次いで、第２導電膜、ＰＺＴ膜及び第１導電膜のうち、第１のハードマスクに覆われない領域が順次エッチングされる。このエッチング処理の後、第１のハードマスクは除去される。
【０１８７】
つぎに、第２導電膜の上に、第２のハードマスク（図示せず）が形成される。
この第２のハードマスクを用いて、フォトリソグラフィにより強誘電体キャパシタｆｃ１，ｆｃ２の平面形状を有するようにパターニングされる。次いで、第２導電膜、ＰＺＴ膜のうち、第２のハードマスクに覆われない領域が順次エッチングされる。このエッチング処理の後、第２のハードマスクは除去される。
【０１８８】
これにより、下部電極ＢＥＬ１を兼ねる局所配線ＢＥＬ１’、強誘電体膜ＦＥＲ１及び上部電極ＴＥＲ１からなる強誘電体キャパシタｆｃ１、及び下部電極ＢＥＬ２を兼ねる局所配線ＢＥＬ２’、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２からなる強誘電体キャパシタｆｃ２（図２０参照）が形成される。
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成後に行われる工程は、第２実施の形態で示された図１２以降の製造工程と全く同じである。
【０１８９】
図２０は、本実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。
図２０（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２０（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０１９０】
はじめに、図２０（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線ＢＥＬ１’に接続されている。この局所配線ＢＥＬ１’（下部電極ＢＥＬ１を含む）には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０１９１】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線ＢＥＲ２’に接続されている。この局所配線ＢＥＲ２’（下部電極ＢＥＬ２を含む）には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０１９２】
つぎに、図２０（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線ＢＥＬ２’に接続されている。この局所配線ＢＥＬ２’のうち強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２の部分には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０１９３】
なお、図２０（Ａ）及び図２０（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じであり、説明を省略する。
【０１９４】
図２１は、本発明の第４実施の形態による不揮発性ＳＲＡＭセルのレイアウトを示している。図２１は、第３実施の形態における図１８に示されるレイアウトの後に積層される過程を示している。
【０１９５】
図２１に示されるレイアウトでは、局所配線Ｍ１３が形成されている。この局所配線Ｍ１３は、ＣＭＯＳインバータｃ１のｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１に接続されると共に、コンタクトプラグＣＴ１４’を介して、ゲート電極ｇｐ２から延出される領域ｅｘｇｐ２にも接続されている。
【０１９６】
同様に、局所配線Ｍ１３’が形成されている。この局所配線Ｍ１３’は、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２とｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２に接続されると共に、コンタクトプラグＣＴ１４を介して、ゲート電極ｇｐ１から延出される領域ｅｘｇｐ１にも接続されている。
【０１９７】
本実施の形態では、局所配線Ｍ１３，Ｍ１３’は、酸化防止膜（たとえば、イリジウム）である。この酸化防止膜は、強誘電体膜ＦＥＲ１，ＦＥＲ２（図２２参照）の形成工程、又はこの形成工程に前後する工程で酸素を含有するアニーリング工程等がある場合に、コンタクトホールに埋め込まれる導電性の材料（たとえば、タングステン、この場合、タングステンプラグと呼ばれる）の酸化を防止する膜として敷設される。本実施の形態では、この酸化防止膜を有効に利用して、ラッチ回路の襷配線の一部を形成している。
【０１９８】
金属配線Ｍ１３の上には、強誘電体キャパシタｆｃ１が直接形成されている。
金属配線Ｍ１３の上には、下部電極ＢＥＬ１、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１の順に積層されている（図２２参照）。さらに、上部電極ＴＥＬ１の上には、ビアプラグＣＴ１６が形成されることになる（図１２参照）。
【０１９９】
同様に、金属配線Ｍ１３’の上には、強誘電体キャパシタｆｃ２が直接形成されている。金属配線Ｍ１３’の上には、下部電極ＢＥＬ２、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２の順に積層されている。さらに、上部電極ＴＥＬ２の上には、ビアプラグＣＴ１６’が形成されることになる。
【０２００】
以下、図２１に示される積層構造の製造プロセスについて説明する。前提として、第１層間絶縁膜Ｄ１、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’が形成されている（図２０参照）。
【０２０１】
図２１を参照して、はじめに、酸化防止膜としての局所配線Ｍ１３，１３’が形成される。この工程は、はじめに、フォトリソグラフィにより局所配線Ｍ１３，１３’の平面形状がパターニングされ、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’を含めて、第１層間絶縁膜Ｄ１に配線溝がエッチングにより形成される。
【０２０２】
つぎに、この配線溝には、スパッタリングによりイリジウムが堆積される。このイリジウムに対して、まず、フォトリソグラフィにより配線の平面形状がパターニングされ、次いでエッチングが行われる。その後、イリジウムからなる配線と第１層間絶縁膜Ｄ１を覆うように酸化防止膜が堆積される。次いで、この酸化防止膜に対して、ＣＭＰ処理による表面平坦化処理が行われる。
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成後に行われる工程は、第２実施の形態で示された図１２以降に行われる製造工程と全く同じである。
【０２０３】
図２２は、本実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。
図２２（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２２（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０２０４】
はじめに、図２２（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線Ｍ１３に接続されている。この局所配線Ｍ１３は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されており、この下部電極ＢＥＬ１には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０２０５】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線Ｍ１３’に接続されている。この局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２０６】
つぎに、図２２（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線Ｍ１３’に接続されている。この局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に直接接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２０７】
なお、図２２（Ａ）及び図２２（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じであり、説明を省略する。
【０２０８】
図２３は、本発明の第５実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。図２３（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２３（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０２０９】
本実施の形態による不揮発性ＳＲＡＭセルでは、局所配線Ｍ１３，１３’を形成する材料としてバリアメタルＢＭを使用している（図２３（Ｂ）参照）。このバリアメタルＢＭは、第４実施の形態において示されたコンタクトプラグＣＴ１２，ＣＴ１２’、ＣＴ１３，ＣＴ１３’ （たとえば、図２２（Ｂ）参照）を形成する際にタングステンと共に堆積されるバリアメタルである。
【０２１０】
本実施の形態による不揮発性ＳＲＡＭセルの製造方法について説明する。
【０２１１】
図２３を参照して、前提として、第１層間絶縁膜Ｄ１が形成されている。はじめに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’が形成される。この工程は、まず、フォトリソグラフィにより各コンタクトホールの平面形状がパターニングされ、次いで、第１層間絶縁膜Ｄ１に対してエッチングが行われる。
【０２１２】
つぎに、コンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴＨ１４’が形成される。この工程は、はじめに、コンタクトホールＣＴＨ１２〜ＣＴＨ１４，ＣＴＨ１２’〜ＣＴＨ１４’にバリアメタル（Ti/TiN）ＢＭがスパッタリングされる。次いで、ＣＶＤ等によりプラグ材料としてのタングステンＷが堆積される。
【０２１３】
これらバリアメタルＢＭとタングステンが積層されている状態で、まず、タングステンに対してＣＭＰ処理が行われ、バリアメタルが一様に残される。次いで、フォトリソグラフィにより局所配線Ｍ１３，Ｍ１３’の平面形状がパターニングされ、バリアメタルに対してエッチングが行われる。
【０２１４】
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成からそれ以降の工程は、第４実施の形態における工程と同じである。
【０２１５】
図２３（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、コンタクトプラグＣＴ１４’を介して、局所配線Ｍ１３に接続されている。この局所配線Ｍ１３は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されており、この下部電極ＢＥＬ１には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０２１６】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、コンタクトプラグＣＴ１４を介して、局所配線Ｍ１３’に接続されている。この局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２１７】
つぎに、図２２（Ｂ）では、ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、コンタクトプラグＣＴ１２’，ＣＴ１３’を介して局所配線Ｍ１３’に接続されている。
【０２１８】
この局所配線Ｍ１３’は、コンタクトプラグＣＴ１２’，ＣＴ１３’の一部を形成しているバリアメタルＢＭがそのまま配線として機能している。局所配線Ｍ１３’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に直接接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２１９】
なお、図２３（Ａ）及び図２３（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じである。
【０２２０】
図２４は、本発明の第６実施の形態による不揮発性ＳＲＡＭセルの断面図を示している。図２４（Ａ）は、第２実施の形態で示された図１６と同じ位置Ｘ−Ｘ’での断面図に対応しており、縦方向のグリッドａ〜ｆが示されている。図２４（Ｂ）は、図１６と同じ位置Ｙ−Ｙ’での断面図に対応しており、横方向のグリッドｇ〜ｍが示されている。
【０２２１】
本実施の形態による不揮発性ＳＲＡＭセルでは、第３実施の形態において示される局所配線Ｍ１５，１５’として、コンタクトプラグが配線状に形成されている（図２４（Ｂ）参照）。この配線状のコンタクトプラグは、第５実施の形態で示されたコンタクトプラグＣＴ１２〜ＣＴ１４，ＣＴ１２’〜ＣＴ１４’と金属配線Ｍ１３，Ｍ１３’の両者の役割を果たしている。この配線状のコンタクトプラグから形成される局所配線Ｍ１４，Ｍ１４’は、タングステン等の導電性材料により形成される。
【０２２２】
本実施の形態による不揮発性ＳＲＡＭセルの製造方法について説明する。
【０２２３】
図２４を参照して、前提として第２実施の形態で示された図９の構造が形成されているものとする。はじめに、ゲート電極ｇｐ１，ｇｐ２、更には該ゲート電極ｇｐ１，ｇｐ２のそれぞれから延出される領域ｅｘｇｐ１，ｅｘｇｐ２の側壁にスペーサが形成され、全面にSi3N4膜５が堆積される（図２４（Ａ）参照）。
次いで、このスペーサに形成されたギャップは、SiO2膜により完全に埋め込まれる。
【０２２４】
つぎに、第１層間絶縁膜Ｄ１が堆積される。この工程は、まず、Si3N4膜５及びシリコン基板１上に、ＢＰＳＧ、シリコン窒化膜又はシリコン酸化膜が重ね合わされて堆積される。次いで、加熱処理を経て緻密化され、更にＣＭＰ法による平坦化処理が行われる。
【０２２５】
つぎに、配線状のコンタクトホールが形成される。この工程は、セルフ アライン コンタクト（ＳＡＣ）技術を利用して形成される。まず、オーバサイズのマスクパターンを用いて、フォトリソグラフィにより局所配線Ｍ１４，Ｍ１４’の平面形状のパターニングが形成される。次いで、第１層間絶縁膜Ｄ０及びSi3N4膜５に対してドライエッチングが行われる。
【０２２６】
このとき、図２４（Ａ）及び図２４（Ｂ）に示されるように、局所配線Ｍ１４に対応して、ゲート電極ｇ２から延出される領域ｅｘｇｐ２を覆うSi3N4膜５の一部もエッチングされる。同様に、局所配線Ｍ１４’に対応して、ゲート電極ｇ１から延出される領域ｅｘｇｐ１を覆うSi3N4膜５の一部もエッチングされる。
【０２２７】
つぎに、局所配線Ｍ１４，Ｍ１４’が形成される。この工程は、まず、先に形成された配線状のコンタクトホールにバリアメタル（Ti/TiN）がスパッタリングされる。次いで、ＣＶＤ等により導電性材料としてのタングステンＷが堆積され、ＣＭＰ法による平坦化処理が行われる。
【０２２８】
このとき、局所配線Ｍ１４と、領域ｅｘｇｐ２のうちSi3N4膜５がエッチングされた部分との間で電気的な接続が実現されており、同様に、局所配線Ｍ１４’と、領域ｅｘｇｐ１のうちSi3N4膜５がエッチングされた部分との間で電気的な接続が実現されている。
なお、強誘電体キャパシタｆｃ１，ｆｃ２の形成からそれ以降の工程は、第４実施の形態における工程と同じである。
【０２２９】
図２４（Ａ）では、ＣＭＯＳインバータｃ２のゲート電極ｇｐ２から延出される領域ｅｘｇｐ２は、局所配線Ｍ１４に接続されている。この局所配線Ｍ１４は、強誘電体キャパシタｆｃ１の下部電極ＢＥＬ１に接続されており、この下部電極ＢＥＬ１には、強誘電体膜ＦＥＲ１及び上部電極ＴＥＬ１が形成されている。
【０２３０】
同様に、ＣＭＯＳインバータｃ１のゲート電極ｇｐ１から延出される領域ｅｘｇｐ１は、局所配線Ｍ１４’に接続されている。この局所配線Ｍ１４’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２３１】
つぎに、図２４（Ｂ）では、局所配線Ｍ１４’が配線状のコンタクトプラグとして形成されていることが示されている。ＣＭＯＳインバータｃ２のｐ型ＭＯＳトランジスタｃｐ２のドレイン拡散領域ｄｐ２と、ｎ型ＭＯＳトランジスタｃｎ２のドレイン拡散領域ｄｎ２とは、局所配線Ｍ１３’により直接接続されている。この局所配線Ｍ１４’は、強誘電体キャパシタｆｃ２の下部電極ＢＥＬ２に接続されており、この下部電極ＢＥＬ２には、強誘電体膜ＦＥＲ２及び上部電極ＴＥＬ２が形成されている。
【０２３２】
なお、図２４（Ａ）及び図２４（Ｂ）の断面構造に関して、強誘電体キャパシタｆｃ１，ｆｃ２が形成された後の積層構造は、第２実施の形態で示された構造（図１７参照）と全く同じであり、説明を省略する。
【０２３３】
上述した第２実施の形態から第６実施の形態までの概念は、ＣＭＯＳインバータｃ１（たとえば、図９参照）のそれぞれのｐ型ＭＯＳトランジスタｃｐ１のドレイン拡散領域ｄｐ１とｎ型ＭＯＳトランジスタｃｎ１のドレイン拡散領域ｄｎ１を接続する局所配線の様々な形態を示している。
【０２３４】
第２実施の形態から第６実施の形態を通して、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、ラッチ回路を構成する複数のトランジスタの不純物拡散領域のうち、電源電圧ＶＤＤ又は接地電圧ＶＳＳに接続される不純物拡散層（たとえば、ｓｐ１，ｓｎ１，ｓｐ２，ｓｎ２）とは異なる不純物拡散層（たとえば、ｄｐ１，ｄｎ１，ｄｐ２，ｄｎ２）を互いに接続する局所的な配線にそれぞれ接続されている。この場合、この局所的な配線は、金属配線を形成する金属の融点よりも高い融点を有する材料で形成される。
【０２３５】
特に、強誘電体キャパシタｆｃ１，ｆｃ２の下部電極ＢＥＬ１，ＢＥＬ２は、２つのインバータｃ１，ｃ２のそれぞれに含まれるドレイン拡散領域（ｄｐ１とｄｎ１，ｄｐ２とｄｎ２）を互いに接続する局所的な配線にそれぞれ接続されている。
【０２３６】
ここで、この局所配線は、第１実施の形態における配線Ｍ１，Ｍ１’（図５参照）と比較して、強誘電体キャパシタｆｃ１、ｆｃ２のそれぞれが形成される層よりも下の層に形成されている。このとき、ＣＭＯＳインバータｃ１，ｃ２の襷接続は、強誘電体キャパシタｆｃ１，ｆｃ２のそれぞれの実質的に真下にあたる位置で実現される。
【０２３７】
最後に、第１実施の形態から第６実施の形態を通して、本発明に適用される他の形態について説明する。
【０２３８】
はじめに、上記実施の形態では、互いに襷接続されるＣＭＯＳインバータｃ１，ｃ２によりラッチ回路を形成している。本発明は、この構成に限定されず、複数のトランジスタを使用してラッチ回路を実現する構成であればよい。
【０２３９】
また、上記実施の形態では、強誘電体キャパシタｆｃ１は、ＣＭＯＳインバータｃ１に対応して形成され、強誘電体キャパシタｆｃ２は、ＣＭＯＳインバータｃ２に対応して形成されている。すなわち、１つの不揮発性ＳＲＡＭセル３に対して２つの強誘電体キャパシタｆｃ１，ｆｃ２が形成されている。本発明は、この対応関係に限定されず、たとえば、複数個の強誘電体キャパシタが１つのＣＭＯＳインバータに対応する構成とすることもできる。
【０２４０】
なお、上述した第１の実施の形態から第６の実施の形態では、本発明による構造の概念がＳＲＡＭセルに適用される場合を例示している。本発明による構造の概念は、ＳＲＡＭセルへの適用に限定されず、たとえば、ラッチ回路又はフリップフロップ回路にも同様に適用することができる。この場合、２つのインバータ回路が襷接続されているノードに強誘電体キャパシタが形成される構造として実現される。
【０２４１】
本発明は、上述された実施の形態の内容を整理して、付記として開示される。
（付記１） 基板上に設けられ、ラッチを構成する複数のトランジスタと、
下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対とを備え、前記キャパシタの対は、前記基板よりも上の層であって、プレート線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする不揮発性半導体記憶装置。
（付記２） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記１記載の不揮発性半導体記憶装置
（付記３） 基板上に設けられ、互いに襷接続される２つのインバータと、
前記２つのインバータのうちの対応する１つに含まれるドレイン拡散領域に接続される下部電極、強誘電体膜及びプレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対は、前記基板よりも上の層であって、前記プレート線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする不揮発性半導体記憶装置。
（付記４） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記３記載の不揮発性半導体記憶装置
（付記５） 基板上に設けられ、ラッチを構成する複数のトランジスタと、
前記基板よりも上の層であって、プレート線が形成される金属配線層よりも下の層に設けられ、下部電極、強誘電体膜及び前記プレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対の下部電極は、前記複数のトランジスタの不純物拡散領域のうち、第１又は第２の電圧源に接続される不純物拡散層とは異なる不純物拡散層が延出された領域にそれぞれ接続される、
ことを特徴とする不揮発性半導体記憶装置。
（付記６） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記５記載の不揮発性半導体記憶装置。
（付記７） 前記複数のトランジスタは、２つのインバータであり、
前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれのドレイン拡散領域のうちの１つが延出された領域とそれぞれ接続される、
ことを特徴とする付記５又は６記載の不揮発性半導体記憶装置。
（付記８） 前記キャパシタの対は、前記２つのインバータにより画定される平面領域の外部に設けられる、
ことを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記９） 前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれのｐ型トランジスタのドレイン拡散領域から、該ドレイン拡散領域が形成されている方向と実質的に直交する方向に延出された領域とそれぞれ接続される、
ことを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記１０） 前記２つのインバータのそれぞれのｐ型トランジスタのドレイン拡散領域とｎ型ＭＯＳトランジスタのドレイン拡散領域は、前記キャパシタの対が形成される層よりも上の層に設けられる配線を介して接続される、
ことを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記１１） 前記２つのインバータのそれぞれのゲート電極は、前記ゲート電極が形成される方向と実質的に直交する方向に延出されて、前記配線に接続される、
ことを特徴とする付記１０記載の不揮発性半導体記憶装置。
（付記１２） 基板上に設けられ、ラッチを構成する複数のトランジスタと、
前記基板よりも上の層であって、プレート線が形成される金属配線の層よりも下の層に設けられ、下部電極、強誘電体膜及び前記プレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対の下部電極は、前記複数のトランジスタの不純物拡散領域のうち、第１又は第２の電圧源に接続される不純物拡散層とは異なる不純物拡散層を互いに接続する局所的な配線にそれぞれ接続され、前記局所的な配線は、前記金属配線を形成する金属の融点よりも高い融点を有する材料で形成される、
ことを特徴とする不揮発性半導体記憶装置。
（付記１３） 前記キャパシタの対は、ビット線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする付記１２記載の不揮発性半導体記憶装置
（付記１４） 前記複数のトランジスタは２つのインバータであり、
前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれのドレイン拡散領域を互いに接続する前記局所的な配線にそれぞれ接続される、
ことを特徴とする付記１２又は１３記載の不揮発性半導体記憶装置。
（付記１５） 前記キャパシタの対は、前記２つのインバータにより画定される平面領域の内部に設けられる、
ことを特徴とする付記１４記載の不揮発性半導体記憶装置。
（付記１６） 前記局所的な配線は、前記下部電極を形成する材料により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記１７） 前記局所的な配線は、酸化防止膜により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記１８） 前記局所的な配線は、バリアメタル材料により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記１９） 前記局所的な配線は、導電性のプラグ材料により形成される、
ことを特徴とする付記１２乃至１４のいずれか記載の不揮発性半導体記憶装置。
（付記２０） 前記局所的な配線は、前記２つのインバータのそれぞれのｐ型トランジスタのドレイン拡散領域とｎ型ＭＯＳトランジスタのドレイン拡散領域を接続する配線であって、前記キャパシタの対が形成される層よりも下の層に設けられる、
ことを特徴とする付記１４乃至１９のいずれか記載の不揮発性半導体記憶装置。
（付記２１） 前記２つのインバータのそれぞれのゲート電極は、前記ゲート電極が形成される方向と実質的に直交する方向に延出されて、前記キャパシタの対が形成される層よりも下の層に設けられる前記局所的な配線と接続される、
ことを特徴とする付記１４乃至２０のいずれか記載の不揮発性半導体記憶装置。
（付記２２） ラッチ回路を構成する複数のトランジスタを基板に形成するステップと、
下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対を前記基板よりも上の層に形成するステップと、
前記キャパシタ対が形成される層よりも上の層に、プレート線をなす金属配線層を形成するステップと、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
（付記２３） 前記強誘電体膜は、６００℃以上の成膜温度により形成される、ことを特徴とする付記２２記載の不揮発性半導体記憶装置の製造方法。
（付記２４） 基板上に設けられる第１のインバータと、
前記基板上の前記第１のインバータ回路と対称な位置に設けられる第２のインバータとを備え、
前記第１及び第２のインバータの一方のゲート電極は、他方のゲート電極に向かって延出される領域を有し、前記延出される領域は、前記一方のゲート電極と前記他方のゲート電極に接続される２つのドレイン拡散領域とを前記基板よりも上の層で電気的に接続するプラグが形成される領域を有する、
ことを特徴とする半導体回路。
【０２４２】
【発明の効果】
本発明によれば、不揮発性ＳＲＡＭセルに設けられる強誘電体キャパシタの膜質の安定化を図ることができると共に、セル面積の縮小化にも寄与する積層構造を実現することができる。
【図面の簡単な説明】
【図１】本発明において実現される不揮発性ＳＲＡＭを例示する回路図である。
【図２】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その１）である。
【図３】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その２）である。
【図４】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その３）である。
【図５】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その４）である。
【図６】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その５）である。
【図７】本発明の第１実施の形態による不揮発性半導体記憶装置のセルレイアウト（その６）である。
【図８】本発明の第１実施の形態による不揮発性半導体記憶装置の断面図である。図８（Ａ）は、Ｙ−Ｙ’断面図、図８（Ｂ）は、Ｘ−Ｘ’断面図を示す。
【図９】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その１）である。
【図１０】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その２）である。
【図１１】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その３）である。
【図１２】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その４）である。
【図１３】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その５）である。
【図１４】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その６）である。
【図１５】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その７）である。
【図１６】本発明の第２実施の形態による不揮発性半導体記憶装置のセルレイアウト（その８）である。
【図１７】本発明の第２実施の形態による不揮発性半導体記憶装置の断面図である。図１７（Ａ）は、図１６に示されるＸ−Ｘ’断面図、図１７（Ｂ）は、図１６に示されるＹ−Ｙ’断面図を示す。
【図１８】本発明の第３実施の形態による不揮発性半導体記憶装置のセルレイアウト（その１）である。
【図１９】本発明の第３実施の形態による不揮発性半導体記憶装置のセルレイアウト（その２）である。
【図２０】本発明の第３実施の形態による不揮発性半導体記憶装置の断面図である。図２０（Ａ）は、図１６に示されるＸ−Ｘ’断面図、図２０（Ｂ）は、図１６に示されるＹ−Ｙ’断面図を示す。
【図２１】本発明の第４実施の形態による不揮発性半導体記憶装置のセルレイアウトである。
【図２２】本発明の第４実施の形態による不揮発性半導体記憶装置の断面図である。図２２（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図、図２２（Ｂ）は、図１６に示される位置Ｙ−Ｙ’での断面図を示す。
【図２３】本発明の第５実施の形態による不揮発性半導体記憶装置の断面図である。図２３（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図、図２３（Ｂ）は、図１６に示される位置Ｙ−Ｙ’での断面図を示す。
【図２４】本発明の第６実施の形態による不揮発性半導体記憶装置の断面図である。図２４（Ａ）は、図１６に示される位置Ｘ−Ｘ’での断面図、図２４（Ｂ）は、図１６に示される位置Ｙ−Ｙ’での断面図を示す。
【符号の説明】
１：シリコン基板
３：不揮発性ＳＲＡＭセル
ｃ１，ｃ２：ＣＭＯＳインバータ
ｃｐ１，ｃｐ２：ｐ型ＭＯＳトランジスタ
ｃｎ１，ｃｎ２，ｓｗ１，ｓｗ２：ｎ型ＭＯＳトランジスタ
ｇｐ１，ｇｐ２，ｇ１，ｇ２：ゲート電極
ｄｐ１，ｄｐ２，ｄｎ１，ｄｎ２：ドレイン拡散領域
ｓｐ１，ｓｐ２，ｓｎ１，ｓｎ２：ソース拡散領域
ｓｄ１１，ｓｄ２１，ｓｄ１２，ｓｄ２２：ソース又はドレイン拡散領域
ｅｘｄｐ１，ｅｘｄｐ２：（ドレイン拡散領域から）延出される領域
ｅｘｇｐ１，ｅｘｇｐ２：（ゲート電極から）延出される領域
ＢＥＬ１’，ＢＥＬ２’，Ｍ１３，Ｍ１３’，Ｍ１４，Ｍ１４’：局所配線
Claims (10)
- 基板に設けられ、ラッチを構成する複数のトランジスタと、下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対とを備え、前記キャパシタの対は、前記基板よりも上の層であって、プレート線が形成される金属配線層よりも下の層に設けられる、
ことを特徴とする不揮発性半導体記憶装置。 - 基板に設けられ、ラッチを構成する複数のトランジスタと、前記基板よりも上の層であって、プレート線が形成される金属配線層よりも下の層に設けられ、下部電極、強誘電体膜及び前記プレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対の下部電極は、前記複数のトランジスタの不純物拡散領域のうち、第１又は第２の電圧源に接続される不純物拡散層とは異なる不純物拡散層が延出された領域にそれぞれ接続される、
ことを特徴とする不揮発性半導体記憶装置。 - 前記複数のトランジスタは、２つのインバータであり、
前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれに含まれるドレイン拡散領域のうちの１つが延出された領域とそれぞれ接続される、
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。 - 基板に設けられ、ラッチを構成する複数のトランジスタと、前記基板よりも上の層であって、プレート線が形成される金属配線の層よりも下の層に設けられ、下部電極、強誘電体膜及び前記プレート線に接続される上部電極から形成されるキャパシタの対とを備え、
前記キャパシタの対の下部電極は、前記複数のトランジスタの不純物拡散領域のうち、第１又は第２の電圧源に接続される不純物拡散層とは異なる不純物拡散層を互いに接続する局所的な配線にそれぞれ接続され、前記局所的な配線は、前記金属配線を形成する金属の融点よりも高い融点を有する材料で形成される、
ことを特徴とする不揮発性半導体記憶装置。 - 前記複数のトランジスタは２つのインバータであり、
前記キャパシタの対の下部電極は、前記２つのインバータのそれぞれに含まれるドレイン拡散領域を互いに接続する前記局所的な配線にそれぞれ接続される、ことを特徴とする請求項４記載の不揮発性半導体記憶装置。 - 前記局所的な配線は、前記下部電極を形成する材料により形成される、
ことを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。 - 前記局所的な配線は、酸化防止膜により形成される、
ことを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。 - 前記局所的な配線は、バリアメタル材料により形成される、ことを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。
- 前記局所的な配線は、導電性のプラグ材料により形成される、
ことを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。 - ラッチを構成する複数のトランジスタを基板に形成するステップと、
下部電極、強誘電体膜及び上部電極から形成されるキャパシタの対を前記基板よりも上の層に形成するステップと、
前記キャパシタの対が形成される層よりも上の層に、プレート線をなす金属配線層を形成するステップと、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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