WO2019220796A1 - 半導体装置及び電子機器 - Google Patents

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WO2019220796A1
WO2019220796A1 PCT/JP2019/014439 JP2019014439W WO2019220796A1 WO 2019220796 A1 WO2019220796 A1 WO 2019220796A1 JP 2019014439 W JP2019014439 W JP 2019014439W WO 2019220796 A1 WO2019220796 A1 WO 2019220796A1
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semiconductor device
type fet
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塚本　雅則
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Definitions

  • the present disclosure relates to a semiconductor device and an electronic device.
  • CMOS Complementary MOS
  • nMOSFETs n-type Metal-Oxide-Semiconductor Field-Effect Transistors
  • pMOSFETs p-type MOSFETs
  • CMOS circuit is used in many LSI (Large Scale Integration) devices.
  • LSI Large Scale Integration
  • SoC System on a Chip
  • a static RAM (Static Random Access Memory: SRAM) is used as the memory mounted on the LSI device.
  • SRAM Static Random Access Memory
  • the SRAM is a volatile memory that can operate at high speed but loses stored information when power supply is stopped.
  • examples of the non-volatile memory that can retain information even when power supply is stopped include, for example, Magnetic RAM (MRAM) or Ferroelectric RAM (FeRAM). These memories can be used not only as an embedded SoC but also as a single memory chip.
  • MRAM Magnetic RAM
  • FeRAM Ferroelectric RAM
  • FeRAM is a semiconductor memory that stores information using the direction of remanent polarization of a ferroelectric.
  • the FeRAM can be formed, for example, with a 1T1C (one transistor and one capacitor) type structure in which a capacitor using a ferroelectric film is formed on a wiring.
  • 1T1C one transistor and one capacitor
  • FeRAM is unsuitable for applications such as cache memory.
  • Patent Document 1 discloses a semiconductor memory in which a ferroelectric capacitor is connected to a storage node of an SRAM constituted by a CMOS circuit. According to the technique disclosed in Patent Document 1, information can be saved in the ferroelectric capacitor during standby when power is not supplied, so that the SRAM can be provided with non-volatility. Therefore, the semiconductor memory disclosed in Patent Document 1 can achieve both high-speed writing or reading and non-volatility.
  • Patent Document 1 since the ferroelectric capacitor is formed in a parallel plate shape, the planar area of the ferroelectric capacitor is increased. For this reason, the semiconductor memory disclosed in Patent Document 1 is not suitable for high-density integration.
  • the first inverting circuit including the n-type FET and the p-type FET, the n-type FET and the p-type FET, the output being connected to the input of the first inverting circuit, A second inverting circuit with an input connected to the output, a first ferroelectric capacitor with one of the electrodes connected to the input of the first inverting circuit, and one of the electrodes connected to the input of the second inverting circuit.
  • a semiconductor device comprising: a second ferroelectric capacitor; and a plate line connected to the other electrode of the first ferroelectric capacitor and the other electrode of the second ferroelectric capacitor.
  • the semiconductor device includes a first inversion circuit including an n-type FET and a p-type FET, an n-type FET and a p-type FET, and an input of the first inversion circuit.
  • a second inverting circuit having an input connected to the output of the first inverting circuit, a first ferroelectric capacitor having one of the electrodes connected to the input of the first inverting circuit, and an electrode A plate line connecting one end to the second ferroelectric capacitor connected to the input of the second inverting circuit, the other electrode of the first ferroelectric capacitor, and the other electrode of the second ferroelectric capacitor.
  • the first ferroelectric capacitor and the second ferroelectric capacitor capable of storing information in a nonvolatile manner can be connected to the flip-flop circuit. Further, according to the present disclosure, the first ferroelectric capacitor and the second ferroelectric capacitor can be formed in a stacked cylinder shape inside the share contact.
  • nonvolatile semiconductor memory that can be written or read at high speed and is suitable for high-density integration.
  • FIG. 3 is a circuit diagram illustrating an equivalent circuit of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing an equivalent circuit of a memory cell of a memory device to which the semiconductor device shown in FIG. 1 is applied. It is a schematic diagram which shows a part of planar structure and cross-sectional structure of a memory cell. It is a schematic diagram which shows a part of planar structure and cross-sectional structure of a memory cell.
  • FIG. 4 is a schematic diagram showing a cross section of the plan view of FIGS. It is the top view and sectional drawing explaining 1 process of the manufacturing method of a memory cell. It is the top view and sectional drawing explaining 1 process of the manufacturing method of a memory cell.
  • FIG. 1 is a circuit diagram showing an equivalent circuit of the semiconductor device according to the present embodiment.
  • the semiconductor device 1 includes a first inverting circuit 11 including a p-type FET (Field Effect Transistor) 12 and an n-type FET 13, a second inverting circuit 21 including a p-type FET 22 and an n-type FET 23, A first ferroelectric capacitor 14 and a second ferroelectric capacitor 24 are provided.
  • the semiconductor device 1 is, for example, a flip-flop circuit that can hold 1-bit information in a “0” or “1” state.
  • the first inverting circuit 11 is an inverter (NOT) circuit provided by connecting the p-type FET 12 and the n-type FET 13.
  • the power supply line PWR is electrically connected to one of the source or drain of the p-type FET 12, and the source or drain of the n-type FET 13 is connected to the other of the source or drain of the p-type FET 12.
  • One is electrically connected.
  • a ground line GND is electrically connected to the other of the source and drain of the n-type FET 13.
  • the gate of the p-type FET 12 and the gate of the n-type FET 13 are electrically connected to each other.
  • the connection point between the gate of the p-type FET 12 and the gate of the n-type FET 13 is input, and the connection point of the other of the source or drain of the p-type FET 12 and one of the source or drain of the n-type FET 13 is output.
  • the input of the first inverting circuit 11 is electrically connected to the output of the second inverting circuit 21, and the output of the first inverting circuit 11 is electrically connected to the input of the second inverting circuit 21.
  • one of the electrodes of the first ferroelectric capacitor 14 is connected to the output of the first inverting circuit 11.
  • the second inverting circuit 21 is an inverter (NOT) circuit provided by connecting the p-type FET 22 and the n-type FET 23.
  • the power supply line PWR is electrically connected to one of the source or drain of the p-type FET 22, and the source or drain of the n-type FET 23 is connected to the other of the source or drain of the p-type FET 22.
  • One is electrically connected.
  • a ground line GND is electrically connected to the other of the source and drain of the n-type FET 23.
  • the gate of the p-type FET 22 and the gate of the n-type FET 23 are electrically connected to each other.
  • the connection point between the gate of the p-type FET 22 and the gate of the n-type FET 23 is input, and the other connection point of the source or drain of the p-type FET 22 and one of the source or drain of the n-type FET 23 is output.
  • the input of the second inverting circuit 21 is electrically connected to the output of the first inverting circuit 11, and the output of the second inverting circuit 21 is electrically connected to the input of the first inverting circuit 11. Further, one of the electrodes of the second ferroelectric capacitor 24 is further connected to the output of the second inverting circuit 21.
  • the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 are capacitors configured by sandwiching a ferroelectric film between a pair of electrodes.
  • the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 can store information according to the direction of remanent polarization of the ferroelectric film.
  • One electrode of the first ferroelectric capacitor 14 is electrically connected to the output of the first inverting circuit 11, and the other electrode of the first ferroelectric capacitor 14 is a plate line PL to which an arbitrary potential can be applied. Is electrically connected.
  • One of the electrodes of the second ferroelectric capacitor 24 is electrically connected to the output of the second inverting circuit 21, and the other electrode of the second ferroelectric capacitor 24 is a plate to which an arbitrary potential can be applied. Electrically connected to line PL.
  • the semiconductor device 1 can maintain the state of “0” or “1” by feeding back the outputs of the first inversion circuit 11 and the second inversion circuit 21 to each other when power is supplied. Specifically, when the output of the first inverting circuit 11 is the first storage node N1 and the output of the second inverting circuit 21 is the second storage node N2, the semiconductor device 1 is configured so that the potential of the first storage node N1 and Information can be stored depending on the potential of the second storage node N2.
  • the states of the first storage node N 1 and the second storage node N 2 can be stored in the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 when power is not supplied. Specifically, the semiconductor device 1 performs a predetermined operation, so that the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 are based on the potentials of the first storage node N1 and the second storage node N2. The polarization state of the ferroelectric film can be controlled.
  • the semiconductor device 1 can operate as a flip-flop circuit when power is supplied, information can be written or read at high speed.
  • the semiconductor device 1 can store the information held in the flip-flop circuit in the nonvolatile first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 when power is not supplied. .
  • FIG. 2 is a circuit diagram showing an equivalent circuit of a memory cell of a memory device to which the semiconductor device 1 shown in FIG. 1 is applied.
  • the memory cell 10 of the storage device further includes a first selection FET 15 and a second selection FET 25 in addition to the components of the semiconductor device 1 shown in FIG.
  • the first selection FET 15 and the second selection FET 25 are field effect transistors that control selection and non-selection of the memory cell 10.
  • the first selection FET 15 and the second selection FET 25 are formed as n-type FETs.
  • One of the source and drain of the first select FET 15 is electrically connected to the other electrode of the first ferroelectric capacitor 14, and the other of the source and drain of the first select FET 15 is electrically connected to the first bit line BL1. Connected to.
  • the gate of the first selection FET 15 is electrically connected to the word line WL, and the on / off state of the channel of the first selection FET 15 is controlled by the applied voltage from the word line WL.
  • One of the source and the drain of the second selection FET 25 is electrically connected to the other electrode of the second ferroelectric capacitor 24, and the other of the source and the drain of the second selection FET 25 is electrically connected to the second bit line BL2. Connected to.
  • the gate of the second selection FET 25 is electrically connected to the word line WL, and the on / off state of the channel of the second selection FET 25 is controlled by the applied voltage from the word line WL.
  • the channel of the first selection FET 15 and the second selection FET 25 is changed to the ON state by setting the potential of the word line WL to a high potential.
  • the state of the flip-flop of the semiconductor device 1 is controlled by applying a symmetrical potential (one is a high potential and the other is a low potential) to the first bit line BL1 and the second bit line BL2. can do.
  • the channel of the first selection FET 15 and the second selection FET 25 is changed to an OFF state by setting the potential of the word line WL to a low potential.
  • the memory cell 10 of the memory device can write information into the flip-flop circuit of the semiconductor device 1.
  • the memory cell 10 of the memory device when reading information from the memory cell 10 of the memory device, first, the potential of the word line WL is turned off, and then the same potential is applied to the first bit line BL1 and the second bit line BL2. Next, the potential of the word line WL is set to a high potential. At this time, based on the state of the flip-flop of the semiconductor device 1, which of the first bit line BL1 and the second bit line BL2 is changed to which is high potential and which is low potential. Therefore, the memory cell 10 of the memory device can read information from the flip-flop circuit of the semiconductor device 1 by amplifying the potential of the first bit line BL1 and the potential of the second bit line BL2 with an amplifier or the like.
  • the storage device including the memory cell 10 can operate as a storage device that performs the same operation as the SRAM. Note that in the storage device including the memory cell 10, information written in the flip-flop circuit of the semiconductor device 1 is stored in the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24, and the first ferroelectric The operation of returning the information stored in the body capacitor 14 and the second ferroelectric capacitor 24 to the flip-flop circuit of the semiconductor device 1 will be described later.
  • the semiconductor device 1 can write or read information at a high speed as in the case of the SRAM, and even when the power supply is lost, the first ferroelectric capacitor 14 and the second ferroelectric capacitor Information can be held in the body capacitor 24.
  • FIGS. 3A, 3B, and 4 are schematic diagrams illustrating a planar structure and a cross-sectional structure of the memory cell 10 using the semiconductor device 1.
  • Each of the cross-sectional views of FIGS. 3A and 3B shows a cross section of the plan view of FIGS. 3A and 3B taken along lines AA or BB.
  • FIG. 4 is a schematic view showing a cross section of the plan view of FIGS. 3A and 3B taken along line CC.
  • FIGS. 3A and 3B layers formed over the entire surface of the semiconductor substrate 100 are omitted in order to clarify the arrangement of each component.
  • 3A shows only the configuration of the lower layer from the second interlayer insulating film 400
  • the plan view of FIG. 3B shows only the configuration of the upper layer from the third interlayer insulating film 500.
  • the memory cell 10 using the semiconductor device 1 is provided on a semiconductor substrate 100.
  • a large number of memory cells 10 are arranged in a matrix on the semiconductor substrate 100 to constitute a storage device capable of storing a large amount of information.
  • the first inverting circuit 11 includes a p-type FET 12 formed by providing a gate electrode 131 on the n-type activation region 150B via a gate insulation film 140, and a gate insulation film on the p-type activation region 150A. And the n-type FET 13 formed by providing the gate electrode 131 via 140.
  • One of the source and drain of the p-type FET 12 is electrically connected to the second wiring layer 515 functioning as the power supply line PWR via the first contact 218, the first wiring layer 318, and the second contact 419.
  • the other of the source or drain of the p-type FET 12 is electrically connected to one of the source or drain of the n-type FET 13 provided in the p-type activation region 150A via the lower electrode 111 of the first ferroelectric capacitor 14. Is done.
  • the other of the source and drain of the n-type FET 13 is electrically connected to the second wiring layer 513 functioning as the ground line GND through the first contact 211, the first wiring layer 319, and the second contact 411.
  • the first ferroelectric capacitor 14 is provided inside a share contact provided across the gate electrode 133, the n-type activation region 150B, and the p-type activation region 150A.
  • the first ferroelectric capacitor 14 includes a lower electrode 111 provided along the inside of the opening penetrating the planarizing film 200 and a ferroelectric provided on the lower electrode 111 along the opening.
  • the body film 113 and the upper electrode 115 provided on the ferroelectric film 113 so as to fill the opening are constituted.
  • the lower electrode 111 of the first ferroelectric capacitor 14 includes a gate electrode 133, the other of the source or drain of the p-type FET 12 provided in the n-type activation region 150B, and an n-type provided in the p-type activation region 150A. It is electrically connected to one of the source and drain of the FET 13.
  • the upper electrode 115 of the first ferroelectric capacitor 14 includes a third wiring layer 711 functioning as a plate line PL via the first wiring layer 311, the second contact 412, the second wiring layer 511, and the third contact 611. Electrically connected.
  • the first selection FET 15 is formed as an n-type FET by providing a gate electrode 132 on the p-type activation region 150A via a gate insulating film 140.
  • One of the source and the drain of the first selection FET 15 is electrically connected to the lower electrode 111 of the first ferroelectric capacitor 14.
  • the other of the source and drain of the first selection FET 15 is electrically connected to the second wiring layer 514 functioning as the first bit line BL1 through the first contact 213, the first wiring layer 313, and the second contact 414.
  • the gate electrode 132 of the first selection FET 15 is a third wiring layer that functions as the word line WL via the first contact 212, the first wiring layer 312, the second contact 413, the second wiring layer 512, and the third contact 612. 712 is electrically connected.
  • the second inversion circuit 21 includes a p-type FET 22 formed by providing a gate electrode 133 on the n-type activation region 150C via a gate insulation film 140, and a gate insulation film on the p-type activation region 150D. And n-type FET 23 formed by providing a gate electrode 133 via 140.
  • One of the source and drain of the p-type FET 22 is electrically connected to the second wiring layer 515 functioning as the power supply line PWR via the first contact 214, the first wiring layer 314, and the second contact 415.
  • the other of the source and drain of the p-type FET 22 is electrically connected to one of the source and drain of the n-type FET 23 provided in the p-type activation region 150D via the lower electrode 111 of the second ferroelectric capacitor 24. Is done.
  • the other of the source and drain of the n-type FET 23 is electrically connected to the second wiring layer 517 functioning as the ground line GND through the first contact 215, the first wiring layer 315, and the second contact 416.
  • the second ferroelectric capacitor 24 is provided inside a share contact provided across the gate electrode 131, the n-type activation region 150C, and the p-type activation region 150D.
  • the second ferroelectric capacitor 24 includes a lower electrode provided along the inside of the opening penetrating the planarizing film 200, and an opening (not shown), similar to the first ferroelectric capacitor 14.
  • the lower electrode of the second ferroelectric capacitor 24 includes the gate electrode 131, the other of the source and drain of the p-type FET 22 provided in the n-type activation region 150C, and the n-type FET 23 provided in the p-type activation region 150D. Is electrically connected to one of the source and the drain.
  • the upper electrode of the second ferroelectric capacitor 24 is electrically connected to the third wiring layer 711 functioning as the plate line PL via the first wiring layer 311, the second contact 412, the second wiring layer 511 and the third contact 611. Connect.
  • the second selection FET 25 is formed as an n-type FET by providing a gate electrode 134 via a gate insulating film 140 on the p-type activation region 150D.
  • One of the source and the drain of the second selection FET 25 is electrically connected to the lower electrode of the second ferroelectric capacitor 24.
  • the other of the source and the drain of the second selection FET 25 is electrically connected to the second wiring layer 516 functioning as the second bit line BL2 through the first contact 217, the first wiring layer 317, and the second contact 418.
  • the gate electrode 134 of the second selection FET 25 is a third wiring layer that functions as the word line WL via the first contact 216, the first wiring layer 316, the second contact 417, the second wiring layer 518, and the third contact 613. 712 is electrically connected.
  • the semiconductor substrate 100 is a substrate made of a semiconductor material and on which each of the FETs is formed.
  • the semiconductor substrate 100 may be a silicon substrate or an SOI (Silicon On Insulator) substrate in which an insulating film such as SiO 2 is sandwiched between silicon substrates.
  • the semiconductor substrate 100 is a substrate formed of another elemental semiconductor such as germanium, or a substrate formed of a compound semiconductor such as gallium arsenide (GaAs), gallium nitride (GaN), or silicon carbide (SiC). Also good.
  • the element isolation layer 105 is made of an insulating material and electrically insulates the activation regions provided in the semiconductor substrate 100 from each other. Specifically, the element isolation layer 105 is provided so as to separate the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C from each other. The p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C are provided in a band-like region extending in the first direction (for example, the left-right direction as opposed to FIG. 2), and each of the FETs is formed. Function as an active region.
  • the p-type activation regions 150A and 150D may be formed by introducing a p-type impurity such as boron (B) or aluminum (Al) into the semiconductor substrate 100.
  • the n-type activation regions 150 ⁇ / b> B and 150 ⁇ / b> C may be formed by introducing an n-type impurity such as phosphorus (P) or arsenic (As) into the semiconductor substrate 100.
  • the element isolation layer 105 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON). Specifically, the element isolation layer 105 is formed by removing a part of the semiconductor substrate 100 in a predetermined region by etching or the like using an STI (Shallow Trench Isolation) method, and then opening the formed opening with silicon oxide (SiO x ). It may be formed by embedding. The element isolation layer 105 may be formed by thermally oxidizing the semiconductor substrate 100 in a predetermined region using a LOCOS (Local Oxidation of Silicon) method.
  • LOCOS Local Oxidation of Silicon
  • the gate insulating film 140 is made of an insulating material and is provided on the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C of the semiconductor substrate 100.
  • the gate insulating film 140 may be formed of a known insulating material as a gate insulating film of a field effect transistor.
  • the gate insulating film 140 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the gate electrodes 131, 132, 133, and 134 are made of a conductive material and are provided on the gate insulating film 140.
  • the gate electrodes 131, 132, 133, and 134 are provided extending in a second direction orthogonal to the first direction in which the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C extend.
  • the gate electrode 131 is provided across the n-type activation region 150B and the p-type activation region 150A, thereby forming the p-type FET 12 and the n-type FET 13.
  • the gate electrode 132 is provided across the p-type activation region 150A, thereby forming the first selection FET 15 that is an n-type FET.
  • the gate electrode 133 is provided across the n-type activation region 150C and the p-type activation region 150D, thereby forming the p-type FET 22 and the n-type FET 23.
  • the gate electrode 134 is provided across the p-type activation region 150D, thereby forming the second selection FET 25 that is an n-type FET.
  • the gate electrodes 131, 132, 133, and 134 may be formed of polysilicon or the like, and are formed of metal, an alloy, a metal compound, or an alloy of metal (Ni or the like) and polysilicon (so-called silicide). May be.
  • the gate electrodes 131, 132, 133, 134 may be formed in a stacked structure of a metal layer and a polysilicon layer.
  • the gate electrodes 131, 132, 133, and 134 may be formed in a stacked structure of a metal layer made of TiN or TaN provided on the gate insulating film 140 and a polysilicon layer.
  • Source / drain regions 151A and 151D are n-type regions formed in the p-type activation regions 150A and 150D, respectively.
  • the source or drain regions 151A and 151D may be formed by introducing an n-type impurity such as phosphorus (P) or arsenic (As) into the semiconductor substrate 100 of the p-type activation regions 150A and 150D.
  • P phosphorus
  • As arsenic
  • the semiconductor substrate 100 between the source or drain regions 151A and 151D and the gate electrodes 131, 132, 133, and 134 has the same n-type as the source or drain regions 151A and 151D and the source or drain region 151A.
  • LDD Lightly-Doped Drain
  • the source or drain region 151A is provided in the p-type activation region 150A so as to sandwich the gate electrodes 131 and 132, respectively.
  • the source or drain region 151A provided on the side facing the gate electrode 132 with the gate electrode 131 interposed therebetween functions as a ground line GND via the first contact 211, the first wiring layer 319, and the second contact 411.
  • the two wiring layers 513 are electrically connected.
  • the source or drain region 151A provided on the side facing the gate electrode 131 across the gate electrode 132 functions as the first bit line BL1 via the first contact 213, the first wiring layer 313, and the second contact 414.
  • the second wiring layer 514 is electrically connected.
  • the source or drain region 151D is provided in the p-type activation region 150D so as to sandwich the gate electrodes 133 and 134, respectively.
  • the source or drain region 151D provided on the side facing the gate electrode 134 with the gate electrode 133 interposed therebetween functions as a ground line GND via the first contact 215, the first wiring layer 315, and the second contact 416.
  • the two wiring layers 517 are electrically connected.
  • the source or drain region 151D provided on the side facing the gate electrode 133 across the gate electrode 134 functions as the second bit line BL2 via the first contact 217, the first wiring layer 317, and the second contact 418.
  • the second wiring layer 516 is electrically connected.
  • the source or drain regions 151B and 151C are p-type regions formed in the n-type activation regions 150B and 150C, respectively.
  • the source or drain regions 151B and 151C may be formed by introducing a p-type impurity such as boron (B) or aluminum (Al) into the semiconductor substrate 100 of the n-type activation regions 150B and 150C.
  • a p-type impurity such as boron (B) or aluminum (Al)
  • the semiconductor substrate 100 between the source or drain regions 151B and 151C and the gate electrodes 131 and 133 is the same p type as the source or drain regions 151B and 151C and is more than the source or drain regions 151B and 151C.
  • An LDD (Lightly-Doped Drain) region having a low concentration of conductive impurities may be formed.
  • the source or drain region 151B is provided in the n-type activation region 150B so as to sandwich the gate electrode 131, respectively.
  • One of the source or drain region 151 ⁇ / b> B is electrically connected to the lower electrode 111 of the first ferroelectric capacitor 14.
  • the source or drain region 151B provided on the side facing the first ferroelectric capacitor 14 across the gate electrode 131 is connected to the power supply line PWR via the first contact 218, the first wiring layer 318, and the second contact 419. Is electrically connected to the second wiring layer 515 functioning as
  • the source or drain region 151C is provided in the n-type activation region 150C so as to sandwich the gate electrode 133, respectively.
  • One of the source or drain region 151C is electrically connected to the lower electrode of the second ferroelectric capacitor 24.
  • the source or drain region 151C provided on the side facing the second ferroelectric capacitor 24 across the gate electrode 133 is connected to the power supply line PWR via the first contact 214, the first wiring layer 314, and the second contact 415. Is electrically connected to the second wiring layer 515 functioning as
  • the sidewall insulating films 131S, 132S, 133S, and 134S are made of an insulating material, and are side surfaces of the gate electrodes 131, 132, 133, and 134. Are provided as side walls.
  • the sidewall insulating films 131S, 132S, 133S, and 134S are formed by uniformly forming an insulating film in a region including the gate electrodes 131, 132, 133, and 134, and the insulating film is then subjected to vertical anisotropy. It can be formed by etching.
  • the sidewall insulating films 131S, 132S, 133S, and 134S are formed of a single layer or a plurality of layers using an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON). May be formed.
  • an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON). May be formed.
  • the sidewall insulating films 131S, 132S, 133S, and 134S shield n-type impurities or p-type impurities when introducing n-type impurities or p-type impurities into the semiconductor substrate 100. Accordingly, the sidewall insulating films 131S, 132S, 133S, and 134S control the positional relationship between the gate electrodes 131, 132, 133, and 134 and the source or drain regions 151A, 151B, 151C, and 151D in a self-aligning manner. Can do.
  • the sidewall insulating films 131S, 132S, 133S, and 134S can control the introduction of n-type impurities or p-type impurities into the semiconductor substrate 100 in stages, the source or drain regions 151A, 151B, 151C, and 151D
  • the LDD region described above can be formed in a self-aligned manner between the gate electrodes 131, 132, 133, and 134.
  • Conductive layers 131C, 132C, 133C, and 134C are provided on each of the gate electrodes 131, 132, 133, and 134, and the gate electrodes 131, 132, and 133 are provided. , 134 is improved.
  • the conductive layers 131C, 132C, 133C, and 134C may be formed of a metal or a metal compound.
  • Contact regions 152A, 152B, 152C, and 152D are provided on the surface of the semiconductor substrate 100 in the source or drain regions 151A, 151B, 151C, and 151D, respectively.
  • the contact regions 152A, 152B, 152C, and 152D include the source or drain regions 151A, 151B, 151C, and 151D, the first contacts 211, 213, 214, 215, 217, and 218, and the first ferroelectric capacitor 14 and the second The contact resistance with the lower electrode of the ferroelectric capacitor 24 is lowered.
  • the contact regions 152A, 152B, 152C, and 152D may be formed of an alloy (so-called silicide) of a metal such as Ni and silicon.
  • the planarization film 200 is made of an insulating material, embeds each FET, and is provided over the entire surface of the semiconductor substrate 100.
  • the planarization film 200 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the planarization film 200 includes an opening for exposing the gate electrode 133, the source or drain region 151B, and the source or drain region 151A between the gate electrodes 131 and 132, the gate electrode 131, the source or drain region 151C, and the gate electrode. And an opening exposing the source or drain region 151D between 133 and 134.
  • the planarization film 200 is provided with openings for forming the first contacts 211, 212, 213, 214, 215, 216, 217, and 218.
  • a first ferroelectric capacitor 14 is provided inside the opening that exposes the gate electrode 133, the source or drain region 151B, and the source or drain region 151A between the gate electrodes 131 and 132.
  • a second ferroelectric capacitor 24 is provided inside the opening exposing the gate electrode 131, the source or drain region 151C, and the source or drain region 151D between the gate electrodes 133 and 134.
  • the semiconductor substrate 100, the sidewall insulating films 131S, 132S, 133S, and 134S and the conductive layers 131C, 132C, 133C, and 134C are formed of an insulating material.
  • the liner layer thus formed may be provided over the entire surface of the semiconductor substrate 100.
  • the liner layer can provide a high etching selectivity between the liner layer and the planarization film 200 in the step of forming the opening in the planarization film 200 described above. Thereby, the liner layer can prevent etching from proceeding to the semiconductor substrate 100 in the step.
  • the liner layer may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the planarizing film 200 is formed of silicon oxide (SiO x )
  • the liner layer may be formed of silicon nitride (SiN x ).
  • the liner layer may be formed as a layer that applies compressive stress or tensile stress to the semiconductor substrate 100 under the gate insulating film 140. In such a case, the liner layer can improve carrier mobility of a channel formed in the semiconductor substrate 100 due to a stress effect.
  • the first ferroelectric capacitor 14 is a stack-type cylinder-shaped capacitor composed of a lower electrode 111, a ferroelectric film 113, and an upper electrode 115.
  • the lower electrode 111 is made of a conductive material, and is provided along the inside of the opening formed in the planarization film 200 so as to expose the source or drain regions 151A and 151B and the gate electrode 133.
  • the opening formed in the planarization film 200 is a planar shape that is bent so as to expose the gate electrode 133, the source or drain region 151B, and the source or drain region 151A between the gate electrodes 131 and 132.
  • the lower electrode 111 can electrically connect the source or drain regions 151A and 151B and the gate electrode 133 exposed by the opening.
  • the lower electrode 111 may be formed of a metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the lower electrode 111 may be formed of ruthenium (Ru) or ruthenium oxide (RuO 2 ).
  • the lower electrode 111 can be formed by sputtering using ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), IMP (Ionized Metal Plasma), or the like.
  • the ferroelectric film 113 is made of a ferroelectric material, and is provided on the lower electrode 111 along the inside of the opening formed in the planarizing film 200.
  • the ferroelectric film 113 is made of a ferroelectric material that spontaneously polarizes and whose direction of remanent polarization can be controlled by an external electric field.
  • the ferroelectric film 113 is a ferroelectric material having a perovskite structure such as lead zirconate titanate (Pb (Zr, Ti) O 3 : PZT) or strontium bistrontate tantalate (SrBi 2 Ta 2 O 9 : SBT). It may be made of a material.
  • the ferroelectric film 113 may be a ferroelectric film obtained by altering a film made of a high dielectric material such as HfO x , ZrO x or HfZrO x by heat treatment or the like. It may be a ferroelectric film modified by introducing atoms such as lanthanum (La), silicon (Si), or gadolinium (Gd) into the resulting film. Further, the ferroelectric film 113 may be formed of a single layer or a plurality of layers. For example, the ferroelectric film 113 may be a single layer film made of a ferroelectric material such as HfO x . The ferroelectric film 113 can be formed by using ALD or CVD.
  • the upper electrode 115 is made of a conductive material, and is provided on the ferroelectric film 113 so as to embed an opening formed in the planarizing film 200.
  • the upper electrode 115 may be formed of a metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the upper electrode 115 may be formed of ruthenium (Ru) or ruthenium oxide (RuO 2 ).
  • the upper electrode 115 can be formed by using ALD or CVD.
  • the lower electrode, the ferroelectric film, and the upper electrode that constitute the second ferroelectric capacitor 24 are substantially the same as the first ferroelectric capacitor except that the formed planar positions are different. The description here is omitted.
  • the first contacts 211, 212, 213, 214, 215, 216, 217, and 218 are made of a conductive material and are provided through the planarizing film 200.
  • the first contacts 211, 212, 213, 214, 215, 216, 217, and 218 are low resistance metals such as titanium (Ti) or tungsten (W), or titanium nitride (TiN) or tantalum nitride (TaN). It may be formed of a metal compound such as
  • the first contacts 211, 212, 213, 214, 215, 216, 217, and 218 may be formed of a single layer or a multilayer structure.
  • the first contacts 211, 212, 213, 214, 215, 216, 217, and 218 may be formed of a laminate of Ti or TiN and W.
  • the first contact 211 is provided on the source or drain region 151A provided on the side facing the gate electrode 132 across the gate electrode 131, and the other of the source or drain of the n-type FET 13 and The first wiring layer 319 is electrically connected.
  • the first contact 212 is provided on the gate electrode 132 and electrically connects the gate electrode 132 of the first selection FET 15 and the first wiring layer 312.
  • the first contact 213 is provided on the source or drain region 151A provided on the side facing the gate electrode 131 across the gate electrode 132, and the other of the source or drain of the first selection FET 15 and the first wiring layer. 313 is electrically connected.
  • the first contact 214 is provided on the source or drain region 151C provided on the side facing the second ferroelectric capacitor 24 across the gate electrode 133, and one of the source or drain of the p-type FET 22 and the first contact 214 One wiring layer 314 is electrically connected.
  • the first contact 215 is provided on the source or drain region 151D provided on the side facing the gate electrode 134 across the gate electrode 133, and the other of the source or drain of the n-type FET 23 and the first wiring layer 315. And electrically connect.
  • the first contact 216 is provided on the gate electrode 134 and electrically connects the gate electrode 134 of the second selection FET 25 and the first wiring layer 316.
  • the first contact 217 is provided on the source or drain region 151D provided on the side facing the gate electrode 133 across the gate electrode 134, and the other of the source or drain of the second selection FET 25 and the first wiring layer. 317 is electrically connected.
  • the first contact 218 is provided on the source or drain region 151B provided on the side facing the first ferroelectric capacitor 14 across the gate electrode 131, and one of the source or drain of the p-type FET 12 and the first contact One wiring layer 318 is electrically connected.
  • the first interlayer insulating film 300 is embedded over the entire surface of the semiconductor substrate 100 on the planarizing film 200 by embedding the first wiring layers 311, 312, 313, 314, 315, 316, 317, 318 and 319.
  • the first interlayer insulating film 300 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), for example.
  • the first wiring layers 311, 312, 313, 314, 315, 316, 317, 318 and 319 are made of a conductive material and provided on the planarizing film 200.
  • the first wiring layers 311, 312, 313, 314, 315, 316, 317, 318, 319 may be formed of a metal material such as copper (Cu) or aluminum (Al), for example, It may be formed with a dual damascene structure.
  • the first wiring layer 311 is provided on the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24, and is above the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24.
  • the electrodes are electrically connected to each other.
  • the first wiring layer 312 is provided on the first contact 212.
  • the first wiring layer 313 is provided on the first contact 213.
  • the first wiring layer 314 is provided on the first contact 214.
  • the first wiring layer 315 is provided on the first contact 215.
  • the first wiring layer 316 is provided on the first contact 216.
  • the first wiring layer 317 is provided on the first contact 217.
  • the first wiring layer 318 is provided on the first contact 218.
  • the first wiring layer 319 is provided on the first contact 211.
  • the second interlayer insulating film 400 embeds the second contacts 411, 412, 413, 414, 415, 416, 417, 418 and 419 and is provided over the entire surface of the semiconductor substrate 100 on the first interlayer insulating film 300.
  • the second interlayer insulating film 400 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), for example.
  • the second contacts 411, 412, 413, 414, 415, 416, 417, 418 are made of a conductive material and are provided through the second interlayer insulating film 400.
  • the second contacts 411, 412, 413, 414, 415, 416, 417, 418 are low resistance metals such as titanium (Ti) or tungsten (W), or titanium nitride (TiN) or tantalum nitride (TaN). It may be formed of a metal compound such as
  • the second contacts 411, 412, 413, 414, 415, 416, 417, and 418 may be formed of a single layer or may be formed of a multilayer structure.
  • the second contacts 411, 412, 413, 414, 415, 416, 417, 418 may be formed of a laminate of Ti or TiN and W.
  • the second contact 411 is provided on the first wiring layer 319.
  • the second contact 412 is provided on the first wiring layer 311.
  • the second contact 413 is provided on the first wiring layer 312.
  • the second contact 414 is provided on the first wiring layer 313.
  • the second contact 415 is provided on the first wiring layer 314.
  • the second contact 416 is provided on the first wiring layer 315.
  • the second contact 417 is provided on the first wiring layer 316.
  • the second contact 418 is provided on the first wiring layer 317.
  • the second contact 419 is provided on the first wiring layer 318.
  • the third interlayer insulating film 500 is provided over the entire surface of the semiconductor substrate 100 on the second interlayer insulating film 400 by embedding the second wiring layers 511, 512, 513, 514, 515, 516, 517 and 518.
  • the third interlayer insulating film 500 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), for example.
  • the second wiring layers 511, 512, 513, 514, 515, 516, 517, and 518 are made of a conductive material and are provided on the second interlayer insulating film 400.
  • the second wiring layers 511, 512, 513, 514, 515, 516, 517, 518 may be formed of a metal material such as copper (Cu) or aluminum (Al), for example, and have a damascene structure or dual damascene of Cu. It may be formed with a structure.
  • the second wiring layer 513 is provided on the second contact 411 as a ground line GND extending in the first direction.
  • the second wiring layer 514 is provided on the second contact 414 as the first bit line BL1 extending in the first direction.
  • the second wiring layer 515 is provided on the second contacts 415 and 419 as the power supply line PWR extending in the first direction.
  • the second wiring layer 516 is provided on the second contact 418 as the second bit line BL2 extending in the first direction.
  • the second wiring layer 517 is provided on the second contact 416 as a ground line GND extending in the first direction.
  • the second wiring layer 511 is provided on the second contact 412
  • the second wiring layer 512 is provided on the second contact 413
  • the second wiring layer 518 is provided on the second contact 417. .
  • the fourth interlayer insulating film 600 fills the third contacts 611, 612, and 613 and is provided on the third interlayer insulating film 500 over the entire surface of the semiconductor substrate 100.
  • the fourth interlayer insulating film 600 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the third contacts 611, 612, and 613 are made of a conductive material and are provided through the fourth interlayer insulating film 600.
  • the third contacts 611, 612, and 613 may be formed of a low-resistance metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the third contacts 611, 612, and 613 may be formed of a single layer or a multilayered structure.
  • the third contacts 611, 612, and 613 may be formed of a laminate of Ti or TiN and W.
  • the third contact 611 is provided on the second wiring layer 511.
  • the third contact 612 is provided on the second wiring layer 512.
  • the third contact 613 is provided on the second wiring layer 518.
  • the fifth interlayer insulating film 700 fills the third wiring layers 711 and 712 and is provided on the fourth interlayer insulating film 600 over the entire surface of the semiconductor substrate 100.
  • the fifth interlayer insulating film 700 may be formed of an insulating oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), for example.
  • the third wiring layers 711 and 712 are made of a conductive material and are provided on the fourth interlayer insulating film 600.
  • the third wiring layers 711 and 712 may be formed of a metal material such as copper (Cu) or aluminum (Al), or may be formed of a Cu damascene structure or a dual damascene structure.
  • the third wiring layer 711 is provided on the third contact 611 as a plate line PL extending in a second direction orthogonal to the first direction.
  • the third wiring layer 712 is provided on the third contacts 612 and 613 as the word line WL extending in the second direction orthogonal to the first direction.
  • the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 can be formed in a stacked cylinder shape inside the share contact. . Therefore, since the memory cell 10 can further reduce the planar area, it becomes easier to increase the storage density of the storage device. Further, in the memory cell 10, since the capacitance of the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 can be increased, the reliability of the memory cell 10 can be improved.
  • FIGS. 5 to 15 are a plan view and a cross-sectional view for explaining each step of the manufacturing method of the memory cell 10.
  • FIGS. 5 to 15 the description of the layers formed over the entire surface of the semiconductor substrate 100 is omitted as in FIGS. 3A and 3B.
  • Each of the cross-sectional views shows a cross-section obtained by cutting the plan view along the AA line or the BB line.
  • an element isolation layer 105 is formed on a semiconductor substrate 100, and p-type activation regions 150A and 150D and n-type activation regions 150B and 150C in which FETs are formed are formed.
  • an SiO 2 film is formed on the semiconductor substrate 100 made of Si by dry oxidation or the like, and an Si 3 N 4 film is further formed by low pressure CVD (Chemical Vapor Deposition) or the like.
  • a resist layer patterned to protect the regions for forming the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C is formed on the Si 3 N 4 film, and then SiO 2.
  • the film, the Si 3 N 4 film, and the semiconductor substrate 100 are etched at a depth of 350 nm to 400 nm.
  • an SiO 2 film is formed with a film thickness of 650 nm to 700 nm, and an element isolation layer 105 is formed by embedding openings by etching.
  • high-density plasma CVD having good step coverage and capable of forming a dense SiO 2 film may be used.
  • the surface of the semiconductor substrate 100 is planarized by removing the excessively formed SiO 2 film using CMP (Chemical Mechanical Polish) or the like.
  • CMP Chemical Mechanical Polish
  • the removal of the SiO 2 film by CMP may be performed, for example, until the Si 3 N 4 film is exposed.
  • the Si 3 N 4 film is removed using hot phosphoric acid or the like.
  • the Si 3 N 4 film It is also possible to anneal the semiconductor substrate 100 in a N 2 , O 2, or H 2 / O 2 environment prior to removal.
  • the surface of regions corresponding to the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C of the semiconductor substrate 100 is oxidized by about 10 nm to form an oxide film 100A.
  • p-type activation regions 150A and 150D are formed by ion-implanting p-type impurities (for example, boron (B)) into the semiconductor substrate 100 in the region corresponding to the p-type activation regions 150A and 150D. .
  • n-type activation regions 150B and 150C are formed by ion-implanting n-type impurities (for example, arsenic (As)) into the semiconductor substrate 100 in regions corresponding to the n-type activation regions 150B and 150C. .
  • n-type impurities for example, arsenic (As)
  • gate electrodes 131, 132, 133, and 134 are formed on the gate insulating film 140.
  • the oxide film 100A covering the surface of the semiconductor substrate 100 is peeled off with a hydrofluoric acid solution or the like.
  • a gate insulating film 140 made of SiO 2 is formed to a thickness of 1.5 nm to 10 nm on the semiconductor substrate 100 by dry oxidation using O 2 at 700 ° C. or RTA (Rapid Thermal Anneal) treatment.
  • the gas used for dry oxidation in addition to O 2, may be a mixed gas of H 2 / O 2, N 2 O or NO.
  • nitrogen doping can be performed in the SiO 2 film by using plasma nitridation.
  • a polysilicon film is formed to a thickness of 50 nm to 150 nm using low pressure CVD using SiH 4 gas as a source gas and a film forming temperature of 580 ° C. to 620 ° C.
  • gate electrodes 131, 132, 133, and 134 are formed by performing anisotropic etching on the deposited polysilicon using the patterned resist as a mask.
  • anisotropic etching for example, HBr or Cl-based gas can be used.
  • the gate electrodes 131, 132, 133, and 134 may be formed with a gate width of about 40 nm to 50 nm.
  • gate electrodes 131, 132, 133, and 134 may be formed at the same time as the gate electrodes of transistors provided in a logic region or the like other than the region where the memory cell 10 is formed.
  • sidewall insulating films 131S, 132S, 133S, and 134S are formed on both side surfaces of the gate electrodes 131, 132, 133, and 134.
  • source or drain regions 151A, 151D, 151B, and 151C are formed in the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C of the semiconductor substrate 100, respectively.
  • arsenic (As) which is an n-type impurity
  • As arsenic
  • P phosphorus
  • boron fluoride which is a p-type impurity, is applied to the n-type activation regions 150B and 150C on both sides of the gate electrodes 131 and 133 at a concentration of 5 to 20 ⁇ 10 13 pieces / cm 2 at 3 keV to 5 keV. Ion implantation.
  • LDD regions are formed in the p-type activation regions 150A and 150D and the n-type activation regions 150B and 150C, respectively.
  • Si 3 N 4 is formed with a film thickness of 30 nm to 50 nm by plasma CVD to form an insulating film for a sidewall.
  • the sidewall insulating films 131S, 132S, 133S, and 134S are formed on both side surfaces of the gate electrodes 131, 132, 133, and 134 by performing anisotropic etching on the sidewall insulating films.
  • arsenic (As) which is an n-type impurity
  • As arsenic
  • the n-type activation regions 150B and 150C on both sides of the gate electrodes 131 and 133 are doped with boron fluoride (BF 2 ) as a p-type impurity at a concentration of 1 to 2 ⁇ 10 15 / cm 2 at 5 keV to 10 keV. Ion implantation.
  • source or drain regions 151A, 151D, 151B, and 151C are formed on both sides of the gate electrodes 131, 132, 133, and 134. Further, by performing RTA (Rapid Thermal Annealing) for 5 seconds at 1000 ° C., the ion-implanted n-type impurity and p-type impurity are activated. As a result, each of the FETs is formed on the semiconductor substrate 100. In order to promote the activation of the introduced impurity and suppress the diffusion of the impurity, it is also possible to activate the impurity with a spike RTA.
  • RTA Rapid Thermal Annealing
  • Ni is formed over the entire surface of the semiconductor substrate 100 by sputtering or the like with a film thickness of 6 nm to 8 nm, and then RTA is performed at 300 ° C. to 450 ° C. for 10 seconds to 60 seconds.
  • Ni on Si is converted into silicide (NiSi). Since Ni on SiO 2 remains unreacted, unreacted Ni on SiO 2 is removed using H 2 SO 4 / H 2 O 2 .
  • the conductive layers 131C, 132C, 133C, and 133C made of NiSi and the contact regions 152A, 152B, 152C, and 152D are formed on the gate electrodes 131, 132, 133, and 134, and the source or drain regions 151A, 151B, 151C, and 151D.
  • the conductive layers 132C, 133C, and 133C are not shown).
  • the conductive layers 131C, 132C, 133C, and 133C and the contact regions 152A, 152B, 152C, and 152D may be formed of CoSi 2 or NiSi by depositing Co or NiPt instead of Ni.
  • the temperature of the RTA when Co or NiPt is formed can be set as appropriate.
  • planarization film 200 is formed over the entire surface of the semiconductor substrate 100 so as to embed each of the FETs, an opening is formed in the planarization film 200, and a lower portion is formed inside the opening.
  • An electrode 111 is formed.
  • the planarization is performed by a CMP method to form the planarization film 200.
  • a liner layer made of SiN may be formed over the entire surface of the semiconductor substrate 100 on the semiconductor substrate 100 before the planarization film 200 is formed.
  • the liner layer may be formed by depositing SiN with a film thickness of 10 nm to 50 nm using plasma CVD.
  • the liner layer can also be formed as a layer that applies compressive stress or tensile stress to the semiconductor substrate 100.
  • the planarization film 200 can be etched in a subsequent process under the condition that the etching selectivity between the planarization film 200 and the liner layer is high, so that the etching can be performed with higher controllability. It can be carried out.
  • 151D and the opening exposing the gate electrode 131 are formed.
  • the opening can be formed with a width of 60 nm and a depth of 200 nm, for example.
  • etching for forming the opening and filling of the opening by film formation at the subsequent stage can be performed without any problem.
  • the anisotropic etching can be performed by using, for example, a fluorocarbon-based gas. Further, by using the liner layer described above, etching can be stopped with good controllability.
  • TiN is deposited on the source or drain regions 151A, 151B and the gate electrode 133 along the internal shape of the opening formed in the planarizing film 200 by sputtering using ALD, CVD, or IMP.
  • the lower electrode 111 of the first ferroelectric capacitor 14 is formed.
  • TaN, Ru, RuO 2 or the like can be used instead of TiN.
  • the recess can be formed by retracting the shoulder of the lower electrode 111 while leaving the lower electrode 111 on the bottom and side surfaces of the opening.
  • a ferroelectric film 113 is formed on the lower electrode 111, and an upper electrode 115 is formed on the ferroelectric film 113, so that the inside of each opening First ferroelectric capacitor 14 is formed.
  • hafnium oxide (HfO x ) which is a high dielectric material, is formed on each of the lower electrodes 111 along the internal shape of the opening provided in the planarizing film 200 by CVD or ALD to a film thickness of 3 nm.
  • the ferroelectric film 113 is formed by forming the film at ⁇ 10 nm. Note that hafnium oxide (HfO x ), which is a high dielectric material, is converted into a ferroelectric material by an annealing process at a later stage.
  • a high-dielectric material such as zirconium oxide (ZrO x ) or hafnium zirconium oxide (HfZrO x ) can be used instead of hafnium oxide.
  • these high dielectric materials can be converted into ferroelectric materials by doping lanthanum (La), silicon (Si), gadolinium (Gd), or the like.
  • a perovskite-based ferroelectric material such as lead zirconate titanate (PZT) or strontium bistrontate tantalate (SBT) can be used.
  • a TiN film is formed on the ferroelectric film 113 with a film thickness of 5 nm to 20 nm by using CVD, ALD, sputtering, or the like so as to embed each opening formed in the planarizing film 200.
  • Each of the electrodes 115 is formed. Note that TaN, Ru, or RuO 2 may be used as a material for forming the upper electrode 115.
  • crystallization annealing is performed to convert HfO x constituting the ferroelectric film 113 into a ferroelectric material.
  • Crystallization annealing for converting HfO x into a ferroelectric material may be performed in this step, or may be performed in another step (for example, after CMP described later).
  • the crystallization annealing can be arbitrarily changed as long as it is in the range of 400 ° C. to 700 ° C. and the heat resistance of another configuration such as NiSi or FET.
  • the ferroelectric film 113 and the upper electrode 115 which are excessively formed on the planarizing film 200 are removed by performing CMP or overall etch back.
  • the first ferroelectric capacitor 14 is formed. According to such a process, since the ferroelectric film 113 can be annealed at a high temperature before the process of forming the wiring such as the first wiring layer, the heat for the wiring such as the first wiring layer is heated. The load can be reduced. Further, the second ferroelectric capacitor 24 is formed by these steps of forming the first ferroelectric capacitor 14.
  • openings for exposing the predetermined source or drain regions 151A, 151B, 151C, 151D and the gate electrodes 132, 134 are formed in the planarization film 200.
  • Ti and TiN are formed in the opening of the flattening film 200 by CVD or the like, and further W is formed, followed by flattening by the CMP method.
  • the first contacts 211, 212, 213, 214, 215, 216, 217, 218 are formed on the source or drain regions 151 A, 151 B, 151 C, 151 D and the gate electrodes 132, 134.
  • Ti and TiN may be formed by sputtering using IMP. Further, planarization may be performed using full-surface etchback instead of the CMP method. Note that the first contacts 211, 212, 213, 214, 215, 216, 217, and 218 may be formed at the same time as contacts of transistors provided in a logic region other than the region where the memory cell 10 is formed.
  • the first wiring layers 311, 312, 313, 314, 315, 316, 317, 318, 319 are formed. Form.
  • SiO 2 is deposited over the entire surface of the planarizing film 200 with a film thickness of 100 nm to 500 nm by using CVD or the like, and then planarized by CMP to form the first interlayer.
  • An insulating film 300 is formed.
  • the first contact 211, 212, 213, 214, 215, 216, 217, 218, the first ferroelectric capacitor 14, and the second ferroelectric capacitor 24 are etched by etching the first interlayer insulating film 300.
  • An opening exposing the upper electrode is formed.
  • the first wiring layers 311, 312, 313, 314, 315, 316, 317, 318 and 319 are formed using Cu or the like as a wiring material by using a damascene structure or a dual damascene structure.
  • the first wiring layers 311, 312, 313, 314, 315, 316, 317, 318 and 319 may be formed of Al or the like.
  • the second interlayer insulating film 400 is formed over the entire surface of the semiconductor substrate 100 on the first interlayer insulating film 300, and then the second contacts 411, 412, 413, 414, 415, 416, 417, 418, 419 are formed.
  • SiO 2 is deposited over the entire surface of the first interlayer insulating film 300 with a film thickness of 100 nm to 500 nm using CVD or the like, and then planarized by a CMP method.
  • a two-layer insulating film 400 is formed.
  • the second interlayer insulating film 400 is etched to form openings that expose the first wiring layers 312, 313, 314, 315, 316, 317, 318, and 319.
  • a TiN film is formed on the formed opening by CVD or the like, W is further formed, and then flattened by CMP, whereby the second contacts 411, 412, 413, 414, 415, 416, 417, 418, 419 are formed.
  • TiN may be deposited by sputtering using IMP. Further, planarization may be performed using full-surface etchback instead of CMP.
  • a third interlayer insulating film 500 is formed over the entire surface of the semiconductor substrate 100 on the second interlayer insulating film 400, and then the second wiring layers 511, 512, 513, and 514. 515, 516, 517, 518 are formed.
  • a SiO 2 film having a thickness of 100 nm to 500 nm is formed on the entire surface of the second interlayer insulating film 400, and then planarized by a CMP method.
  • a three-layer insulating film 500 is formed.
  • the third interlayer insulating film 500 is etched to form openings exposing the second contacts 411, 412, 413, 414, 415, 416, 417, 418, 419, and then a damascene structure or a dual damascene structure.
  • the second wiring layers 511, 512, 513, 514, 515, 516, 517, and 518 using Cu or the like as a wiring material are formed. Note that the second wiring layers 511, 512, 513, 514, 515, 516, 517, and 518 may be formed of Al or the like.
  • the second wiring layer 513 is provided on the second contact 411 so as to extend in the first direction, and functions as the ground line GND.
  • the second wiring layer 514 is provided on the second contact 414 so as to extend in the first direction, and functions as the first bit line BL1.
  • the second wiring layer 515 is provided to extend in the first direction on the second contacts 415 and 419 and functions as the power supply line PWR.
  • the second wiring layer 516 is provided on the second contact 418 so as to extend in the first direction, and functions as the second bit line BL2.
  • the second wiring layer 517 is provided on the second contact 416 so as to extend in the first direction, and functions as the ground line GND.
  • the third contacts 611, 612, 613 are formed. .
  • SiO 2 is deposited over the entire surface of the third interlayer insulating film 500 with a film thickness of 100 nm to 500 nm using CVD or the like, and then planarized by a CMP method.
  • a four-layer insulating film 600 is formed.
  • the fourth interlayer insulating film 600 is etched to form openings that expose the second wiring layers 511, 512, and 518.
  • a TiN film is formed on the formed opening by CVD or the like, W is further formed, and then flattened by CMP to form third contacts 611, 612, and 613.
  • TiN may be deposited by sputtering using IMP. Further, planarization may be performed using full-surface etchback instead of CMP.
  • a fifth interlayer insulating film 700 is formed over the entire surface of the semiconductor substrate 100 on the fourth interlayer insulating film 600, and then third wiring layers 711 and 712 are formed.
  • a SiO 2 film having a thickness of 100 nm to 500 nm is formed on the fourth interlayer insulating film 600 over the entire surface, and then planarized by a CMP method.
  • a five-layer insulating film 700 is formed.
  • the fifth interlayer insulating film 700 is etched to form openings that expose the third contacts 611, 612, and 613, and then Cu or the like is used as a wiring material by using a damascene structure or a dual damascene structure.
  • Third wiring layers 711 and 712 are formed. Note that the third wiring layers 711 and 712 may be formed of Al or the like.
  • the third wiring layer 711 is provided on the third contact 611 so as to extend in the second direction orthogonal to the first direction, and functions as the plate line PL.
  • the third wiring layer 712 is provided on the third contacts 612 and 613 so as to extend in the second direction orthogonal to the first direction, and functions as the word line WL.
  • the memory cell 10 using the semiconductor device 1 according to this embodiment can be formed.
  • FIG. 16 is a graph showing an example of a hysteresis curve showing the relationship between the state of the first storage node N1 and the second storage node N2 and the potential.
  • 17A to 17C are explanatory diagrams for explaining the state transition of the memory cell 10 at the time of return, and FIGS. 18A to 18C show the state transition of the first storage node N1 and the second storage node N2 at the time of return. It is explanatory drawing explaining these.
  • the horizontal axis indicates the potential
  • the vertical axis indicates the polarization amount of the first ferroelectric capacitor 14 or the second ferroelectric capacitor 24.
  • Table 1 below is a table showing an example of a voltage (unit: V) applied to each wiring of the memory cell 10 during each operation. Table 1 also shows the potentials of the first storage node N1 and the second storage node N2.
  • Vcc represents a power supply voltage
  • Vw represents a write voltage of the first ferroelectric capacitor and the second ferroelectric capacitor (a voltage capable of reversing the polarization state of the ferroelectric film).
  • OFF indicates that the corresponding wiring is in a floating state.
  • the memory cell 10 when the memory cell 10 is in operation or on standby, as shown in Table 1, the word line WL is in a floating state, the power supply line PWR is Vcc, the ground line GND is 0 V, and the plate line PL is 0 V.
  • the memory cell 10 controls the potentials of the word line WL, the first bit line BL1, and the second bit line BL2, so that the first storage node N1 and the second storage node N2 have the same operation as the SRAM.
  • the state ie potential
  • first storage node N1 and the second storage node N2 are in a state where the potential of the first storage node N1 is 0 V and the potential of the second storage node N2 is Vcc.
  • the state of the first storage node N1 at this time is P4 of the hysteresis curve of FIG. 16, and the state of the second storage node N2 is P1 of the hysteresis curve of FIG.
  • Vw is applied to the power supply line PWR and the plate line PL.
  • the state of the first storage node N1 is P3 of the hysteresis curve of FIG. 16, and the state of the second storage node N2 is P2 of the hysteresis curve of FIG.
  • the potential of the plate line PL is set to 0 V while the potential of the power supply line PWR is maintained at Vw.
  • the state of the first storage node N1 at this time is P4 of the hysteresis curve of FIG. 16, and the state of the second storage node N2 is P1 of the hysteresis curve of FIG.
  • the state of the first storage node N1 becomes P4 of the hysteresis curve of FIG. 16, and the state of the second storage node N2 is It becomes P2 of the hysteresis curve of FIG.
  • the memory cell 10 information can be retained by the residual polarization of the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 even when the power supply is not performed.
  • the memory cell 10 when returning from the hibernation state, the memory cell 10 is applied with the same operating conditions as those during operation or standby, thereby returning the states of the first storage node N1 and the second storage node N2 before the hibernation. be able to.
  • the word line WL is set in a floating state, Vcc is applied to the power supply line PWR, and 0 V is applied to the ground line GND and the plate line PL.
  • the potential of the second storage node N2 reaches the threshold voltage Vth of the n-type FET 13
  • the charge accumulated in the first storage node N1 is It is discharged to the ground line GND. Therefore, the potential of the first storage node N1 transitions from the state shown in FIG. 18B to the state shown in FIG. 18C, and is returned to 0V.
  • the n-type FET 23 remains in the on state, the electric charge continues to be supplied to the second storage node N2, and the potential of the second storage node N2 continues to change toward Vcc.
  • Such an operation state of the memory cell 10 continues until the potential of the first storage node N1 and the potential of the second storage node N2 are stabilized, as shown in FIG. 17C.
  • the potential of the first storage node N1 is stabilized at 0 V
  • the potential of the second storage node N2 is stabilized at Vcc.
  • the memory cell 10 can return the state of the first storage node N1 and the second storage node N2 to the state before the suspension.
  • the memory cell 10 using the semiconductor device 1 according to the present embodiment can perform the same high-speed operation as the SRAM when supplying power.
  • information is stored in the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 even when the power supply is stopped, and the first ferroelectric capacitor 14 and the second ferroelectric capacitor 24 are restored at the time of return. 2.
  • Information can be recovered from the ferroelectric capacitor 24.
  • the memory cell 10 can operate as a non-volatile memory capable of holding information even when the power supply is stopped, so that power consumption can be further reduced.
  • Electronic devices according to an embodiment of the present disclosure are various electronic devices on which a circuit including the semiconductor device 1 described above is mounted. With reference to FIGS. 19A to 19C, examples of such an electronic apparatus according to the present embodiment will be described. 19A to 19C are external views showing examples of the electronic apparatus according to the present embodiment.
  • the electronic device according to the present embodiment may be an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 that displays various types of information, and an operation unit 903 that includes buttons and the like that accept operation input by the user.
  • the circuit mounted on the smartphone 900 may be provided with the semiconductor device 1 described above.
  • the electronic device may be an electronic device such as a digital camera.
  • the digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip 915 that is gripped by the user during shooting, A monitor unit 917 for displaying information and an EVF (Electronic View Finder) 919 for displaying a through image observed by the user at the time of shooting are provided.
  • 19B is an external view of the digital camera 910 viewed from the front (that is, the subject side)
  • FIG. 19C is an external view of the digital camera 910 viewed from the back (that is, the photographer side).
  • the circuit mounted on the digital camera 910 may be provided with the semiconductor device 1 described above.
  • the electronic device according to the present embodiment is not limited to the above example.
  • the electronic device according to the present embodiment may be an electronic device in any field. Examples of such electronic devices include glasses-type wearable devices, HMDs (Head Mounted Displays), television devices, electronic books, PDAs (Personal Digital Assistants), notebook personal computers, video cameras, and game machines. be able to.
  • a first inverting circuit including an n-type FET and a p-type FET
  • a second inverting circuit including an n-type FET and a p-type FET, an output connected to the input of the first inverting circuit, and an input connected to the output of the first inverting circuit
  • a first ferroelectric capacitor having one of its electrodes connected to the input of the first inverting circuit
  • a second ferroelectric capacitor having one of the electrodes connected to the input of the second inverting circuit
  • a plate line connected to the other electrode of the first ferroelectric capacitor and the other electrode of the second ferroelectric capacitor
  • a semiconductor device comprising: (2) The n-type FET and the p-type FET of the first inversion circuit and the second inversion circuit are respectively provided in a p-type or n-type activation region extending in a first direction in parallel with each other.
  • a semiconductor device (1) The n-type FET and the p-type FET of the first inversion circuit and the second inversion circuit are each electrically connected by a gate electrode extending in a second direction orthogonal to the first direction.
  • a first share contact is provided from the gate electrode of the first inversion circuit to each of the p-type or n-type activation region in which the n-type FET and the p-type FET of the second inversion circuit are provided.
  • a second share contact is provided from the gate electrode of the second inversion circuit to each of the p-type or n-type activation region in which the n-type FET and the p-type FET of the first inversion circuit are provided.
  • the semiconductor device according to (3).
  • a power line is electrically connected to one of the source or drain of the p-type FET, and the other of the source or drain of the p-type FET is respectively connected to the other.
  • One of the source and drain of the n-type FET is electrically connected, and the ground line is electrically connected to the other of the source and drain of the n-type FET, respectively, (4) to (8)
  • the semiconductor device according to claim 1. (10) The semiconductor device according to (9), wherein the power supply line and the ground line are provided extending in the first direction.
  • the first selection FET and the second selection FET are n-type FETs respectively provided in the p-type activation region in which the n-type FETs of the first inversion circuit and the second inversion circuit are provided.
  • the first selection FET is provided on a side of the first inverting circuit facing the n-type FET across the second share contact
  • the semiconductor device according to (12) wherein the second selection FET is provided on a side of the second inversion circuit facing the n-type FET across the first share contact.
  • the first bit line or the second bit line extending in the first direction is electrically connected to the other of the source or drain of the first selection FET and the second selection FET, respectively (11) to The semiconductor device according to any one of (14).
  • a semiconductor device includes: a first inverting circuit including an n-type FET and a p-type FET; a second inverting circuit including an n-type FET and a p-type FET, an output connected to the input of the first inverting circuit, and an input connected to the output of the first inverting circuit; A first ferroelectric capacitor having one of its electrodes connected to the input of the first inverting circuit; A second ferroelectric capacitor having one of the electrodes connected to the input of the second inverting circuit; A plate line connected to the other electrode of the first ferroelectric capacitor and the other electrode of the second ferroelectric capacitor; An electronic device.

Abstract

【課題】高速での書き込み又は読み出しが可能であり、かつ高密度での集積化に適した不揮発の半導体メモリを提供する。 【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、を備える、半導体装置。

Description

半導体装置及び電子機器
　本開示は、半導体装置及び電子機器に関する。
　同一基板上に設けられたｎＭＯＳＦＥＴ（ｎ型Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、及びｐＭＯＳＦＥＴ（ｐ型ＭＯＳＦＥＴ）から構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路は、消費電力が少なく、高速動作が可能であり、かつ微細化及び高集積化が容易な回路として知られている。
　そのため、ＣＭＯＳ回路は、多くのＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）デバイスにて用いられている。なお、このようなＬＳＩデバイスは、近年、アナログ回路、メモリ及び論理回路などを１つのチップに混載したＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）として製品化されている。
　ＬＳＩデバイスに搭載されるメモリには、例えば、Ｓｔａｔｉｃ　ＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：ＳＲＡＭ）等が用いられる。ＳＲＡＭは、高速動作が可能であるが、電力供給が停止すると記憶された情報が消失する揮発性のメモリである。一方、電力供給が停止した場合でも情報を保持することが可能な不揮発性のメモリとしては、例えば、Ｍａｇｎｅｔｉｃ　ＲＡＭ（ＭＲＡＭ）又はＦｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ（ＦｅＲＡＭ）等が挙げられる。これらのメモリは、ＳｏＣへの混載だけでなく、メモリチップ単体としても用いることが可能である。
　ＦｅＲＡＭは、強誘電体の残留分極の方向を用いて情報を記憶する半導体メモリである。ＦｅＲＡＭは、例えば、強誘電体膜を用いたキャパシタを配線上に形成した１Ｔ１Ｃ（１トランジスタ１キャパシタ）型の構造で形成することができる。ただし、ＦｅＲＡＭの動作速度は、ＳＲＡＭの動作速度と比較して遅いため、ＦｅＲＡＭは、キャッシュメモリ等の用途には不向きであった。
　そこで、下記の特許文献１には、ＣＭＯＳ回路で構成されるＳＲＡＭの記憶ノードに強誘電体キャパシタを接続した半導体メモリが開示されている。特許文献１に開示された技術によれば、電力が供給されないスタンバイ時には強誘電体キャパシタに情報を退避させることができるため、ＳＲＡＭに不揮発性を付与することができる。したがって、特許文献１に開示される半導体メモリでは、高速での書き込み又は読み出しと、不揮発性とを両立させることができる。
特開平８－１８０６７２号公報
　しかし、上記の特許文献１に開示される技術では、平行平板形状にて強誘電体キャパシタが形成されるため、強誘電体キャパシタの平面面積が大きくなってしまう。そのため、特許文献１に開示される半導体メモリは、高密度での集積化には適していなかった。
　そのため、高速での書き込み又は読み出しが可能であり、かつ不揮発な半導体メモリにおいて、より高密度での集積化に適した構造の提案が求められていた。
　本開示によれば、ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、を備える、半導体装置が提供される。
　また、本開示によれば、半導体装置を備え、前記半導体装置は、ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、を備える、電子機器が提供される。
　本開示によれば、情報を不揮発に記憶可能な第１強誘電体キャパシタ及び第２強誘電体キャパシタをフリップフロップ回路に接続することができる。また、本開示によれば、第１強誘電体キャパシタ及び第２強誘電体キャパシタをシェアコンタクトの内部にスタック型シリンダ形状にて形成することができる。
　以上説明したように本開示によれば、高速での書き込み又は読み出しが可能であり、かつ高密度での集積化に適した不揮発の半導体メモリを提供することができる。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の一実施形態に係る半導体装置の等価回路を示した回路図である。 図１で示した半導体装置を適用した記憶装置のメモリセルの等価回路を示した回路図である。 メモリセルの平面構造及び断面構造の一部を示す模式図である。 メモリセルの平面構造及び断面構造の一部を示す模式図である。 図３Ａ及び図３Ｂの平面図をＣ－Ｃ線で切断した断面を示す模式図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 メモリセルの製造方法の一工程を説明する平面図及び断面図である。 第１記憶ノードＮ１及び第２記憶ノードＮ２の状態と、電位との関係を示すヒステリシス曲線の一例を示すグラフ図である。 復帰時のメモリセルの状態の遷移を説明する説明図である。 復帰時のメモリセルの状態の遷移を説明する説明図である。 復帰時のメモリセルの状態の遷移を説明する説明図である。 復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。 復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。 復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。 本実施形態に係る電子機器の一例を示す外観図である。 本実施形態に係る電子機器の他の例を示す外観図である。 本実施形態に係る電子機器の他の例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．概要
　２．構造例
　３．製造方法
　４．動作例
　５．適用例
　＜１．概要＞
　まず、図１を参照して、本開示の一実施形態に係る半導体装置の概要について説明する。図１は、本実施形態に係る半導体装置の等価回路を示した回路図である。
　図１に示すように、半導体装置１は、ｐ型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）１２及びｎ型ＦＥＴ１３を含む第１反転回路１１と、ｐ型ＦＥＴ２２及びｎ型ＦＥＴ２３を含む第２反転回路２１と、第１強誘電体キャパシタ１４と、第２強誘電体キャパシタ２４と、を備える。半導体装置１は、例えば、１ビットの情報を「０」又は「１」の状態で保持することが可能なフリップフロップ回路である。
　第１反転回路１１は、ｐ型ＦＥＴ１２及びｎ型ＦＥＴ１３を接続して設けられたインバータ（ＮＯＴ）回路である。具体的には、第１反転回路１１では、ｐ型ＦＥＴ１２のソース又はドレインの一方に電源線ＰＷＲが電気的に接続され、ｐ型ＦＥＴ１２のソース又はドレインの他方にｎ型ＦＥＴ１３のソース又はドレインの一方が電気的に接続される。ｎ型ＦＥＴ１３のソース又はドレインの他方にグランド線ＧＮＤが電気的に接続される。ｐ型ＦＥＴ１２のゲート及びｎ型ＦＥＴ１３ゲートは、互いに電気的に接続される。
　第１反転回路１１は、ｐ型ＦＥＴ１２のゲート及びｎ型ＦＥＴ１３ゲートの接続点が入力となり、ｐ型ＦＥＴ１２のソース又はドレインの他方及びｎ型ＦＥＴ１３のソース又はドレインの一方の接続点が出力となる。また、第１反転回路１１の入力は、第２反転回路２１の出力と電気的に接続され、第１反転回路１１の出力は、第２反転回路２１の入力と電気的に接続される。さらに、第１反転回路１１の出力には、第１強誘電体キャパシタ１４の電極の一方が接続される。
　第２反転回路２１は、ｐ型ＦＥＴ２２及びｎ型ＦＥＴ２３を接続して設けられたインバータ（ＮＯＴ）回路である。具体的には、第２反転回路２１では、ｐ型ＦＥＴ２２のソース又はドレインの一方に電源線ＰＷＲが電気的に接続され、ｐ型ＦＥＴ２２のソース又はドレインの他方にｎ型ＦＥＴ２３のソース又はドレインの一方が電気的に接続される。ｎ型ＦＥＴ２３のソース又はドレインの他方にグランド線ＧＮＤが電気的に接続される。ｐ型ＦＥＴ２２のゲート及びｎ型ＦＥＴ２３ゲートは、互いに電気的に接続される。
　第２反転回路２１は、ｐ型ＦＥＴ２２のゲート及びｎ型ＦＥＴ２３ゲートの接続点が入力となり、ｐ型ＦＥＴ２２のソース又はドレインの他方及びｎ型ＦＥＴ２３のソース又はドレインの一方の接続点が出力となる。また、第２反転回路２１の入力は、第１反転回路１１の出力と電気的に接続され、第２反転回路２１の出力は、第１反転回路１１の入力と電気的に接続される。さらに、第２反転回路２１の出力には、さらに第２強誘電体キャパシタ２４の電極の一方が接続される。
　第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４は、一対の電極にて強誘電体膜を挟持することで構成されるキャパシタである。第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４は、強誘電体膜の残留分極の方向によって情報を記憶することができる。第１強誘電体キャパシタ１４の電極の一方は、第１反転回路１１の出力に電気的に接続され、第１強誘電体キャパシタ１４の電極の他方は、任意の電位を印加可能なプレート線ＰＬに電気的に接続される。また、第２強誘電体キャパシタ２４の電極の一方は、第２反転回路２１の出力に電気的に接続され、第２強誘電体キャパシタ２４の電極の他方は、任意の電位を印加可能なプレート線ＰＬに電気的に接続される。
　半導体装置１は、電力供給時には、第１反転回路１１及び第２反転回路２１の出力を互いに入力にフィードバックさせることで、「０」又は「１」の状態を保持することができる。具体的には、第１反転回路１１の出力を第１記憶ノードＮ１とし、第２反転回路２１の出力を第２記憶ノードＮ２とすると、半導体装置１は、第１記憶ノードＮ１の電位、及び第２記憶ノードＮ２の電位の高低によって情報を記憶することができる。
　また、半導体装置１では、電力が供給されない時には、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に記憶させることができる。具体的には、半導体装置１は、所定の操作を行うことで、第１記憶ノードＮ１及び第２記憶ノードＮ２の電位に基づいて、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の強誘電体膜の分極状態を制御することができる。
　したがって、半導体装置１は、電力供給時には、フリップフロップ回路として動作することができるため、情報の書き込み又は読み出しを高速で行うことが可能である。また、半導体装置１は、電力が供給されていない時には、フリップフロップ回路にて保持されていた情報を不揮発性の第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納することができる。
　続いて、図２を参照して、図１で示した半導体装置１を記憶装置のメモリセルに適用した場合について説明する。図２は、図１で示した半導体装置１を適用した記憶装置のメモリセルの等価回路を示した回路図である。
　図２に示すように、記憶装置のメモリセル１０は、図１で示した半導体装置１の各構成に加えて、第１選択ＦＥＴ１５と、第２選択ＦＥＴ２５と、をさらに備える。
　第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５は、メモリセル１０の選択及び非選択を制御する電界効果トランジスタである。第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５は、ｎ型ＦＥＴとして形成される。
　第１選択ＦＥＴ１５のソース又はドレインの一方は、第１強誘電体キャパシタ１４の電極の他方と電気的に接続され、第１選択ＦＥＴ１５のソース又はドレインの他方は、第１ビット線ＢＬ１と電気的に接続される。第１選択ＦＥＴ１５のゲートは、ワード線ＷＬに電気的に接続され、第１選択ＦＥＴ１５のチャネルのオンオフ状態は、ワード線ＷＬからの印加電圧によって制御される。
　第２選択ＦＥＴ２５のソース又はドレインの一方は、第２強誘電体キャパシタ２４の電極の他方と電気的に接続され、第２選択ＦＥＴ２５のソース又はドレインの他方は、第２ビット線ＢＬ２と電気的に接続される。第２選択ＦＥＴ２５のゲートは、ワード線ＷＬに電気的に接続され、第２選択ＦＥＴ２５のチャネルのオンオフ状態は、ワード線ＷＬからの印加電圧によって制御される。
　記憶装置のメモリセル１０に情報を書き込む場合、まず、ワード線ＷＬの電位を高電位とすることで、第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５のチャネルをオン状態に遷移させる。次に、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に互いに対称となる（一方が高電位となり、他方が低電位となる）電位を印加することで、半導体装置１のフリップフロップの状態を制御することができる。その後、ワード線ＷＬの電位を低電位とすることで、第１選択ＦＥＴ１５及び第２選択ＦＥＴ２５のチャネルをオフ状態に遷移させる。これにより、記憶装置のメモリセル１０は、半導体装置１のフリップフロップ回路に情報を書き込むことができる。
　一方、記憶装置のメモリセル１０から情報を読み出す場合、まず、ワード線ＷＬの電位をオフにした後、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に同じ電位を印加する。次に、ワード線ＷＬの電位を高電位とする。このとき、第１ビット線ＢＬ１及び第２ビット線ＢＬ２は、半導体装置１のフリップフロップの状態に基づいて、いずれが高電位となり、いずれが低電位となるのかが変化する。したがって、記憶装置のメモリセル１０は、第１ビット線ＢＬ１の電位及び第２ビット線ＢＬ２の電位をアンプ等で増幅することで、半導体装置１のフリップフロップ回路から情報を読み出すことができる。
　したがって、メモリセル１０を含む記憶装置は、ＳＲＡＭと同様の動作を行う記憶装置として動作することができる。なお、メモリセル１０を含む記憶装置にて、半導体装置１のフリップフロップ回路に書き込まれた情報を第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納する動作、及び第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納した情報を半導体装置１のフリップフロップ回路に復帰させる動作については後述する。
　よって、本実施形態に係る半導体装置１は、ＳＲＡＭと同様に高速での情報の書き込み又は読み出しが可能であり、かつ電力供給が失われた状態でも第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４にて情報を保持することが可能である。
　＜２．構造例＞
　続いて、図３Ａ、図３Ｂ及び図４を参照して、本実施形態に係る半導体装置１をメモリセルに用いた記憶装置の具体的な構造について説明する。図３Ａ及び図３Ｂは、半導体装置１を用いたメモリセル１０の平面構造及び断面構造を示す模式図である。図３Ａ、図３Ｂの断面図の各々は、図３Ａ、図３Ｂの平面図をＡ－Ａ線又はＢ－Ｂ線の各々で切断した断面を示す。図４は、図３Ａ及び図３Ｂの平面図をＣ－Ｃ線で切断した断面を示す模式図である。
　なお、図３Ａ及び図３Ｂの平面図は、各構成の配置を明確にするために、半導体基板１００の全面に亘って形成される層は省略して記載している。また、図３Ａの平面図及び断面図は、第２層間絶縁膜４００から下層の構成のみを示し、図３Ｂの平面図は、第３層間絶縁膜５００から上層の構成のみを示す。
　図３Ａ及び図３Ｂに示すように、半導体装置１を用いたメモリセル１０は、半導体基板１００の上に設けられる。メモリセル１０は、半導体基板１００上にマトリクス状に多数配置されることで、大容量の情報を記憶可能な記憶装置を構成する。
　第１反転回路１１は、ｎ型活性化領域１５０Ｂの上にゲート絶縁膜１４０を介してゲート電極１３１を設けることで形成されたｐ型ＦＥＴ１２と、ｐ型活性化領域１５０Ａの上にゲート絶縁膜１４０を介してゲート電極１３１を設けることで形成されたｎ型ＦＥＴ１３と、によって構成される。
　ｐ型ＦＥＴ１２のソース又はドレインの一方は、第１コンタクト２１８、第１配線層３１８及び第２コンタクト４１９を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。ｐ型ＦＥＴ１２のソース又はドレインの他方は、第１強誘電体キャパシタ１４の下部電極１１１を介して、ｐ型活性化領域１５０Ａに設けられたｎ型ＦＥＴ１３のソース又はドレインの一方と電気的に接続される。ｎ型ＦＥＴ１３のソース又はドレインの他方は、第１コンタクト２１１、第１配線層３１９及び第２コンタクト４１１を介して、グランド線ＧＮＤとして機能する第２配線層５１３と電気的に接続される。
　第１強誘電体キャパシタ１４は、ゲート電極１３３、ｎ型活性化領域１５０Ｂ及びｐ型活性化領域１５０Ａに亘って設けられたシェアコンタクトの内部に設けられる。具体的には、第１強誘電体キャパシタ１４は、平坦化膜２００を貫通する開口の内側に沿って設けられた下部電極１１１と、開口に沿って下部電極１１１の上に設けられた強誘電体膜１１３と、開口を埋め込むように強誘電体膜１１３の上に設けられた上部電極１１５と、によって構成される。
　第１強誘電体キャパシタ１４の下部電極１１１は、ゲート電極１３３、ｎ型活性化領域１５０Ｂに設けられたｐ型ＦＥＴ１２のソース又はドレインの他方、及びｐ型活性化領域１５０Ａに設けられたｎ型ＦＥＴ１３のソース又はドレインの一方と電気的に接続される。第１強誘電体キャパシタ１４の上部電極１１５は、第１配線層３１１、第２コンタクト４１２、第２配線層５１１及び第３コンタクト６１１を介して、プレート線ＰＬとして機能する第３配線層７１１と電気的に接続される。
　第１選択ＦＥＴ１５は、ｐ型活性化領域１５０Ａの上にゲート絶縁膜１４０を介してゲート電極１３２を設けることでｎ型ＦＥＴとして形成される。第１選択ＦＥＴ１５のソース又はドレインの一方は、第１強誘電体キャパシタ１４の下部電極１１１と電気的に接続される。第１選択ＦＥＴ１５のソース又はドレインの他方は、第１コンタクト２１３、第１配線層３１３及び第２コンタクト４１４を介して、第１ビット線ＢＬ１として機能する第２配線層５１４と電気的に接続される。第１選択ＦＥＴ１５のゲート電極１３２は、第１コンタクト２１２、第１配線層３１２、第２コンタクト４１３、第２配線層５１２及び第３コンタクト６１２を介して、ワード線ＷＬとして機能する第３配線層７１２と電気的に接続される。
　第２反転回路２１は、ｎ型活性化領域１５０Ｃの上にゲート絶縁膜１４０を介してゲート電極１３３を設けることで形成されたｐ型ＦＥＴ２２と、ｐ型活性化領域１５０Ｄの上にゲート絶縁膜１４０を介してゲート電極１３３を設けることで形成されたｎ型ＦＥＴ２３と、によって構成される。
　ｐ型ＦＥＴ２２のソース又はドレインの一方は、第１コンタクト２１４、第１配線層３１４及び第２コンタクト４１５を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。ｐ型ＦＥＴ２２のソース又はドレインの他方は、第２強誘電体キャパシタ２４の下部電極１１１を介して、ｐ型活性化領域１５０Ｄに設けられたｎ型ＦＥＴ２３のソース又はドレインの一方と電気的に接続される。ｎ型ＦＥＴ２３のソース又はドレインの他方は、第１コンタクト２１５、第１配線層３１５及び第２コンタクト４１６を介して、グランド線ＧＮＤとして機能する第２配線層５１７と電気的に接続される。
　第２強誘電体キャパシタ２４は、ゲート電極１３１、ｎ型活性化領域１５０Ｃ及びｐ型活性化領域１５０Ｄに亘って設けられたシェアコンタクトの内部に設けられる。具体的には、第２強誘電体キャパシタ２４は、図示されないが第１強誘電体キャパシタ１４と同様に、平坦化膜２００を貫通する開口の内側に沿って設けられた下部電極と、開口に沿って下部電極の上に設けられた強誘電体膜と、開口を埋め込むように強誘電体膜の上に設けられた上部電極と、によって構成される。
　第２強誘電体キャパシタ２４の下部電極は、ゲート電極１３１、ｎ型活性化領域１５０Ｃに設けられたｐ型ＦＥＴ２２のソース又はドレインの他方、及びｐ型活性化領域１５０Ｄに設けられたｎ型ＦＥＴ２３のソース又はドレインの一方と電気的に接続される。第２強誘電体キャパシタ２４の上部電極は、第１配線層３１１、第２コンタクト４１２、第２配線層５１１及び第３コンタクト６１１を介して、プレート線ＰＬとして機能する第３配線層７１１と電気的に接続する。
　第２選択ＦＥＴ２５は、ｐ型活性化領域１５０Ｄの上にゲート絶縁膜１４０を介してゲート電極１３４を設けることでｎ型ＦＥＴとして形成される。第２選択ＦＥＴ２５のソース又はドレインの一方は、第２強誘電体キャパシタ２４の下部電極と電気的に接続される。第２選択ＦＥＴ２５のソース又はドレインの他方は、第１コンタクト２１７、第１配線層３１７及び第２コンタクト４１８を介して、第２ビット線ＢＬ２として機能する第２配線層５１６と電気的に接続される。第２選択ＦＥＴ２５のゲート電極１３４は、第１コンタクト２１６、第１配線層３１６、第２コンタクト４１７、第２配線層５１８及び第３コンタクト６１３を介して、ワード線ＷＬとして機能する第３配線層７１２と電気的に接続される。
　以下、メモリセル１０の各構成についてより具体的に説明する。
　半導体基板１００は、半導体材料にて構成され、ＦＥＴの各々が形成される基板である。半導体基板１００は、シリコン基板であってもよく、シリコン基板の中にＳｉＯ２等の絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってもよい。または、半導体基板１００は、ゲルマニウムなどの他の元素半導体で形成された基板、又はガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）若しくはシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。
　素子分離層１０５は、絶縁性材料にて構成され、半導体基板１００に設けられる活性化領域の各々を互いに電気的に絶縁する。具体的には、素子分離層１０５は、ｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃを互いに離隔するように設けられる。ｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃは、第１方向（例えば、図２に正対して左右方向）に延伸する帯状領域にて設けられ、ＦＥＴの各々が形成される活性化領域として機能する。
　例えば、ｐ型活性化領域１５０Ａ、１５０Ｄは、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物を半導体基板１００に導入することで形成されてもよい。ｎ型活性化領域１５０Ｂ、１５０Ｃは、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物を半導体基板１００に導入することで形成されてもよい。
　素子分離層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、素子分離層１０５は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、所定領域の半導体基板１００の一部をエッチング等で除去した後、形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成されてもよい。また、素子分離層１０５は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、所定領域の半導体基板１００を熱酸化することで形成されてもよい。
　ゲート絶縁膜１４０は、絶縁性材料で構成され、半導体基板１００のｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃの上に設けられる。ゲート絶縁膜１４０は、電界効果トランジスタのゲート絶縁膜として公知の絶縁性材料で形成されてもよい。例えば、ゲート絶縁膜１４０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　ゲート電極１３１、１３２、１３３、１３４は、導電性材料で構成され、ゲート絶縁膜１４０の上に設けられる。ゲート電極１３１、１３２、１３３、１３４は、ｐ型活性化領域１５０Ａ、１５０Ｄ及びｎ型活性化領域１５０Ｂ、１５０Ｃが延伸する第１方向と直交する第２方向に延伸して設けられる。具体的には、ゲート電極１３１は、ｎ型活性化領域１５０Ｂ及びｐ型活性化領域１５０Ａに跨って設けられることで、ｐ型ＦＥＴ１２及びｎ型ＦＥＴ１３を形成する。ゲート電極１３２は、ｐ型活性化領域１５０Ａに跨って設けられることで、ｎ型ＦＥＴである第１選択ＦＥＴ１５を形成する。ゲート電極１３３は、ｎ型活性化領域１５０Ｃ及びｐ型活性化領域１５０Ｄに跨って設けられることで、ｐ型ＦＥＴ２２及びｎ型ＦＥＴ２３を形成する。ゲート電極１３４は、ｐ型活性化領域１５０Ｄに跨って設けられることで、ｎ型ＦＥＴである第２選択ＦＥＴ２５を形成する。
　例えば、ゲート電極１３１、１３２、１３３、１３４は、ポリシリコン等にて形成されてもよく、金属、合金、金属化合物、又は金属（Ｎｉなど）とポリシリコンとの合金（いわゆるシリサイド）にて形成されてもよい。具体的には、ゲート電極１３１、１３２、１３３、１３４は、金属層と、ポリシリコン層との積層構造にて形成されてもよい。例えば、ゲート電極１３１、１３２、１３３、１３４は、ゲート絶縁膜１４０の上に設けられたＴｉＮ又はＴａＮからなる金属層と、ポリシリコン層との積層構造にて形成されてもよい。
　ソース又はドレイン領域１５１Ａ、１５１Ｄは、ｐ型活性化領域１５０Ａ、１５０Ｄにそれぞれ形成されたｎ型の領域である。ソース又はドレイン領域１５１Ａ、１５１Ｄは、ｐ型活性化領域１５０Ａ、１５０Ｄの半導体基板１００に、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物を導入することで形成されてもよい。なお、ソース又はドレイン領域１５１Ａ、１５１Ｄと、ゲート電極１３１、１３２、１３３、１３４との間の半導体基板１００には、ソース又はドレイン領域１５１Ａ、１５１Ｄと同じｎ型であり、かつソース又はドレイン領域１５１Ａ、１５１Ｄよりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成されていてもよい。
　具体的には、ソース又はドレイン領域１５１Ａは、ゲート電極１３１、１３２を挟むように、ｐ型活性化領域１５０Ａにそれぞれ設けられる。ゲート電極１３１を挟んでゲート電極１３２と対向する側に設けられたソース又はドレイン領域１５１Ａは、第１コンタクト２１１、第１配線層３１９及び第２コンタクト４１１を介して、グランド線ＧＮＤとして機能する第２配線層５１３と電気的に接続される。ゲート電極１３２を挟んでゲート電極１３１と対向する側に設けられたソース又はドレイン領域１５１Ａは、第１コンタクト２１３、第１配線層３１３及び第２コンタクト４１４を介して、第１ビット線ＢＬ１として機能する第２配線層５１４と電気的に接続される。
　ソース又はドレイン領域１５１Ｄは、ゲート電極１３３、１３４を挟むように、ｐ型活性化領域１５０Ｄにそれぞれ設けられる。ゲート電極１３３を挟んでゲート電極１３４と対向する側に設けられたソース又はドレイン領域１５１Ｄは、第１コンタクト２１５、第１配線層３１５及び第２コンタクト４１６を介して、グランド線ＧＮＤとして機能する第２配線層５１７と電気的に接続される。ゲート電極１３４を挟んでゲート電極１３３と対向する側に設けられたソース又はドレイン領域１５１Ｄは、第１コンタクト２１７、第１配線層３１７及び第２コンタクト４１８を介して、第２ビット線ＢＬ２として機能する第２配線層５１６と電気的に接続される。
　ソース又はドレイン領域１５１Ｂ、１５１Ｃは、ｎ型活性化領域１５０Ｂ、１５０Ｃにそれぞれ形成されたｐ型の領域である。ソース又はドレイン領域１５１Ｂ、１５１Ｃは、ｎ型活性化領域１５０Ｂ、１５０Ｃの半導体基板１００に、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物を導入することで形成されてもよい。なお、ソース又はドレイン領域１５１Ｂ、１５１Ｃと、ゲート電極１３１、１３３との間の半導体基板１００には、ソース又はドレイン領域１５１Ｂ、１５１Ｃと同じｐ型であり、かつソース又はドレイン領域１５１Ｂ、１５１Ｃよりも導電型不純物の濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ－Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成されていてもよい。
　具体的には、ソース又はドレイン領域１５１Ｂは、ゲート電極１３１を挟むように、ｎ型活性化領域１５０Ｂにそれぞれ設けられる。ソース又はドレイン領域１５１Ｂの一方は、第１強誘電体キャパシタ１４の下部電極１１１と電気的に接続される。ゲート電極１３１を挟んで第１強誘電体キャパシタ１４と対向する側に設けられたソース又はドレイン領域１５１Ｂは、第１コンタクト２１８、第１配線層３１８及び第２コンタクト４１９を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。
　ソース又はドレイン領域１５１Ｃは、ゲート電極１３３を挟むように、ｎ型活性化領域１５０Ｃにそれぞれ設けられる。ソース又はドレイン領域１５１Ｃの一方は、第２強誘電体キャパシタ２４の下部電極と電気的に接続される。ゲート電極１３３を挟んで第２強誘電体キャパシタ２４と対向する側に設けられたソース又はドレイン領域１５１Ｃは、第１コンタクト２１４、第１配線層３１４及び第２コンタクト４１５を介して、電源線ＰＷＲとして機能する第２配線層５１５と電気的に接続される。
　サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓ（ただし、サイドウォール絶縁膜１３２Ｓ、１３３Ｓ、１３４Ｓは図示されず）は、絶縁性材料で構成され、ゲート電極１３１、１３２、１３３、１３４の各々の側面に側壁として設けられる。具体的には、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、ゲート電極１３１、１３２、１３３、１３４を含む領域に一様に絶縁膜を成膜した後、該絶縁膜を垂直異方性エッチングすることで形成することができる。例えば、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物によって、単層又は複数層にて形成されてもよい。
　サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、ｎ型不純物又はｐ型不純物を半導体基板１００に導入する際に、ｎ型不純物又はｐ型不純物を遮蔽する。これにより、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、ゲート電極１３１、１３２、１３３、１３４と、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄとの位置関係を自己整合的に制御することができる。サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓは、半導体基板１００へのｎ型不純物又はｐ型不純物の導入を段階的に制御することができるため、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄとゲート電極１３１、１３２、１３３、１３４との間に、上述したＬＤＤ領域を自己整合的に形成することが可能となる。
　導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３４Ｃ（ただし、導通層１３２Ｃ、１３３Ｃ、１３４Ｃは図示されず）は、ゲート電極１３１、１３２、１３３、１３４の各々の上に設けられ、ゲート電極１３１、１３２、１３３、１３４の導電性を向上させる。例えば、導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３４Ｃは、金属又は金属化合物で形成されてもよい。
　コンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄは、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄの半導体基板１００の表面にそれぞれ設けられる。コンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄは、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄと、第１コンタクト２１１、２１３、２１４、２１５、２１７、２１８、並びに第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の下部電極との接触抵抗を低下させる。具体的には、コンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄは、Ｎｉなどの金属と、シリコンとの合金（いわゆるシリサイド）にて形成されてもよい。
　平坦化膜２００は、絶縁性材料で構成され、ＦＥＴの各々を埋め込み、半導体基板１００の全面に亘って設けられる。例えば、平坦化膜２００は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　平坦化膜２００には、ゲート電極１３３、ソース又はドレイン領域１５１Ｂ、並びにゲート電極１３１、１３２の間のソース又はドレイン領域１５１Ａを露出させる開口と、ゲート電極１３１、ソース又はドレイン領域１５１Ｃ、並びにゲート電極１３３、１３４の間のソース又はドレイン領域１５１Ｄを露出させる開口と、が設けられる。また、平坦化膜２００には、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８を形成するための開口が設けられる。ゲート電極１３３、ソース又はドレイン領域１５１Ｂ、並びにゲート電極１３１、１３２の間のソース又はドレイン領域１５１Ａを露出させる開口の内部には、第１強誘電体キャパシタ１４が設けられる。ゲート電極１３１、ソース又はドレイン領域１５１Ｃ、並びにゲート電極１３３、１３４の間のソース又はドレイン領域１５１Ｄを露出させる開口の内部には、第２強誘電体キャパシタ２４が設けられる。
　なお、図３Ａ、図３Ｂ及び図４では図示しないが、半導体基板１００、サイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓ及び導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３４Ｃの上には、絶縁性材料で構成されたライナー層が半導体基板１００の全面に亘って設けられてもよい。ライナー層は、上述した開口を平坦化膜２００に形成する工程において、ライナー層と平坦化膜２００との間で高いエッチング選択比を提供することができる。これにより、ライナー層は、該工程において、半導体基板１００にエッチングが進行することを防止することができる。例えば、ライナー層は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。具体的には、平坦化膜２００が酸化シリコン（ＳｉＯｘ）で形成される場合、ライナー層は、窒化シリコン（ＳｉＮｘ）で形成されてもよい。
　また、ライナー層は、ゲート絶縁膜１４０の下の半導体基板１００に対して、圧縮応力又は引張応力を付与する層として形成されてもよい。このような場合、ライナー層は、応力効果によって、半導体基板１００に形成されるチャネルのキャリア移動度を向上させることができる。
　ここで、第１強誘電体キャパシタ１４の構成について、図４をさらに参照して説明する。
　図４に示すように、第１強誘電体キャパシタ１４は、下部電極１１１と、強誘電体膜１１３と、上部電極１１５と、にて構成されるスタック型シリンダ形状のキャパシタである。
　下部電極１１１は、導電性材料で構成され、ソース又はドレイン領域１５１Ａ、１５１Ｂ及びゲート電極１３３を露出させるように平坦化膜２００に形成された開口の内側に沿って設けられる。具体的には、平坦化膜２００に形成された開口は、ゲート電極１３３、ソース又はドレイン領域１５１Ｂ、並びにゲート電極１３１、１３２の間のソース又はドレイン領域１５１Ａを露出させるように折曲した平面形状にて設けられる。これにより、下部電極１１１は、開口によって露出されたソース又はドレイン領域１５１Ａ、１５１Ｂ及びゲート電極１３３をそれぞれ電気的に接続することができる。
　例えば、下部電極１１１は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、下部電極１１１は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。下部電極１１１は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）又はＩＭＰ（Ｉｏｎｉｚｅｄ　Ｍｅｔａｌ　Ｐｌａｓｍａ）によるスパッタ等を用いて形成することができる。
　強誘電体膜１１３は、強誘電体材料にて構成され、平坦化膜２００に形成された開口の内側に沿って、下部電極１１１の上に設けられる。強誘電体膜１１３は、自発的に分極し、かつ残留分極の方向を外部電界にて制御可能な強誘電体材料にて形成される。例えば、強誘電体膜１１３は、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）又はタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）などのペレブスカイト構造の強誘電体材料にて形成されてもよい。また、強誘電体膜１１３は、ＨｆＯｘ、ＺｒＯｘ又はＨｆＺｒＯｘなどの高誘電体材料からなる膜を熱処理等によって変質させた強誘電体膜であってもよく、上記の高誘電体材料からなる膜にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）などの原子を導入することで変質させた強誘電体膜であってもよい。さらに、強誘電体膜１１３は、単層にて形成されてもよく、複数層にて形成されてもよい。例えば、強誘電体膜１１３は、ＨｆＯｘなどの強誘電体材料からなる単層膜であってもよい。強誘電体膜１１３は、ＡＬＤ又はＣＶＤ等を用いることで形成することができる。
　上部電極１１５は、導電性材料にて構成され、平坦化膜２００に形成された開口を埋め込むように、強誘電体膜１１３の上に設けられる。例えば、上部電極１１５は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。また、上部電極１１５は、ルテニウム（Ｒｕ）又は酸化ルテニウム（ＲｕＯ２）などで形成されてもよい。上部電極１１５は、ＡＬＤ又はＣＶＤ等を用いることで形成することができる。
　なお、第２強誘電体キャパシタ２４を構成する下部電極、強誘電体膜及び上部電極については、形成される平面位置が異なる以外は、第１強誘電体キャパシタと実質的に同様であるため、ここでの説明は省略する。
　第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、導電性材料で構成され、平坦化膜２００を貫通して設けられる。例えば、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
　具体的には、第１コンタクト２１１は、ゲート電極１３１を挟んでゲート電極１３２と対向する側に設けられたソース又はドレイン領域１５１Ａの上に設けられ、ｎ型ＦＥＴ１３のソース又はドレインの他方と、第１配線層３１９とを電気的に接続する。第１コンタクト２１２は、ゲート電極１３２の上に設けられ、第１選択ＦＥＴ１５のゲート電極１３２と、第１配線層３１２とを電気的に接続する。第１コンタクト２１３は、ゲート電極１３２を挟んでゲート電極１３１と対向する側に設けられたソース又はドレイン領域１５１Ａの上に設けられ、第１選択ＦＥＴ１５のソース又はドレインの他方と、第１配線層３１３とを電気的に接続する。第１コンタクト２１４は、ゲート電極１３３を挟んで第２強誘電体キャパシタ２４と対向する側に設けられたソース又はドレイン領域１５１Ｃの上に設けられ、ｐ型ＦＥＴ２２のソース又はドレインの一方と、第１配線層３１４とを電気的に接続する。
　第１コンタクト２１５は、ゲート電極１３３を挟んでゲート電極１３４と対向する側に設けられたソース又はドレイン領域１５１Ｄの上に設けられ、ｎ型ＦＥＴ２３のソース又はドレインの他方と、第１配線層３１５とを電気的に接続する。第１コンタクト２１６は、ゲート電極１３４の上に設けられ、第２選択ＦＥＴ２５のゲート電極１３４と、第１配線層３１６とを電気的に接続する。第１コンタクト２１７は、ゲート電極１３４を挟んでゲート電極１３３と対向する側に設けられたソース又はドレイン領域１５１Ｄの上に設けられ、第２選択ＦＥＴ２５のソース又はドレインの他方と、第１配線層３１７とを電気的に接続する。第１コンタクト２１８は、ゲート電極１３１を挟んで第１強誘電体キャパシタ１４と対向する側に設けられたソース又はドレイン領域１５１Ｂの上に設けられ、ｐ型ＦＥＴ１２のソース又はドレインの一方と、第１配線層３１８とを電気的に接続する。
　第１層間絶縁膜３００は、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を埋め込み、平坦化膜２００の上に半導体基板１００の全面に亘って設けられる。第１層間絶縁膜３００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９は、導電性材料にて構成され、平坦化膜２００の上に設けられる。第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
　具体的には、第１配線層３１１は、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の上に設けられ、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の上部電極を互いに電気的に接続する。第１配線層３１２は、第１コンタクト２１２の上に設けられる。第１配線層３１３は、第１コンタクト２１３の上に設けられる。第１配線層３１４は、第１コンタクト２１４の上に設けられる。第１配線層３１５は、第１コンタクト２１５の上に設けられる。第１配線層３１６は、第１コンタクト２１６の上に設けられる。第１配線層３１７は、第１コンタクト２１７の上に設けられる。第１配線層３１８は、第１コンタクト２１８の上に設けられる。第１配線層３１９は、第１コンタクト２１１の上に設けられる。
　第２層間絶縁膜４００は、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を埋め込み、第１層間絶縁膜３００の上に半導体基板１００の全面に亘って設けられる。第２層間絶縁膜４００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、導電性材料で構成され、第２層間絶縁膜４００を貫通して設けられる。例えば、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
　具体的には、第２コンタクト４１１は、第１配線層３１９の上に設けられる。第２コンタクト４１２は、第１配線層３１１の上に設けられる。第２コンタクト４１３は、第１配線層３１２の上に設けられる。第２コンタクト４１４は、第１配線層３１３の上に設けられる。第２コンタクト４１５は、第１配線層３１４の上に設けられる。第２コンタクト４１６は、第１配線層３１５の上に設けられる。第２コンタクト４１７は、第１配線層３１６の上に設けられる。第２コンタクト４１８は、第１配線層３１７の上に設けられる。第２コンタクト４１９は、第１配線層３１８の上に設けられる。
　第３層間絶縁膜５００は、第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８を埋め込み、第２層間絶縁膜４００の上に半導体基板１００の全面に亘って設けられる。第３層間絶縁膜５００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８は、導電性材料で構成され、第２層間絶縁膜４００の上に設けられる。第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。
　具体的には、第２配線層５１３は、第１方向に延伸するグランド線ＧＮＤとして第２コンタクト４１１の上に設けられる。第２配線層５１４は、第１方向に延伸する第１ビット線ＢＬ１として第２コンタクト４１４の上に設けられる。第２配線層５１５は、第１方向に延伸する電源線ＰＷＲとして第２コンタクト４１５、４１９の上に設けられる。第２配線層５１６は、第１方向に延伸する第２ビット線ＢＬ２として第２コンタクト４１８の上に設けられる。第２配線層５１７は、第１方向に延伸するグランド線ＧＮＤとして第２コンタクト４１６の上に設けられる。第２配線層５１１は、第２コンタクト４１２の上に設けられ、第２配線層５１２は、第２コンタクト４１３の上に設けられ、第２配線層５１８は、第２コンタクト４１７の上に設けられる。
　第４層間絶縁膜６００は、第３コンタクト６１１、６１２、６１３を埋め込み、第３層間絶縁膜５００の上に半導体基板１００の全面に亘って設けられる。第４層間絶縁膜６００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　第３コンタクト６１１、６１２、６１３は、導電性材料で構成され、第４層間絶縁膜６００を貫通して設けられる。例えば、第３コンタクト６１１、６１２、６１３は、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）若しくは窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。第３コンタクト６１１、６１２、６１３は、単層で形成されてもよく、複数層の積層体で形成されてもよい。例えば、第３コンタクト６１１、６１２、６１３は、Ｔｉ又はＴｉＮと、Ｗとの積層体にて形成されてもよい。
　具体的には、第３コンタクト６１１は、第２配線層５１１の上に設けられる。第３コンタクト６１２は、第２配線層５１２の上に設けられる。第３コンタクト６１３は、第２配線層５１８の上に設けられる。
　第５層間絶縁膜７００は、第３配線層７１１、７１２を埋め込み、第４層間絶縁膜６００の上に半導体基板１００の全面に亘って設けられる。第５層間絶縁膜７００は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の酸窒化物で形成されてもよい。
　第３配線層７１１、７１２は、導電性材料で構成され、第４層間絶縁膜６００の上に設けられる。第３配線層７１１、７１２は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属材料で形成されてもよく、Ｃｕのダマシン構造又はデュアルダマシン構造にて形成されてもよい。具体的には、第３配線層７１１は、第１方向と直交する第２方向に延伸するプレート線ＰＬとして第３コンタクト６１１の上に設けられる。第３配線層７１２は、第１方向と直交する第２方向に延伸するワード線ＷＬとして第３コンタクト６１２、６１３の上に設けられる。
　上記の構造によれば、半導体装置１を用いたメモリセル１０では、シェアコンタクトの内部に第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４をスタック型シリンダ形状にて形成することができる。したがって、メモリセル１０は、平面面積をより縮小することができるため、記憶装置の記憶密度をより高めることが容易になる。また、メモリセル１０では、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の容量をより大きくすることができるため、メモリセル１０の信頼性を向上させることができる。
　＜３．製造方法＞
　続いて、図５～図１５を参照して、本実施形態に係る半導体装置１を用いたメモリセル１０の製造方法について説明する。図５～図１５は、メモリセル１０の製造方法の各工程を説明する平面図及び断面図である。
　なお、図５～図１５においても、図３Ａ及び図３Ｂと同様に、半導体基板１００の全面に亘って形成された層の記載は省略している。また、断面図の各々は、平面図をＡ－Ａ線、又はＢ－Ｂ線の各々で切断した断面を示す。
　まず、図５に示すように、半導体基板１００に素子分離層１０５を形成し、ＦＥＴの各々が形成されるｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃを形成する。
　具体的には、Ｓｉからなる半導体基板１００上に、ドライ酸化等にてＳｉＯ２膜を形成し、さらに減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等にてＳｉ３Ｎ４膜を形成する。続いて、ｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃを形成する領域を保護するようにパターニングされたレジスト層をＳｉ３Ｎ４膜の上に形成した後、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及び半導体基板１００を３５０ｎｍ～４００ｎｍの深さでエッチングする。次に、膜厚６５０ｎｍ～７００ｎｍにてＳｉＯ２を成膜し、エッチングによる開口を埋め込むことで、素子分離層１０５を形成する。ＳｉＯ２の成膜には、例えば、段差被覆性が良好であり、かつ緻密なＳｉＯ２膜を形成することが可能な高密度プラズマＣＶＤを用いてもよい。
　続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈ）等を用いて、過剰に成膜されたＳｉＯ２膜を除去することで、半導体基板１００の表面を平坦化する。ＣＭＰによるＳｉＯ２膜の除去は、例えば、Ｓｉ３Ｎ４膜が露出するまで行えばよい。
　さらに、熱リン酸等を用いてＳｉ３Ｎ４膜を除去する。なお、素子分離層１０５のＳｉＯ２膜をより緻密な膜とするため、又はｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃの角を丸めるために、Ｓｉ３Ｎ４膜の除去の前に半導体基板１００をＮ２、Ｏ２又はＨ２／Ｏ２環境下でアニーリングすることも可能である。
　次に、半導体基板１００のｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃに対応する領域の表面を１０ｎｍ程度酸化して酸化膜１００Ａを形成する。その後、ｐ型活性化領域１５０Ａ、１５０Ｄに対応する領域の半導体基板１００に、ｐ型不純物（例えば、ホウ素（Ｂ）など）をイオン注入することで、ｐ型活性化領域１５０Ａ、１５０Ｄを形成する。また、ｎ型活性化領域１５０Ｂ、１５０Ｃに対応する領域の半導体基板１００に、ｎ型不純物（例えば、ヒ素（Ａｓ）など）をイオン注入することで、ｎ型活性化領域１５０Ｂ、１５０Ｃを形成する。
　次に、図６に示すように、ゲート絶縁膜１４０を成膜した後、ゲート絶縁膜１４０の上に、ゲート電極１３１、１３２、１３３、１３４を形成する。
　具体的には、まず、半導体基板１００の表面を覆う酸化膜１００Ａをフッ化水素酸溶液等で剥離する。その後、７００℃のＯ２を用いたドライ酸化又はＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）処理によって、半導体基板１００の上にＳｉＯ２からなるゲート絶縁膜１４０を膜厚１．５ｎｍ～１０ｎｍにて形成する。なお、ドライ酸化に用いるガスとしては、Ｏ２の他に、Ｈ２／Ｏ２、Ｎ２Ｏ又はＮＯの混合ガスを用いてもよい。また、ゲート絶縁膜１４０を形成する際に、プラズマ窒化を用いることで、ＳｉＯ２膜中に窒素ドーピングを行うことも可能である。
　次に、ＳｉＨ４ガスを原料ガスとし、成膜温度を５８０℃～６２０℃とする減圧ＣＶＤを用いて、ポリシリコンを膜厚５０ｎｍ～１５０ｎｍにて成膜する。その後、パターニングされたレジストをマスクとして、成膜されたポリシリコンに対して異方性エッチングを行うことにより、ゲート電極１３１、１３２、１３３、１３４を形成する。異方性エッチングには、例えば、ＨＢｒ又はＣｌ系のガスを用いることができる。例えば、４０ｎｍノードでは、ゲート幅を４０ｎｍ～５０ｎｍ程度として、ゲート電極１３１、１３２、１３３、１３４を形成してもよい。
　なお、ゲート電極１３１、１３２、１３３、１３４は、メモリセル１０が形成される領域以外のロジック領域等に設けられるトランジスタのゲート電極と同時に形成されてもよい。
　次に、図７に示すように、ゲート電極１３１、１３２、１３３、１３４の両側面にサイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓ（サイドウォール絶縁膜１３２Ｓ、１３３Ｓ、１３４Ｓは図示されず）を形成する。その後、半導体基板１００のｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃに、ソース又はドレイン領域１５１Ａ、１５１Ｄ、１５１Ｂ、１５１Ｃをそれぞれ形成する。
　具体的には、ゲート電極１３１、１３２、１３３、１３４の両側のｐ型活性化領域１５０Ａ、１５０Ｄにｎ型不純物であるヒ素（Ａｓ）を５ｋｅＶ～２０ｋｅＶにて、５～２０×１０１３個／ｃｍ２の濃度でイオン注入する。なお、ｎ型不純物として、リン（Ｐ）を用いることも可能である。また、ゲート電極１３１、１３３の両側のｎ型活性化領域１５０Ｂ、１５０Ｃにｐ型不純物であるフッ化ホウ素（ＢＦ２）を３ｋｅＶ～５ｋｅＶにて、５～２０×１０１３個／ｃｍ２の濃度でイオン注入する。これにより、ｐ型活性化領域１５０Ａ、１５０Ｄ、及びｎ型活性化領域１５０Ｂ、１５０Ｃの各々にＬＤＤ領域を形成する。ＬＤＤ領域を形成することで、短チャネル効果を抑制することができるため、ＦＥＴの特性ばらつきを抑制することが可能である。
　次に、プラズマＣＶＤによってＳｉＯ２を膜厚１０ｎｍ～３０ｎｍで成膜した後、プラズマＣＶＤによってＳｉ３Ｎ４を膜厚３０ｎｍ～５０ｎｍで成膜し、サイドウォール用の絶縁膜を形成する。その後、サイドウォール用の絶縁膜に対して、異方性エッチングを行うことで、ゲート電極１３１、１３２、１３３、１３４の両側面にサイドウォール絶縁膜１３１Ｓ、１３２Ｓ、１３３Ｓ、１３４Ｓを形成する。
　その後、ゲート電極１３１、１３２、１３３、１３４の両側のｐ型活性化領域１５０Ａ、１５０Ｄにｎ型不純物であるヒ素（Ａｓ）を２０ｋｅＶ～５０ｋｅＶにて、１～２×１０１５個／ｃｍ２の濃度でイオン注入する。また、ゲート電極１３１、１３３の両側のｎ型活性化領域１５０Ｂ、１５０Ｃにｐ型不純物であるフッ化ホウ素（ＢＦ２）を５ｋｅＶ～１０ｋｅＶにて、１～２×１０１５個／ｃｍ２の濃度でイオン注入する。これにより、ゲート電極１３１、１３２、１３３、１３４の両側にソース又はドレイン領域１５１Ａ、１５１Ｄ、１５１Ｂ、１５１Ｃが形成される。さらに、１０００℃にて５秒間のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行うことにより、イオン注入したｎ型不純物及びｐ型不純物を活性化させる。これにより、半導体基板１００の上にＦＥＴの各々が形成される。なお、導入した不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡにて不純物の活性化を行うことも可能である。
　続いて、スパッタ等にて、半導体基板１００の全面に亘って、Ｎｉを膜厚６ｎｍ～８ｎｍにて成膜した後、３００℃～４５０℃にて１０秒～６０秒のＲＴＡを行うことで、Ｓｉ上のＮｉをシリサイド（ＮｉＳｉ）化させる。ＳｉＯ２上のＮｉは未反応のまま残るため、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いてＳｉＯ２上の未反応のＮｉを除去する。これにより、ゲート電極１３１、１３２、１３３、１３４、並びにソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄに、ＮｉＳｉからなる導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３３Ｃ、並びにコンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄが形成される（導通層１３２Ｃ、１３３Ｃ、１３３Ｃは図示されず）。なお、Ｎｉに替えてＣｏ又はＮｉＰｔを成膜することで、ＣｏＳｉ２又はＮｉＳｉにて導通層１３１Ｃ、１３２Ｃ、１３３Ｃ、１３３Ｃ、並びにコンタクト領域１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄを形成してもよい。Ｃｏ又はＮｉＰｔを成膜した場合のＲＴＡの温度は、適宜設定され得る。
　続いて、図８に示すように、ＦＥＴの各々を埋め込むように半導体基板１００の全面に亘って平坦化膜２００を形成した後、平坦化膜２００に開口を形成し、該開口の内部に下部電極１１１を形成する。
　具体的には、半導体基板１００の上に、ＣＶＤ等を用いて、ＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、平坦化膜２００を形成する。
　なお、図示しないが、平坦化膜２００を形成する前に、半導体基板１００の上に、ＳｉＮからなるライナー層を半導体基板１００の全面に亘って形成してもよい。例えば、プラズマＣＶＤを用いて、ＳｉＮを膜厚１０ｎｍ～５０ｎｍにて成膜することで、ライナー層を形成してもよい。ライナー層は、半導体基板１００に圧縮応力又は引張応力を付与する層として形成することも可能である。ライナー層を形成することにより、後段の工程で、平坦化膜２００とライナー層とのエッチング選択比が高くなる条件で平坦化膜２００をエッチングすることができるため、より高い制御性にてエッチングを行うことができる。
　次に、リソグラフィにてパターニングされたレジストをマスクとする異方性エッチングを用いて、平坦化膜２００に、ソース又はドレイン領域１５１Ａ、１５１Ｂ並びにゲート電極１３３を露出させる開口と、ソース又はドレイン領域１５１Ｃ、１５１Ｄ並びにゲート電極１３１を露出させる開口と、を形成する。開口は、例えば、幅６０ｎｍかつ深さ２００ｎｍにて形成することができる。このとき、開口のアスペクト比が２０程度であれば、開口を形成するエッチング、及び後段の成膜による開口の埋め込みを問題なく行うことが可能である。異方性エッチングは、例えば、フルオロカーボン系のガスを用いることで行うことができる。また、上述したライナー層を用いることで、制御性良くエッチングをストップすることができる。
　次に、ＡＬＤ、ＣＶＤ又はＩＭＰによるスパッタを用いて、平坦化膜２００に形成した開口の内部形状に沿って、ソース又はドレイン領域１５１Ａ、１５１Ｂ並びにゲート電極１３３の上にＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜し、第１強誘電体キャパシタ１４の下部電極１１１を形成する。なお、下部電極１１１を形成する材料として、ＴｉＮに替えて、ＴａＮ、Ｒｕ、又はＲｕＯ２などを用いることも可能である。
　その後、成膜した下部電極１１１の各々の上にレジストを塗布した後、該レジスト及び下部電極１１１が同程度のエッチング選択比となる条件でエッチバックを行うことで、下部電極１１１を開口の開口面から後退させる。これにより、開口の底部及び側面に下部電極１１１を残しつつ、下部電極１１１の肩部を後退させることで、リセスを形成することができる。
　次に、図９に示すように、下部電極１１１の上に強誘電体膜１１３を成膜し、さらに強誘電体膜１１３の上に上部電極１１５を成膜することで、開口の各々の内部に第１強誘電体キャパシタ１４を形成する。
　具体的には、下部電極１１１の各々の上に、平坦化膜２００に設けた開口の内部形状に沿って、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）をＣＶＤ又はＡＬＤにて膜厚３ｎｍ～１０ｎｍにて成膜することで、強誘電体膜１１３を形成する。なお、高誘電体材料である酸化ハフニウム（ＨｆＯｘ）は、後段にて、アニール処理が行われることで強誘電体材料に変換される。
　なお、酸化ハフニウムに替えて、酸化ジルコニウム（ＺｒＯｘ）又は酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）などの高誘電体材料を用いることも可能である。また、これらの高誘電体材料にランタン（Ｌａ）、シリコン（Ｓｉ）又はガドリニウム（Ｇｄ）等をドープすることで強誘電体材料に変換することも可能である。さらには、強誘電体膜１１３として、チタン酸ジルコン酸鉛（ＰＺＴ）、又はタンタル酸ビスマス酸ストロンチウム（ＳＢＴ）などのペレブスカイト系の強誘電体材料を用いることも可能である。
　その後、平坦化膜２００に形成した開口の各々を埋め込むように、強誘電体膜１１３の上にＣＶＤ、ＡＬＤ又はスパッタ等を用いて、ＴｉＮを膜厚５ｎｍ～２０ｎｍで成膜することで、上部電極１１５をそれぞれ形成する。なお、上部電極１１５を形成する材料として、ＴａＮ、Ｒｕ又はＲｕＯ２を用いることも可能である。続いて、強誘電体膜１１３を構成するＨｆＯｘを強誘電体材料に変換するための結晶化アニールが行われる。
　ＨｆＯｘを強誘電体材料に変換する結晶化アニールは、本工程にて行ってもよく、他の工程（例えば、後述するＣＭＰ後）にて行われてもよい。結晶化アニールは、例えば、４００℃～７００℃の範囲かつＮｉＳｉ又はＦＥＴなどの他の構成の耐熱性の範囲であれば、任意に変更することが可能である。その後、ＣＭＰ又は全面エッチバックを行うことで、平坦化膜２００の上に、過剰に成膜された強誘電体膜１１３及び上部電極１１５を除去する。
　これにより、第１強誘電体キャパシタ１４が形成される。このような工程によれば、第１配線層等の配線を形成する工程の前に強誘電体膜１１３を高い温度で結晶化アニールを行うことができるため、第１配線層等の配線に対する熱負荷を低下させることができる。また、第１強誘電体キャパシタ１４を形成するこれらの工程によって、第２強誘電体キャパシタ２４が形成される。
　次に、図１０に示すように、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８を形成する。
　具体的には、平坦化膜２００をエッチングすることで、平坦化膜２００に、所定のソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄ、並びにゲート電極１３２、１３４を露出させる開口を形成する。続いて、ＣＶＤ等にて平坦化膜２００の開口にＴｉ及びＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰ法にて平坦化する。これにより、ソース又はドレイン領域１５１Ａ、１５１Ｂ、１５１Ｃ、１５１Ｄ、並びにゲート電極１３２、１３４の上に第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８を形成する。
　なお、Ｔｉ及びＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰ法の替わりに全面エッチバックを用いて平坦化を行ってもよい。なお、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８は、メモリセル１０が形成される領域以外のロジック領域等に設けられるトランジスタのコンタクトと同時に形成されてもよい。
　次に、図１１に示すように、半導体基板１００の全面に亘って第１層間絶縁膜３００を形成した後、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を形成する。
　具体的には、ＣＶＤ等を用いて、平坦化膜２００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第１層間絶縁膜３００を形成する。続いて、第１層間絶縁膜３００をエッチングすることで、第１コンタクト２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、並びに第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の上部電極を露出させる開口を形成する。その後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料として、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を形成する。なお、第１配線層３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９は、Ａｌ等にて形成されてもよい。
　続いて、図１２に示すように、第１層間絶縁膜３００の上に、半導体基板１００の全面に亘って第２層間絶縁膜４００を形成した後、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を形成する。
　具体的には、ＣＶＤ等を用いて、第１層間絶縁膜３００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第２層間絶縁膜４００を形成する。続いて、第２層間絶縁膜４００をエッチングすることで、第１配線層３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を露出させる開口を形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
　次に、図１３に示すように、第２層間絶縁膜４００の上に、半導体基板１００の全面に亘って第３層間絶縁膜５００を形成した後、第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８を形成する。
　具体的には、ＣＶＤ等を用いて、第２層間絶縁膜４００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第３層間絶縁膜５００を形成する。次に、第３層間絶縁膜５００をエッチングすることで、第２コンタクト４１１、４１２、４１３、４１４、４１５、４１６、４１７、４１８、４１９を露出させる開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８を形成する。なお、第２配線層５１１、５１２、５１３、５１４、５１５、５１６、５１７、５１８は、Ａｌ等にて形成されてもよい。
　第２配線層５１３は、第２コンタクト４１１の上に第１方向に延伸して設けられ、グランド線ＧＮＤとして機能する。第２配線層５１４は、第２コンタクト４１４の上に第１方向に延伸して設けられ、第１ビット線ＢＬ１として機能する。第２配線層５１５は、第２コンタクト４１５、４１９の上に第１方向に延伸して設けられ、電源線ＰＷＲとして機能する。第２配線層５１６は、第２コンタクト４１８の上に第１方向に延伸して設けられ、第２ビット線ＢＬ２として機能する。第２配線層５１７は、第２コンタクト４１６の上に第１方向に延伸して設けられ、グランド線ＧＮＤとして機能する。
　続いて、図１４に示すように、第３層間絶縁膜５００の上に、半導体基板１００の全面に亘って第４層間絶縁膜６００を形成した後、第３コンタクト６１１、６１２、６１３を形成する。
　具体的には、ＣＶＤ等を用いて、第３層間絶縁膜５００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第４層間絶縁膜６００を形成する。続いて、第４層間絶縁膜６００をエッチングすることで、第２配線層５１１、５１２、５１８を露出させる開口を形成する。次に、形成した開口に対して、ＣＶＤ等にてＴｉＮを成膜し、さらにＷを成膜した後、ＣＭＰにて平坦化することで、第３コンタクト６１１、６１２、６１３を形成する。なお、ＴｉＮは、ＩＭＰを用いたスパッタ法等で成膜してもよい。また、ＣＭＰの替わりに全面エッチバックを用いて平坦化を行ってもよい。
　次に、図１５に示すように、第４層間絶縁膜６００の上に、半導体基板１００の全面に亘って第５層間絶縁膜７００を形成した後、第３配線層７１１、７１２を形成する。
　具体的には、ＣＶＤ等を用いて、第４層間絶縁膜６００の上に全面に亘ってＳｉＯ２を膜厚１００ｎｍ～５００ｎｍにて成膜した後、ＣＭＰ法によって平坦化を行うことで、第５層間絶縁膜７００を形成する。次に、第５層間絶縁膜７００をエッチングすることで、第３コンタクト６１１、６１２、６１３を露出させる開口を形成した後、ダマシン構造又はデュアルダマシン構造を用いることで、Ｃｕ等を配線材料とする第３配線層７１１、７１２を形成する。なお、第３配線層７１１、７１２は、Ａｌ等にて形成されてもよい。
　第３配線層７１１は、第３コンタクト６１１の上に第１方向と直交する第２方向に延伸して設けられ、プレート線ＰＬとして機能する。第３配線層７１２は、第３コンタクト６１２、６１３の上に第１方向と直交する第２方向に延伸して設けられ、ワード線ＷＬとして機能する。
　以上の工程により、本実施形態に係る半導体装置１を用いたメモリセル１０を形成することができる。
　＜４．動作例＞
　続いて、図１６～図１８Ｃを参照して、上記で説明したメモリセル１０の動作例について説明する。図１６は、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態と、電位との関係を示すヒステリシス曲線の一例を示すグラフ図である。図１７Ａ～図１７Ｃは、復帰時のメモリセル１０の状態の遷移を説明する説明図であり、図１８Ａ～図１８Ｃは、復帰時の第１記憶ノードＮ１及び第２記憶ノードＮ２の状態の遷移を説明する説明図である。図１６及び図１８Ａ～図１８Ｃは、横軸が電位を示し、縦軸が第１強誘電体キャパシタ１４又は第２強誘電体キャパシタ２４の分極量を示す。
　以下の表１は、各動作時におけるメモリセル１０の各配線に印加される電圧（単位：Ｖ）の一例を示した表である。また、表１では、第１記憶ノードＮ１及び第２記憶ノードＮ２の電位も併せて示す。なお、表１において、「Ｖｃｃ」は、電源電圧を表し、「Ｖｗ」は、第１強誘電体キャパシタ及び第２強誘電体キャパシタの書き込み電圧（強誘電体膜の分極状態を反転可能な電圧）を表し、「ＯＦＦ」は、該当する配線をフローティング状態とすることを表す。
Figure JPOXMLDOC01-appb-T000001
　例えば、メモリセル１０の動作時又はスタンバイ時には、表１に示すように、ワード線ＷＬはフローティング状態となり、電源線ＰＷＲはＶｃｃとなり、グランド線ＧＮＤは０Ｖとなり、プレート線ＰＬは０Ｖとなる。このとき、メモリセル１０は、ワード線ＷＬ、第１ビット線ＢＬ１及び第２ビット線ＢＬ２の電位を制御することで、ＳＲＡＭと同様の動作にて第１記憶ノードＮ１及び第２記憶ノードＮ２の状態（すなわち、電位）を制御することができる。
　ここで、電力供給を停止する前に、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に格納する動作について説明する。
　なお、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態は、第１記憶ノードＮ１の電位が０Ｖであり、第２記憶ノードＮ２の電位がＶｃｃであるとする。このときの第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ４となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ１となる。
　第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４への格納時には、表１に示すように、まず、電源線ＰＷＲ及びプレート線ＰＬにＶｗを印加する。このとき、第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ３となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ２となる。次に、電源線ＰＷＲの電位をＶｗに維持したまま、プレート線ＰＬの電位を０Ｖとする。このときの第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ４となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ１となる。
　その後、電力供給を停止してすべての配線の電位を０Ｖとし、休止状態とした場合、第１記憶ノードＮ１の状態は、図１６のヒステリシス曲線のＰ４となり、第２記憶ノードＮ２の状態は、図１６のヒステリシス曲線のＰ２となる。これにより、メモリセル１０では、電力供給がされない休止時であっても、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４の残留分極によって情報を保持することができる。
　続いて、休止状態からの復帰時には、メモリセル１０は、動作時又はスタンバイ時と同じ動作条件を適用されることで、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を休止前に復帰させることができる。
　休止状態からの復帰時の動作について、図１７Ａ～図１７Ｃ及び図１８Ａ～図１８Ｃを参照して説明すると以下のようになる。
　具体的には、表１に示すように、ワード線ＷＬをフローティング状態とし、電源線ＰＷＲにＶｃｃを印加し、グランド線ＧＮＤ及びプレート線ＰＬに０Ｖを印加する。
　これにより、図１７Ａに示すように、ｐ型ＦＥＴ１２及びｐ型ＦＥＴ２２のゲート電圧は０Ｖとなるため、ｐ型ＦＥＴ１２及びｐ型ＦＥＴ２２はオン状態となり、第１記憶ノードＮ１及び第２記憶ノードＮ２には、電源線ＰＷＲから電荷が供給される。このときの第１記憶ノードＮ１及び第２記憶ノードＮ２は、図１８Ａに示す状態から図１８Ｂに示す状態に遷移し、それぞれＶｃｃの電位に向かって電位を変化させる。ただし、第１記憶ノードＮ１は、負荷容量が大きいため、第２記憶ノードＮ２よりも電位の変化が緩やかになる。
　ここで、第２記憶ノードＮ２の電位がｎ型ＦＥＴ１３の閾値電圧Ｖｔｈに達した場合、図１７Ｂに示すように、ｎ型ＦＥＴ１３がオン状態となるため、第１記憶ノードＮ１に蓄積した電荷はグランド線ＧＮＤに排出される。したがって、第１記憶ノードＮ１の電位は、図１８Ｂに示す状態から図１８Ｃに示す状態に遷移し、０Ｖに戻される。一方、ｎ型ＦＥＴ２３はオン状態のままなので、第２記憶ノードＮ２には電荷が供給され続け、第２記憶ノードＮ２の電位は、Ｖｃｃに向かって変化し続ける。
　このようなメモリセル１０の動作状態は、図１７Ｃに示すように、第１記憶ノードＮ１の電位、及び第２記憶ノードＮ２の電位がそれぞれ安定するまで継続する。これにより、最終的には、図１８Ｃに示すように、第１記憶ノードＮ１の電位は、０Ｖで安定し、第２記憶ノードＮ２の電位は、Ｖｃｃで安定することになる。このような動作により、メモリセル１０は、第１記憶ノードＮ１及び第２記憶ノードＮ２の状態を休止前の状態に復帰させることができる。
　なお、上記では、第１記憶ノードＮ１の電位が０Ｖであり、第２記憶ノードＮ２の電位がＶｃｃである場合について説明したが、第１記憶ノードＮ１の電位がＶｃｃであり、第２記憶ノードＮ２の電位が０Ｖである場合についても、同様に格納動作及び復帰動作を行うことが可能である。
　以上の動作によれば、本実施形態に係る半導体装置１を用いたメモリセル１０は、電力供給時にはＳＲＡＭと同様の高速動作を行うことができる。また、メモリセル１０では、電力供給が停止する休止時でも、第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４に情報を格納しておき、復帰時に第１強誘電体キャパシタ１４及び第２強誘電体キャパシタ２４から情報を復帰させることができる。これによれば、メモリセル１０は、電力供給が停止する休止時でも情報を保持可能な不揮発メモリとして動作することが可能であるため、消費電力をより低減することができる。
　＜５．適用例＞
　続いて、本開示の一実施形態に係る電子機器について説明する。本開示の一実施形態に係る電子機器は、上述した半導体装置１を含む回路が搭載された種々の電子機器である。図１９Ａ～図１９Ｃを参照して、このような本実施形態に係る電子機器の例について説明する。図１９Ａ～図１９Ｃは、本実施形態に係る電子機器の一例を示す外観図である。
　例えば、本実施形態に係る電子機器は、スマートフォンなどの電子機器であってもよい。具体的には、図１９Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００に搭載される回路には、上述した半導体装置１が設けられてもよい。
　例えば、本実施形態に係る電子機器は、デジタルカメラなどの電子機器であってもよい。具体的には、図１９Ｂ及び図１９Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１９Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１９Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０に搭載される回路には、上述した半導体装置１が設けられてもよい。
　ただし、本実施形態に係る電子機器は、上記例示に限定されない。本実施形態に係る電子機器は、あらゆる分野の電子機器であってもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
　ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
　電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
　電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
　前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
を備える、半導体装置。
（２）
　前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、互いに平行に第１方向に延伸するｐ型又はｎ型の活性化領域にそれぞれ設けられる、前記（１）に記載の半導体装置。
（３）
　前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、前記第１方向と直交する第２方向に延伸するゲート電極にてそれぞれ電気的に接続される、前記（２）に記載の半導体装置。
（４）
　前記第１反転回路の前記ゲート電極から、前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第１シェアコンタクトが設けられ、
　前記第２反転回路の前記ゲート電極から、前記第１反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第２シェアコンタクトが設けられる、前記（３）に記載の半導体装置。
（５）
　前記第１強誘電体キャパシタは、前記第１シェアコンタクトの内部に設けられ、前記第２強誘電体キャパシタは、前記第２シェアコンタクトの内部に設けられる、前記（４）に記載の半導体装置。
（６）
　前記第１強誘電体キャパシタ及び前記第２強誘電体キャパシタは、スタック型シリンダ形状にて設けられる、前記（５）に記載の半導体装置。
（７）
　前記第１シェアコンタクト及び前記第２シェアコンタクトは、折曲した平面形状を有する、前記（５）又は（６）に記載の半導体装置。
（８）
　前記第１シェアコンタクト及び前記第２シェアコンタクトの上には、前記第２方向に延伸する前記プレート線が設けられる、前記（５）～（７）のいずれか一項に記載の半導体装置。
（９）
　前記第１反転回路及び前記第２反転回路の双方において、前記ｐ型ＦＥＴのソース又はドレインの一方にはそれぞれ電源線が電気的に接続され、前記ｐ型ＦＥＴのソース又はドレインの他方にはそれぞれ前記ｎ型ＦＥＴのソース又はドレインの一方が電気的に接続され、前記ｎ型ＦＥＴのソース又はドレインの他方にはそれぞれグランド線が電気的に接続される、前記（４）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記電源線及び前記グランド線は、前記第１方向に延伸して設けられる、前記（９）に記載の半導体装置。
（１１）
　前記第１強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第１選択ＦＥＴと、
　前記第２強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第２選択ＦＥＴと、
をさらに備える、前記（４）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　前記第１選択ＦＥＴ及び前記第２選択ＦＥＴは、前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴが設けられる前記ｐ型の活性化領域にそれぞれ設けられるｎ型ＦＥＴである、前記（１１）に記載の半導体装置。
（１３）
　前記第１選択ＦＥＴは、前記第２シェアコンタクトを挟んで前記第１反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられ、
　前記第２選択ＦＥＴは、前記第１シェアコンタクトを挟んで前記第２反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられる、前記（１２）に記載の半導体装置。
（１４）
　前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのゲートには、前記第２方向に延伸するワード線が電気的に接続される、前記（１１）～（１３）のいずれか一項に記載の半導体装置。
（１５）
　前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのソース又はドレインの他方には、前記第１方向に延伸する第１ビット線又は第２ビット線がそれぞれ電気的に接続される、前記（１１）～（１４）のいずれか一項に記載の半導体装置。
（１６）
　半導体装置を備え、
　前記半導体装置は、
　ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
　ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
　電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
　電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
　前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
を備える、電子機器。
　１　　　　半導体装置
　１０　　　メモリセル
　１１　　　第１反転回路
　１２　　　ｐ型ＦＥＴ
　１３　　　ｎ型ＦＥＴ
　１４　　　第１強誘電体キャパシタ
　１５　　　第１選択ＦＥＴ
　２１　　　第２反転回路
　２２　　　ｐ型ＦＥＴ
　２３　　　ｎ型ＦＥＴ
　２４　　　第２強誘電体キャパシタ
　２５　　　第２選択ＦＥＴ
　ＰＷＲ　　電源線
　ＧＮＤ　　グランド線
　ＰＬ　　　プレート線
　ＷＬ　　　ワード線
　ＢＬ１　　第１ビット線
　ＢＬ２　　第２ビット線

Claims (16)

  1. 　ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
    　ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
    　電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
    　電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
    　前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
    を備える、半導体装置。
  2. 　前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、互いに平行に第１方向に延伸するｐ型又はｎ型の活性化領域にそれぞれ設けられる、請求項１に記載の半導体装置。
  3. 　前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴは、前記第１方向と直交する第２方向に延伸するゲート電極にてそれぞれ電気的に接続される、請求項２に記載の半導体装置。
  4. 　前記第１反転回路の前記ゲート電極から、前記第２反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第１シェアコンタクトが設けられ、
    　前記第２反転回路の前記ゲート電極から、前記第１反転回路の前記ｎ型ＦＥＴ及び前記ｐ型ＦＥＴが設けられたｐ型又はｎ型の活性化領域のそれぞれに亘って第２シェアコンタクトが設けられる、請求項３に記載の半導体装置。
  5. 　前記第１強誘電体キャパシタは、前記第１シェアコンタクトの内部に設けられ、前記第２強誘電体キャパシタは、前記第２シェアコンタクトの内部に設けられる、請求項４に記載の半導体装置。
  6. 　前記第１強誘電体キャパシタ及び前記第２強誘電体キャパシタは、スタック型シリンダ形状にて設けられる、請求項５に記載の半導体装置。
  7. 　前記第１シェアコンタクト及び前記第２シェアコンタクトは、折曲した平面形状を有する、請求項５に記載の半導体装置。
  8. 　前記第１シェアコンタクト及び前記第２シェアコンタクトの上には、前記第２方向に延伸する前記プレート線が設けられる、請求項５に記載の半導体装置。
  9. 　前記第１反転回路及び前記第２反転回路の双方において、前記ｐ型ＦＥＴのソース又はドレインの一方にはそれぞれ電源線が電気的に接続され、前記ｐ型ＦＥＴのソース又はドレインの他方にはそれぞれ前記ｎ型ＦＥＴのソース又はドレインの一方が電気的に接続され、前記ｎ型ＦＥＴのソース又はドレインの他方にはそれぞれグランド線が電気的に接続される、請求項４に記載の半導体装置。
  10. 　前記電源線及び前記グランド線は、前記第１方向に延伸して設けられる、請求項９に記載の半導体装置。
  11. 　前記第１強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第１選択ＦＥＴと、
    　前記第２強誘電体キャパシタの電極の他方にソース又はドレインの一方が電気的に接続する第２選択ＦＥＴと、
    をさらに備える、請求項４に記載の半導体装置。
  12. 　前記第１選択ＦＥＴ及び前記第２選択ＦＥＴは、前記第１反転回路及び前記第２反転回路の前記ｎ型ＦＥＴが設けられる前記ｐ型の活性化領域にそれぞれ設けられるｎ型ＦＥＴである、請求項１１に記載の半導体装置。
  13. 　前記第１選択ＦＥＴは、前記第２シェアコンタクトを挟んで前記第１反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられ、
    　前記第２選択ＦＥＴは、前記第１シェアコンタクトを挟んで前記第２反転回路の前記前記ｎ型ＦＥＴと対向する側に設けられる、請求項１２に記載の半導体装置。
  14. 　前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのゲートには、前記第２方向に延伸するワード線が電気的に接続される、請求項１１に記載の半導体装置。
  15. 　前記第１選択ＦＥＴ及び前記第２選択ＦＥＴのソース又はドレインの他方には、前記第１方向に延伸する第１ビット線又は第２ビット線がそれぞれ電気的に接続される、請求項１１に記載の半導体装置。
  16. 　半導体装置を備え、
    　前記半導体装置は、
    　ｎ型ＦＥＴ及びｐ型ＦＥＴを含む第１反転回路と、
    　ｎ型ＦＥＴ及びｐ型ＦＥＴを含み、前記第１反転回路の入力に出力が接続され、前記第１反転回路の出力に入力が接続された第２反転回路と、
    　電極の一方を前記第１反転回路の入力に接続された第１強誘電体キャパシタと、
    　電極の一方を前記第２反転回路の入力に接続された第２強誘電体キャパシタと、
    　前記第１強誘電体キャパシタの電極の他方、及び前記第２強誘電体キャパシタの電極の他方と接続するプレート線と、
    を備える、電子機器。
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