JP2002269969A - メモリセル、不揮発性メモリ装置、及びその制御方法 - Google Patents

メモリセル、不揮発性メモリ装置、及びその制御方法

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JP2002269969A
JP2002269969A JP2001063812A JP2001063812A JP2002269969A JP 2002269969 A JP2002269969 A JP 2002269969A JP 2001063812 A JP2001063812 A JP 2001063812A JP 2001063812 A JP2001063812 A JP 2001063812A JP 2002269969 A JP2002269969 A JP 2002269969A
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達 三輪
Hideo Toyoshima
秀雄 豊島
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  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 低電源電圧における不揮発性記憶保持の信頼
性を改善させたメモリセルを提供する。 【解決手段】 ストア動作においてプレート線電位を負
電位と電源電位より高い高電位の間でスイングすること
により強誘電体容量の残留分極を大きくする。またリコ
ール動作においてもプレート線を負電位あるいは高電位
に駆動することにより動作マージンを広げる。これによ
り、低電源電位において不揮発記憶保持の信頼性を改善
することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体容量を用い
たシャドーＲＡＭ（Random Access Memory）のメモリセ
ル及び不揮発性メモリ装置並びにその制御方法に関し、
特に給電時においてはＳＲＡＭセルで高速の読み出し・
書き込み動作を行い、非給電時においては、強誘電体容
量で不揮発性の記憶を行い、ストア動作時あるいはリコ
ール動作時にプレート線を電源電位より高い電位あるい
は負電位とすることで電源電位が低い場合でも安定した
動作を行うシャドーＲＡＭに関する。
【０００２】
【従来の技術】従来より、強誘電体容量とＳＲＡＭセル
を組み合わせたシャドーＲＡＭは数多く提案されてい
る。これらのシャドーＲＡＭは、給電時はＳＲＡＭセル
で情報を記憶し、通常のＳＲＡＭ並みの高速な読み出し
・書き込みを行うことができる。さらに、電源遮断前に
ストア動作にてＳＲＡＭセルで記憶する情報を強誘電体
容量の分極方向に移し替えることにより、非給電時には
不揮発性の記憶を実現する。つまり強誘電体容量を用い
たシャドーＲＡＭは、強誘電体メモリの不揮発性と、Ｓ
ＲＡＭの高速動作の２つの特長をあわせもつ記憶装置で
ある。
【０００３】例えば、特開２０００−２９３９８９号公
報に記載されている強誘電体容量を用いたシャドーＲＡ
Ｍのメモリセルの構成は、図６に示すような構成であ
る。２つのインバータ１, ２は互いの入力と出力を接続
しフリップフロップ３を構成する。フリップフロップの
２つの記憶ノードＱ０及びＱ１は、それぞれトランスフ
ァゲートとして機能するＮＭＯＳトランジスタＭ０及び
Ｍ１を介して負ビット線ＢＬＮおよび正ビット線ＢＬＴ
のそれぞれに接続される。正負のビット線は対をなし、
その一端には正負のビット線の電圧を比較するセンスア
ンプ（図示せず）が接続される。
【０００４】さらに、書き込み時にいずれかのビット線
を選択的に接地電位に接続する書き込み回路（図示せ
ず）、及び、ビット線を電源電位あるいは接地電位にプ
リチャージするプリチャージ回路（図示せず）もビット
線に接続される。ＮＭＯＳトランジスタＭ０及びＭ１の
ゲート電極は共通のワード線ＷＬに接続される。ワード
線ＷＬは、アドレス信号に従ってアクセス対象となる１
本のワード線を選択的に駆動するデコーダ回路（図示せ
ず）に接続される。一端を共通のプレート線ＰＬに接続
する強誘電体容量Ｆ０及びＦ１は、記憶ノードＱ０及び
Ｑ１にそれぞれ接続される。プレート線ＰＬは、ストア
動作時及びリコール動作時以外の給電時にはプレート線
をＶｃｃ／２に維持するプレート線駆動回路４に接続さ
れる。
【０００５】次に、この従来の強誘電体容量を用いたシ
ャドーＲＡＭの動作を説明する。なおフリップフロップ
３に対する情報の書き込み及び読み出しは、従来の一般
的なＳＲＡＭと同様であることは明白である。読み出し
・書き込みともに行わないアイドリング時には、全ての
ワード線を立ち下げ、ビット線を適当な電位にプリチャ
ージし、書き込み回路を停止することにより、フリップ
フロップ３内の情報を保持する。
【０００６】フリップフロップ３に情報を書き込むに
は、アドレスデコーダで適当なワード線ＷＬを立ち上
げ、同時に、書き込み回路を駆動し、書き込むデータに
従って対をなすビット線ＢＬＴ及びＢＬＮの一方をロー
レベルとする。ワード線が立ち上がるとＭＯＳトランジ
スタＭ０及びＭ１はオンとなる。書き込み回路の駆動能
力はインバータ１及び２のそれより十分大きいため、書
き込み回路にてローレベルに引き降ろされるビット線に
ＭＯＳトランジスタを介して接続される記憶ノードは接
地電位に引き下ろされる。同時にもう一方の記憶ノード
は電源電圧に引き上げられ、フリップフロップ３が安定
する。
【０００７】また、フリップフロップ３からのデータの
読み出しは、ビット線対をハイレベルにプリチャージし
た後に、適当なワード線を選択しビット線対上に現れる
電位差をセンスアンプで増幅することにより行う。ワー
ド線ＷＬを立ちあげることにより、ローレベルの記憶ノ
ードとビット線を接続するＭＯＳトランジスタがオン
し、このビット線の電圧が下がりはじめる。他方のビッ
ト線はＭＯＳトランジスタがオンしないため、ハイレベ
ルを維持する。センスアンプにて対をなすビット線の電
位差を判定することによりフリップフロップで記憶する
情報が読み出せる。
【０００８】次に、図２、７を用いてストア動作につい
て説明する。尚、図２は強誘電体容量Ｆ０及びＦ１のＱ
−Ｖ平面上におけるヒステリシス特性を示し、図７はス
トア動作の各部波形のタイミングチャートである。電源
遮断時にはフリップフロップ３で記憶するデータを強誘
電体容量Ｆ０及びＦ１の分極方向に移し替える。この動
作をストアと呼ぶ。ストアは電源電圧の低下、または、
電源遮断の前に入力されるストア信号をきっかけにして
起動される。ストアは以下の手順で行われる。
【０００９】まず、ストア動作開始時のプレート線ＰＬ
はＶｃｃ／２であり、フリップフロップ３で記憶するデ
ータに従い、０Ｖの記憶ノードに接続される強誘電体容
量の一方には−Ｖｃｃ／２、他方電源電圧（Ｖｃｃ）の
記憶ノードに接続される側にはＶｃｃ／２が印加され
る。
【００１０】強誘電体容量Ｆ０及びＦ１に夫々印加され
る電圧は、プレート線ＰＬに接続される端子の電位を基
準として、記憶ノードＱ０及びＱ１に接続される側の端
子との電位差と定義されるものとする。
【００１１】次に、プレート線ＰＬをＶｃｃに立ちあげ
る。このとき、先にＶｃｃ／２が印加された強誘電体容
量にかかる電圧は両端ともＶｃｃとなる。よって、この
強誘電体容量にかかる電圧は０Ｖとなる。他方の強誘電
体容量は−Ｖｃｃが印加され、図２に示すヒステリシス
ループの点Ｃに移動する。
【００１２】さらにプレート線ＰＬを０Ｖに立ち下げ
る。このとき、Ｖｃｃの記憶ノードに接続される強誘電
体容量にはＶｃｃが印加され、図２に示すヒステリシス
ループの点Ａに移動する。同時に点Ｃにいた強誘電体容
量は点Ｄに移動し、負の残留分極を保持する。
【００１３】最後に、電源を遮断する。電源遮断後は各
ノードが接地電位に収束する。よって最終的に、点Ａに
いた強誘電体容量は点Ｂに移動し、正の残留分極を保持
する。強誘電体容量は電圧が印加されていない状態で残
留分極を１０年以上保持できるため、この従来の強誘電
体容量を用いたシャドーＲＡＭは不揮発性の記憶をおこ
なうことができる。
【００１４】次にリコール動作について図８の各部タイ
ミングチャートを用いて説明する。電源投入時には、強
誘電体容量で保持するデータをフリップフロップに移し
替える。この動作をリコールという。電源投入時には、
ワード線ＷＬ及びプレート線ＰＬをローレベルに保った
まま、フリップフロップ３の電源を立ち上げることのみ
により、強誘電体容量が残留分極として記憶するデータ
をフリップフロップ３に再生することが可能である。フ
リップフロップ３の電源が上昇を始めると、記憶ノード
の電位もインバータ１，２を構成するＭＯＳトランジス
タのカップリングにより上昇する。これにより強誘電体
容量にかかる電圧は０Ｖから正側に大きくなっていく。
【００１５】正の残留分極を図２の点Ｂで保持する強誘
電体容量は、負の残留分極を点Ｄで保持する容量に比
べ、小さい容量として働く。これはＱ−Ｖ平面上に描く
軌跡の傾きがＢからＡに向かうとき（矢印Ｙ１）と、Ｄ
からＡに向かうとき（矢印Ｙ２）とを比較すると、Ｂか
らＡに向かうときのほうが緩やかになることより明らか
である。すなわち、前者の容量（より小さい容量）が接
続される記憶ノードが他方に比べ速く上昇することにな
る。
【００１６】更に電源電圧が上昇を続け、記憶ノードの
一方がインバータ１，２を構成するトランジスタのしき
い値電圧を超えると、フリップフロップ３に正のフィー
ドバックがかかり記憶ノードの電圧の高低を増幅する。
最終的には、点Ｂで保持していた記憶ノードはＶccとな
り、点Ｄで保持していた記憶ノードはＧＮＤとなる。最
後にプレート線をＶcc／２に設定しアイドル状態とな
る。結果として、電源遮断前にＶccを保持する強誘電体
容量は点Ｂでデータを保持し、電源再投入後にＶccを再
び保持する。同じ様に、電源遮断前に０Ｖを保持する強
誘電体容量は点Ｄでデータを保持し、電源再投入後も０
Ｖを保持する。
【００１７】以上に示したように、従来の強誘電体容量
を用いたシャドーＲＡＭでは、フリップフロップ３が記
憶するデータが、電源遮断・投入を経ても保存されるこ
とになり、よって不揮発性メモリとして動作する。しか
もデータの読み出し書き込みは、フリップフロップ３と
ＭＯＳトランジスタＭ０及びＭ１とが通常のＳＲＡＭの
セルと同様に機能するため、通常のＳＲＡＭと同じ様に
行うことが可能である。
【００１８】強誘電体容量を用いた不揮発性メモリとし
て、特開昭６３−２０１９９８号公報に見られる様なメ
モリセルを、１つのトランジスタと１つの強誘電体容
量、あるいは２つのトランジスタと２つの強誘電体容量
で構成するものが知られている。これらは給電時、非給
電時に関わらず強誘電体容量の分極方向によって情報を
記憶する。また読み出しが破壊読出しとなるため、読み
出しに引き続いて書き込みを行う。そのため強誘電体容
量のアクセス回数が非常に多く、現状の製造技術では長
時間使用後の信頼性は必ずしも十分に確保できていな
い。一方、強誘電体容量を用いたシャドーＲＡＭでは、
強誘電体容量に対するアクセスはストア時とリコール時
にのみ行われ、比較的性能の劣る強誘電体容量であって
も、製品として十分な信頼性を確保できる。
【００１９】また、不揮発性メモリ機能を有するＲＡＭ
について開示された特開平９−１７９６５号公報の半導
体記憶装置の構成を図９に示す。図９には、転送用ＭＩ
ＳＦＥＴＱｔ1 ，ＱＴ2 と、フリップフロップ回路によ
って構成されるＳＲＡＭのメモリセルと強誘電体コンデ
ンサＣｆ1 ，Ｃｆ2 を組み合わせたメモリセルＭＣの等
価回路図が示されている。同図に示すように、メモリセ
ルＭＣは２個のｎチャネルＭＩＳＦＥＴ（駆動用ＭＩＳ
ＦＥＴ）Ｑｄ1 ，Ｑｄ2 と２個のｐチャネルＭＩＳＦＥ
Ｔ（負荷用ＭＩＳＦＥＴ）Ｑｐ1 ，Ｑｐ2 からなるフリ
ップフロップ回路を含む。
【００２０】転送用ＭＩＳＦＥＴＱｔ1 ，ＱＴ2 は、フ
リップフロップ回路の記憶ノードＮ 1 ，Ｎ2 をデータ線
ＤＬ1 ，ＤＬ2 にそれぞれ接続する。転送用ＭＩＳＦＥ
ＴＱｔ1 ，Ｑｔ2 のゲート電極は、ワード線ＷＬに結合
される。
【００２１】また、記憶ノードＮ1 ，Ｎ2 は強誘電体コ
ンデンサＣｆ1 ，Ｃｆ2 の一方の極板に接続されてお
り、強誘電体コンデンサＣｆ1 ，Ｃｆ2 の他方の極板
は、ノードＮ3 で電気的に結合され、ノードＮ3 にはプ
レート電圧（Ｖｐ）が印加される。
【００２２】次に、図１０及び図１１を参照しながらフ
リップフロップ回路から強誘電体コンデンサＣｆ1 ，Ｃ
ｆ2 への情報の読み出し方法について説明する。なお、
図１７には、電源電圧ＶL とプレート電圧ＶP の変化が
示され、図１８には、記憶ノードＮ1 とＮ2 の電圧が示
されている。
【００２３】瞬時ｔ1 にフリップフロップ回路に蓄積さ
れている情報を強誘電体コンデンサＣｆ1 ，Ｃｆ2 へ転
記することが必要となると、プレート電圧をＶｓｓ（低
電圧）に保持した状態で、図１０に示されるようにフリ
ップフロップ回路の電源電圧をＶｃｃからＶｃｃ’へ上
昇させる。ここでは、説明のために瞬時ｔ1 でのフリッ
プフロップ回路に蓄積されている情報は、記憶ノードＮ
1 が高レベル（Ｖｃｃ’）で、記憶ノードＮ2 が低レベ
ル（Ｖｓｓ）であるものとする。
【００２４】Ｖｃｃ’は強誘電体コンデンサＣｆ1 ，Ｃ
ｆ2 を分極反転させるのに十分な電圧であるとする。ノ
ードＮ3 が低レベル（Ｖｓｓ）であるため、記憶ノード
Ｎ1の電圧の上昇により、図１０に示すように記憶ノー
ドＮ1 に接続された強誘電体コンデンサＣｆ1 に高分極
状態が書き込まれる。
【００２５】次に、記憶ノードＮ2 に接続された強誘電
体コンデンサＣｆ2 に情報を転記する必要がある。瞬時
Ｔ2 で、フリップフロップ回路の電源電圧はＶｃｃ’に
設定したまま、プレート電圧をＶｓｓからＶｃｃ’へ上
昇させてノードＮ3 を高レベル（Ｖｃｃ’）に上げる。
図１１に示すように、記憶ノードＮ2 は低レベル（Ｖｓ
ｓ）であるため、記憶ノードＮ3 に接続された強誘電体
コンデンサＣｆ2 に低分極状態が書き込まれる。
【００２６】瞬時ｔ3 において、すべての電圧が０Ｖと
なり、記憶ノードＮ1 ，Ｎ2 での情報が失われても、強
誘電体コンデンサＣｆ1 ，Ｃｆ2 の分極状態は存続する
ため、フリップフロップ回路の情報を強誘電体コンデン
サＣｆ1 ，Ｃｆ2 において保持することができる。
【００２７】次に、図１２〜図１６を用いて強誘電体コ
ンデンサＣｆ1 ，Ｃｆ2 からフリップフロップ回路への
情報の書き込み方法について説明する。
【００２８】瞬時ｔ4 に強誘電体コンデンサＣｆ1 ，Ｃ
ｆ2 に保存されている情報をフリップフロップ回路へ転
記することが必要となると、フリップフロップ回路の電
源電圧をＶｓｓに保持した状態で、プレート電圧をＶｓ
ｓからＶｃｃ’に上昇させる。電源電圧はＶｓｓに設定
されているので、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2は
常にオフ状態になっている。
【００２９】しかし、瞬時ｔ4 において、負荷用ＭＩＳ
ＦＥＴＱｐ1 ，及び駆動用ＭＩＳＦＥＴＱｄ1 から記憶
ノードＮ1 に電流が流れ込み、記憶ノードＮ1 の電圧は
瞬時ＶN1に上昇する。ＶN1は強誘電体コンデンサＣ
ｆ1 ，Ｃｆ2 の容量と負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ
2 および駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 の寄生容量
によって決まる電圧レベルである。
【００３０】記憶ノードＮ1 、Ｎ2 の電圧がＶN1に上昇
して、ＶN1が駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のしき
い値電圧よりも高くなると、駆動用ＭＩＳＦＥＴＱ
ｄ1 ，Ｑｄ2 がオン状態となる。これによって、電流が
記憶ノードＮ1 から駆動用ＭＩＳＦＥＴＱｄ1 へ流れ
て、記憶ノードＮ1 の電圧は低下し、ほぼ０Ｖとなる。
同様に、電流が記憶ノードＮ2 から駆動用ＭＩＳＦＥＴ
Ｑｄ2 へ流れて、記憶ノードＮ2 の電圧は低下し、ほぼ
０Ｖになる。
【００３１】この結果瞬時ｔ5 において、瞬時ｔ4 での
状態が“高”分極状態である強誘電体コンデンサＣｆ1
は、“低”分極状態に書き換えられる。なお、瞬時ｔ4
での状態が“低”分極状態である強誘電体コンデンサＣ
ｆ2 はそのまま“低”分極状態に書き換えられる。
【００３２】強誘電体コンデンサＣｆ1 が分極反転する
際には、分極反転電流が流れて、記憶ノードＮ1 の電圧
（ＶN2）が記憶ノードＮ2 の電圧（ＶN3）よりも高くな
り、記憶ノードＮ1 とＮ2 との間に電位差が生じる。こ
の状態で瞬時ｔ6 において、フリップフロップ回路の電
源電圧をＶｃｃ’に上げると、このフリップフロップ回
路に正帰還がかかり、記憶ノードＮ1 は高レベル（Ｖｃ
ｃ’）に、記憶ノードＮ2 は低レベル（Ｖｓｓ）に設定
される。
【００３３】次に、瞬時ｔ7 でプレート電圧をＶｓｓに
下げて、瞬時ｔ6 での状態が“低”分極状態の強誘電体
コンデンサＣｆ1 を“高”分極状態に書き換えた後、瞬
時ｔ 8 でフリップフロップ回路の電源電圧をＶｃｃに下
げる。これによって、記憶ノードＮ1 の電圧は、Ｖｃ
ｃ’からＶｃｃへ設定されて、常規動作状態に戻る。
【００３４】このようにしてフリップフロップ回路の常
規動作、フリップフロップ回路から強誘電体コンデンサ
Ｃｆ1 ，Ｃｆ2 への情報の読みだし、及び強誘電体コン
デンサからフリップフロップ回路への情報の書き込みの
一連の動作が行われる。
【００３５】
【発明が解決しようとする課題】従来例の強誘電体容量
を用いたシャドーＲＡＭでは、ストア動作時にプレート
線を接地電位と電源電位の間で変化させることにより、
強誘電体容量に記憶データにしたがったＶｃｃあるいは
−Ｖｃｃの電圧を印加し正あるいは負の残留分極を生じ
させる。このように従来例のシャドーＲＡＭでは不揮発
性の記憶を行うために電源電圧を強誘電体容量に印加す
るため、集積回路の微細化に伴い電源電圧が低下した場
合、十分な電圧を強誘電体容量に印加できず不揮発性記
憶データの信頼性が低下する点が問題である。
【００３６】また、上述した特開平９−１７９６５号公
報の半導体記憶装置は、上述したようにフリップフロッ
プ回路に蓄積されている情報を、強誘電体コンデンサに
書き込むため、また、強誘電体コンデンサに書き込まれ
た情報をフリップフロップ回路に書き込むために、メモ
リセルの電源電圧を通常の電源電圧ＶｃｃからＶｃｃ’
に上昇させている。このようにメモリセルの電源電圧を
通常より高い電圧に上昇させると、通常の高性能デバイ
スを使用できなくなる不具合を生じる。
【００３７】本発明の目的は、電源電圧より高い電圧あ
るいは負電圧にプレート線を駆動することにより、より
低い電源電圧に対しても信頼性の高いストア動作を実現
可能な強誘電体容量を用いたシャドーＲＡＭのメモリセ
ル及び不揮発性メモリ装置並びにその制御方法を提供す
ることである。
【００３８】さらに本発明の別の目的は、電源電圧より
高い電圧あるいは負電圧にプレート線を駆動することに
より、リコール動作においてもより低い電源電圧に対し
て信頼性の高い動作を実現可能な強誘電体容量を用いた
シャドーＲＡＭのメモリセル及び不揮発性メモリ装置並
びにその制御方法を提供することである。
【００３９】
【課題を解決するための手段】本発明によれば、少なく
とも４つのトランジスタで構成されるフリップフロップ
である揮発性記憶素子と、一端が前記フリップフロップ
の一対の記憶ノードに接続され他端がプレート線に接続
された一対の強誘電体素子とから構成され、前記プレー
ト線が電源電位より高い電位あるいは接地電位より低い
電位のいずれか、あるいは両方に駆動されることを特徴
とするメモリセルが得られる。
【００４０】そして、前記ストア動作時においてプレー
ト線を電源電位より高い第一の所定電位に駆動すること
により、接地電位でデータを保持する記憶ノードにつな
がる前記強誘電体容量に（−電源電圧）より低い（接地
電位−第一の所定電位）のバイアスを印加することを特
徴とするメモリセルが得られる。
【００４１】あるいはまた、前記ストア動作時において
プレート線を接地電位より低い第二の所定電位に駆動す
ることにより、電源電位でデータを保持する記憶ノード
につながる前記強誘電体容量に電源電圧より高い（電源
電位−第二の所定電位）のバイアスを印加することを特
徴とするメモリセルが得られる。
【００４２】さらにはまた、前記リコール動作において
プレート線を電源電位より高い第三の所定電位に駆動す
ることにより、フローティング状態の前記一対の記憶ノ
ードに前記強誘電体容量の分極状態に応じた電位を発生
させ、その後フリップフロップにより一対の記憶ノード
の電位差を増幅ラッチすることを特徴とするメモリセル
が得られる。
【００４３】また更に、前記リコール動作においてフリ
ップフロップの電源立ち上げと同時にプレート線を接地
電位より低い第四の所定電位に駆動することにより、フ
ローティング状態の前記一対の記憶ノードに前記強誘電
体容量の分極状態に応じた電位を発生させ、その後フリ
ップフロップにより一対の記憶ノードの電位差を増幅ラ
ッチすることを特徴とするメモリセルが得られる。
【００４４】本発明の作用を述べる。本発明では、メモ
リセルをフリップフロップの一対の記憶ノードに一対の
強誘電体容量を接続する構成とし、強誘電体容量の夫々
の一端を接続するプレート線を接地電位より低い電位、
あるいは電源電位より高い電位に駆動することを特徴と
する。このために、本発明のシャドーＲＡＭセルは、従
来例のシャドーＲＡＭセルに比べより高い電圧をストア
動作時あるいはリコール動作時に強誘電体容量に印加す
ることが可能となる。また、このため本発明のシャドー
ＲＡＭは従来のシャドーＲＡＭに比べより低い電源電圧
での動作が可能となる。
【００４５】本発明では、ストア及びリコール動作時以
外の給電時には従来のシャドーＲＡＭと同じくフリップ
フロップ部分で読み出し、書き込みを行う。
【００４６】本発明は、ストア動作時にプレート線を電
源電位より高い電位に引き上げることにより、低電位側
の記憶ノードに接続された強誘電体容量に電源電圧より
高い書込みバイアスを印加し、電源電圧が低い場合にお
いても信頼性の高い不揮発性の記憶が実現できる。
【００４７】また、本発明は、ストア動作時にプレート
線を接地電位より低い電位に引き下げることにより、高
電位側の記憶ノードに接続された強誘電体容量に−電源
電圧より低い書込みバイアスを印加し、電源電圧が低い
場合においても信頼性の高い不揮発性の記憶が実現でき
る。
【００４８】更に、本発明のシャドーＲＡＭでは、フリ
ップフロップの電源を接地電位に保ったまま、リコール
動作時にプレート線を電源電位より高い電位に引き上げ
ることにより、強誘電体に負の電圧を印加し一対の記憶
ノードに電位の差異を生じさせる。その後、フリップフ
ロップの電源を立ち上げることにより、記憶ノードの電
位差を増幅しデータを復旧する。プレート線を高電位に
引き上げることにより、プレート線を電源電位に駆動す
る特許第２６９３９６７号に見られる従来例に比べ、強
誘電体容量に高いバイアス電圧を印加することができ、
電源電圧が低い場合においても信頼性の高い不揮発性の
記憶が実現できる。
【００４９】また更に、本発明は、フリップフロップの
電源を立ち上げるのと同時にプレート線を接地電位から
負電位に引き下げることにより、強誘電体容量に正の電
圧を印加し一対の記憶ノードに電位の差異を生じさせ、
同時に、フリップフロップによりこの電位差を増幅しデ
ータを復旧する。プレート線を負電位に駆動することに
よりプレート線を接地電位に固定する特開２０００−２
９３９８９号公報に見られる従来例に比べ、強誘電体容
量に高いバイアス電圧を印加することができ、電源電圧
が低い場合においても信頼性の高い不揮発性の記憶が実
現できる。
【００５０】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施の形態につき説明する。図１は本発明における強
誘電体容量を用いたシャドーＲＡＭの実施例を示す図で
あり、図６と同等部分は同一符号にて示している。本発
明のシャドーＲＡＭのメモリセルはフリップフロップＦ
Ｆと、その一対の記憶ノードＱ１及びＱ２にて一端を接
続し、他端をプレート線ＰＬに接続する一対の強誘電体
容量Ｆ０及びＦ１とから構成される。フリップフロップ
はＳＲＡＭのセルとして用いられる６トランジスタＣＭ
ＯＳ型、高抵抗負荷４トランジスタ型、無負荷４トラン
ジスタ型などを用いることが出来る。ここでは一例とし
て６トランジスタＣＭＯＳ型の場合について説明する。
【００５１】本発明の実施例の構成が、従来例と異なる
のは、プレート線駆動回路４が従来例では接地電位から
電源電位の間でのみプレート線を駆動するのに対し、本
実施例では負電位あるいは電源電位より高い電位にプレ
ート線を駆動することにある。このため本発明の実施例
では、プレート線駆動回路に電源電圧より高い電位を供
給する高電位供給回路５と負電位を発生する負電位供給
回路６を備える。
【００５２】次に、この発明の実施例の強誘電体容量を
用いたシャドーＲＡＭの動作を説明する。なお給電時に
行われるデータの読み出し及び書込み動作は、従来例と
同様に行われるので説明を省略する。
【００５３】本発明の実施例における第一のストア動作
について図２、３を参照して説明する。尚、図２は図１
の強誘電体容量Ｆ０及びＦ１のＱ−Ｖ平面上におけるヒ
ステリシス特性を示しており、図３はストア動作時の各
部タイミングチャートである。本発明のシャドーＲＡＭ
でも、従来例と同様に、電源遮断時に記憶ノードＱ０及
びＱ１で保持する記憶データを強誘電体容量Ｆ０及びＦ
１の残留分極の方向に移し替えるストアを行う。このス
トア動作はワード線ＷＬをローレベルに保ったまま、プ
レート線ＰＬをＶcc／２からＶccより高い第一の電位
に、更に０Ｖより低い第二の電位へと駆動することによ
り行われる（尚、図３の最下行に示す様に、プレート線
ＰＬをＶcc／２から０Ｖより低い第二の電位、更にＶcc
より高い第一の電位へと駆動しても良いものである）。
【００５４】プレート線ＰＬをＶcc／２から第一の電位
に引き上げることにより、電源電圧を保持する記憶ノー
ドに接続される強誘電体容量には（第一の電位−電源電
位）、接地電位を保持する記憶ノードに接続される強誘
電体容量には電位差−Ｖ１（接地電位−第一の電位）が
印加される。−Ｖ１が印加された強誘電体容量は図２の
点Ｃ’に移動する。その後プレート線ＰＬを第二の電位
に引き下げると、電源電圧を保持する記憶ノードに接続
される強誘電体容量には電位差Ｖ２（電源電位−第二の
電位）、接地電位を保持する記憶ノードに接続される強
誘電体容量には電位差Ｖ３（接地電位−第二の電位）が
印加される。Ｖ２が印加された強誘電体容量は図２の点
Ａ’に移動する。
【００５５】最終的に電源を遮断し全てのノードが接地
電位にディスチャージされると、電源電圧を保持してい
た記憶ノードに接続される強誘電体容量は図２の点Ｂ’
でＰｒ（Ｂ）より大きな残留分極Ｐｒ（Ｂ’）を、他
方、接地電位を保持していた記憶ノード側の強誘電体容
量は点Ｄ’で−Ｐｒ（Ｄ）より小さな残留分極Ｐｒ
（Ｄ’）を夫々保持する。従来例と同じく、強誘電体は
電源が供給されない状態で記憶を残留分極として保持す
るため、本発明のシャドーＲＡＭは不揮発性メモリとし
て動作する。
【００５６】この本発明の実施例ではストア時にプレー
ト線を高電位及び負電位に駆動することにより、プレー
ト線を電源電位及び接地電位に駆動する従来例に比べ、
１ビットの不揮発性記憶を行う一対の強誘電体容量のう
ち正の残留分極を持つ強誘電体容量の残留分極をより大
きくし、同時に負の残留分極を持つ強誘電体容量の残留
分極をより小さくする。これにより、２つの強誘電体容
量間の容量の差が大きくなり、プレート線を駆動するリ
コール動作時に一対の記憶ノードに現れる電位差がより
大きくなる。リコール動作における動作マージンを大き
く取れることにより本発明のシャドーＲＡＭの信頼性は
従来例に比べ改善される。
【００５７】また、本発明の別の実施例における第二の
ストア動作は、プレート線をＶｃｃ／２から電源電位に
引き上げさらに負の第二の電位に引き下げることにより
不揮発性の記憶を行う。これはストア動作においてプレ
ート線を接地電位に引き下げる従来例に比べ、電源電圧
を保持する記憶ノードに接続される強誘電体容量により
高い電圧を印加することが可能であり、低電源電圧にお
けるシャドーＲＡＭの信頼性改善に効果がある。
【００５８】またさらに、本発明の更に別の実施例にお
ける第三のストア動作は、プレート線をＶｃｃ／２から
Ｖｃｃより高い第一の電位に引き上げ更に接地電位に引
き下げることにより不揮発性の記憶を行う。これはスト
ア動作においてプレート線を電源電位に引き上げる従来
例に比べ、接地電位を保持する記憶ノードに接続される
強誘電体容量により低い電圧を印加することが可能であ
り、低電源電圧におけるシャドーＲＡＭの信頼性改善に
効果がある。
【００５９】次に、本発明の実施例における第一のリコ
ール動作について、図４のタイミングチャートを参照し
て説明する。電源投入時には、ワード線ＷＬをトランス
ファゲートトランジスタをオフ状態とするローレベル
に、フリップフロップの電源を接地電位に夫々保ったま
ま、プレート線ＰＬを電源電圧より高い第三の電位に引
き上げる。これにより強誘電体容量によるプレート線と
記憶ノードの容量結合により記憶ノードの夫々に電位が
現れる。次にフリップフロップの電源を立ち上げ、記憶
ノードの間の電位差を増幅、ラッチすることにより、強
誘電体容量が残留分極として記憶するデータを記憶ノー
ドＱ０及びＱ１の電位に再生することが可能である。
【００６０】プレート線を第三の電位に引き上げたとき
に、記憶ノードに現れる電位は強誘電体容量と記憶ノー
ドの間の強誘電体容量を介しての容量結合と、記憶ノー
ドのその他の固定電位に対する容量結合の比によって決
まる。プレート線を正の電位に駆動する場合、容量には
負の電圧が印加される。このとき正の残留分極を図２の
点Ｂ’で保持する強誘電体容量は、負の残留分極を点
Ｄ’で保持する容量に比べ、大きい容量として働く。こ
れはＱ−Ｖ平面上に描く軌跡の傾きがＢ’からＣに向か
うとき（矢印Ｙ３）と、Ｄ’からＣに向かうとき（矢印
Ｙ４）とを比較すると、Ｂ’からＣに向かうときのほう
が急になることより明かである。このため正の残留分極
を持つ強誘電体容量に接続される記憶ノードが高電位に
駆動されるプレート線と大きな容量結合を持ち高い電位
を示すことになる。
【００６１】次いでフリップフロップの電源を立ち上げ
記憶ノードの電位差を増幅する。最終的には、点Ｂ’で
保持していた記憶ノードはＶｃｃとなり、点Ｄ’で保持
していた記憶ノードはＧＮＤとなる。結果として、電源
遮断前にＶｃｃを保持する記憶ノードは強誘電体容量が
点Ｂ’で記憶を保持し、電源再投入後にＶｃｃを再び保
持する。同じように、電源遮断前に０Ｖを保持する強誘
電体容量は強誘電体容量が点Ｄ’で記憶を保持し、電源
投入後も０Ｖを保持する。
【００６２】本発明の実施例では、リコール時にプレー
ト線を電源電位より高い電位に駆動することにより、プ
レート線を電源電位に駆動する従来例に比べ、より大き
な電圧を強誘電体容量に印加する。このため一対の記憶
ノードに現れる電位差は、従来例に比べて更に大きくす
ることができる。
【００６３】あるいはまた、本発明の更に別の実施例に
おける第二のリコール動作では、プレート線を負電圧に
駆動することによりより高い信頼性を実現する。この実
施例における電源投入時のリコール動作について、図５
のタイミングチャートを参照して説明する。本実施例で
は、電源投入時にワード線ＷＬをトランスファゲートを
オフ状態とするローレベルに保ったまま、プレート線Ｐ
Ｌを負の第四の電位に引き下げ、これとあい前後してフ
リップフロップの電源を立ち上げる。これにより強誘電
体容量によるプレート線と記憶ノードの容量結合により
記憶ノードの夫々に電位が現れる。最終的に記憶ノード
に現れた電位はフリップフロップで増幅、ラッチするこ
とにより強誘電体容量が残留分極として記憶するデータ
を記憶ノードＱ０及びＱ１の電位に再製することが可能
である。
【００６４】このように本発明の実施例では、ストア動
作時及びリコール動作時におけるプレート線の駆動電位
を従来例から変えることにより、最終的にリコール動作
においてプレート線を立ち上げたときに記憶ノードに現
れる電位差を大きくすることができ、従来例に比べ信頼
性の高い不揮発性動作が可能となる。特に半導体集積回
路の微細化が進みこれに伴い電源電圧が低下すると、従
来例では強誘電体容量に印加できる電圧（電源電圧に等
しい）が低下し、強誘電体容量の残留分極及びリコール
時に記憶ノードに現れる電位差が小さくなり信頼性が低
下するという問題があった。本発明の実施例は電源電圧
が低下してもプレート線だけを高電位あるいは負電位に
駆動することにより十分な電圧を強誘電体容量に印加す
ることができる。このため回路設計の負担を軽減しつつ
高い信頼性を確保するのに有効である。
【００６５】以上、本発明の実施例のストア動作として
３つ、リコール動作として２つを説明したが、揮発性の
記憶をフリップフロップで行い、不揮発性の記憶を強誘
電体容量の残留分極で保持する点は共通である。さらに
この点は従来例の特開２０００−２９３９８９号公報と
も共通である。よって本発明の実施例、あるいは従来例
のストア動作とリコール動作の任意の組み合わせにおい
てもシャドーＲＡＭを実現できる。さらにはこのとき本
発明のストア動作と本発明のリコール動作の組み合わせ
については言うまでもないが、本発明のストア動作と従
来例のリコール動作、あるいは、従来例のストア動作と
本発明のリコール動作の組み合わせにおいても、従来例
に比べ低電源電圧においてより高い信頼性が得られる。
【００６６】なお、電源電位より高い電位を用いる本発
明の第一のストア動作と第一のリコール動作、あるいは
第三のストア動作と第一のリコール動作を組み合わせた
本発明の実施例においては、高電位供給回路の簡単化の
ためストア動作の第一の電位とリコール動作の第三の電
位を等しく設定することが可能である。またこれと同様
に、負電位を用いる第一のストア動作と第二のリコール
動作、あるいは第二のストア動作と第一のリコール動作
を組み合わせた本発明の実施例においては、負電位供給
回路の簡単化のためストア動作における第二の電位とリ
コール動作の第四の電位を等しく設定することが可能で
ある。
【００６７】また、第三のストア動作と第一のリコール
動作、第三のストア動作と従来例のリコール動作、ある
いは従来例のストア動作と第一のリコール動作を組み合
わせた本発明の実施例においては、プレート線を負電位
に駆動する必要がないため負電位供給回路を省略でき
る。また同様に、第二のストア動作と第二のリコール動
作、第二のストア動作と従来例のリコール動作、あるい
は従来例のストア動作と第二のリコール動作を組み合わ
せた本発明の実施例においては、プレート線を電源電位
より高い電位に駆動する必要がないため高電位供給回路
を省略できる。
【００６８】なお、従来例の特開２０００−２９３９８
９号公報にならって、本発明の実施例の説明では通常動
作時のプレート線の電位をＶｃｃ／２としている。これ
は通常動作時に強誘電体容量に印加される電圧をＶｃｃ
／２あるいは−Ｖｃｃ／２に制限するためで、強誘電体
容量の経時劣化を抑えるのに効果がある。しかしなが
ら、この強誘電体容量の経時劣化は、本発明のにより改
善される不揮発性記憶保持特性とは根本的に無関係な現
象であり、たとえ通常動作時のプレート線の電位を接地
電位あるいは電源電位にしたとしても本発明によって得
られる効果は減少するものではない。
【００６９】本発明のシャドーＲＡＭではメモリセルの
電源は従来例と同じままで、プレート線のみを高電位あ
るいは負電位で駆動することで高信頼性を実現する。こ
のためメモリセルは通常のプロセスを用いて従来例と同
じ高密度実装高速動作を実現し、プレート線駆動回路及
び高電位供給回路、低電位供給回路のみを高耐圧デバイ
スまたは負電圧デバイスで構成することが可能である。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
従来のシャドーＲＡＭに高電位供給回路と負電位供給回
路の両方あるいはどちらか一方を付加することにより、
ストア動作時あるいはリコール動作時にプレート線を電
源電位より高い高電位や負電位に駆動し、特に電源電圧
が低い場合において不揮発性の記憶保持の信頼性を高め
られるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例を示す回路図である。
【図２】強誘電体容量のＱ−Ｖ平面上のヒステリシス特
性を示す図である。
【図３】本発明のストア動作のタイミングチャートであ
る。
【図４】本発明のリコール動作時のタイミングチャート
である。
【図５】本発明の別の実施例におけるリコール動作のタ
イミングチャートである。
【図６】従来のシャドーＲＡＭの例を示す図である。
【図７】従来のストア動作のタイミングチャートであ
る。
【図８】従来のリコール動作のタイミングチャートであ
る。
【図９】従来技術を説明するための図である。
【図１０】従来技術を説明するための図である。
【図１１】従来技術を説明するための図である。
【図１２】従来技術を説明するための図である。
【図１３】従来技術を説明するための図である。
【図１４】従来技術を説明するための図である。
【図１５】従来技術を説明するための図である。
【図１６】従来技術を説明するための図である。
【図１７】従来技術を説明するための図である。
【図１８】従来技術を説明するための図である。
【符号の説明】
１、２ インバータ ３ フリップフロップ ４ プレート線駆動回路 ＢＬＮ，ＢＬＴ ビット線対 Ｆ０，Ｆ１ 強誘電体容量 Ｑ０，Ｑ１ 記憶ノード Ｍ０，Ｍ１ トランスファゲートトランジスタ Ｍ２，Ｍ３ ドライブトランジスタ ＰＬ プレート線 ＷＬ ワード線

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 相補の電位を記憶する一対の記憶ノード
    と、共通ワード線によりオンオフ制御されて前記一対の
    記憶ノードを一対のビット線に接続制御する一対のスイ
    ッチング素子と、前記一対の記憶ノードに一端が直接接
    続され他端がプレート線に接続された一対の強誘電体容
    量素子とを含むメモリセルであって、 ストア動作時において、前記一対のスイッチング素子を
    オフ状態に維持しつつ前記プレート線を電源電位より高
    い第一の電位と接地電位より低い第二の電位との間でス
    イングすることを特徴とするメモリセル。
  2. 【請求項２】 相補の電位を記憶する一対の記憶ノード
    と、共通ワード線によりオンオフ制御されて前記一対の
    記憶ノードを一対のビット線に接続制御する一対のスイ
    ッチング素子と、前記一対の記憶ノードに一端が直接接
    続され他端がプレート線に接続された一対の強誘電体容
    量素子とを含むメモリセルであって、 ストア動作時において、前記一対のスイッチング素子を
    オフ状態に維持しつつ前記プレート線を電源電位と接地
    電位より低い第二の電位との間でスイングすることを特
    徴とするメモリセル。
  3. 【請求項３】 相補の電位を記憶する一対の記憶ノード
    と、共通ワード線によりオンオフ制御されて前記一対の
    記憶ノードを一対のビット線に接続制御する一対のスイ
    ッチング素子と、前記一対の記憶ノードに一端が直接接
    続され他端がプレート線に接続された一対の強誘電体容
    量素子とを含むメモリセルであって、 ストア動作時において、前記一対のスイッチング素子を
    オフ状態に維持しつつ前記プレート線を電源電位より高
    い第一の電位と接地電位との間でスイングすることを特
    徴とするメモリセル。
  4. 【請求項４】 相補の電位を記憶する一対の記憶ノード
    と、共通ワード線によりオンオフ制御されて前記一対の
    記憶ノードを一対のビット線に接続制御する一対のスイ
    ッチング素子と、前記一対の記憶ノードに一端が直接接
    続され他端がプレート線に接続された一対の強誘電体容
    量素子とを含むメモリセルであって、 リコール動作時において、前記一対のスイッチング素子
    をオフ状態に維持しつつ前記プレート線を電源電位より
    高い第三の電位に駆動した後、前記高電位側の記憶ノー
    ドに電位を供給する電源を接地電位から規定の動作電源
    電位まで引き上げることを特徴とするメモリセル。
  5. 【請求項５】 相補の電位を記憶する一対の記憶ノード
    と、共通ワード線によりオンオフ制御されて前記一対の
    記憶ノードを一対のビット線に接続制御する一対のスイ
    ッチング素子と、前記一対の記憶ノードに一端が直接接
    続され他端がプレート線に接続された一対の強誘電体容
    量素子とを含むメモリセルであって、 リコール動作時において、前記一対のスイッチング素子
    をオフ状態に維持しつつ前記プレート線を接地電位より
    低い第四の電位に駆動し、これと相前後して前記高電位
    側の記憶ノードに電位を供給する電源を接地電位から規
    定の動作電源電位まで引き上げることを特徴とするメモ
    リセル。
  6. 【請求項６】 リコール動作時において、前記一対のス
    イッチング素子をオフ状態に維持しつつ前記プレート線
    を電源電位より高い第三の電位に駆動した後、前記高電
    位側の記憶ノードに電位を供給する電源を接地電位から
    規定の動作電源電位まで引き上げることを特徴とする請
    求項１から３の何れか一項に記載のメモリセル。
  7. 【請求項７】 リコール動作時において、前記一対のス
    イッチング素子をオフ状態に維持しつつ前記プレート線
    を接地電位より低い第四の電位に駆動し、これと相前後
    して前記高電位側の記憶ノードに電位を供給する電源を
    接地電位から規定の動作電源電位まで引き上げることを
    特徴とする請求項１から３の何れか一項に記載のメモリ
    セル。
  8. 【請求項８】 前記第三の電位が前記第一の電位と等し
    いことを特徴とする請求項６記載のメモリセル。
  9. 【請求項９】 前記第四の電位が前記第二の電位と等し
    いことを特徴とする請求項７記載のメモリセル。
  10. 【請求項１０】 前記メモリセルは、互いの入出力を一
    対の記憶ノードに相互接続した一対の論理反転素子と、
    前記一対の記憶ノードと一対のビット線の間に接続され
    共通ワード線によりオンオフ制御される一対のスイッチ
    ング素子と、前記一対の記憶ノードに一端が直接接続さ
    れ他端がプレート線に接続された一対の強誘電体容量素
    子で構成されることを特徴とする請求項１から９の何れ
    か一項に記載のメモリセル。
  11. 【請求項１１】 前記スイッチング素子がＭＯＳトラン
    ジスタであることを特徴とする請求項１０記載のメモリ
    セル。
  12. 【請求項１２】 前記論理反転素子がＣＭＯＳインバー
    タであることを特徴とする請求項１０記載のメモリセ
    ル。
  13. 【請求項１３】 前記論理反転素子がゲートを入力に接
    続し、ソースを接地し、ドレインを電源に抵抗を介して
    接続し出力とするＭＯＳトランジスタであることを特徴
    とする請求項１０記載のメモリセル。
  14. 【請求項１４】 前記メモリセルは、互いのゲート端子
    とドレイン端子を一対の記憶ノードにて相互接続する一
    対のドライブトランジスタと、共通ワード線によりオン
    オフ制御されて前記一対の記憶ノードを一対のビット線
    に接続制御する一対のアクセストランジスタと、前記一
    対の記憶ノードに一端が直接接続され他端がプレート線
    に接続された一対の強誘電体容量素子とを含むことを特
    徴とする請求項１から９の何れか一項に記載のメモリセ
    ル。
  15. 【請求項１５】 請求項１から１４の何れか一項に記載
    のメモリセルを、前記一対のビット線と前記ワード線と
    の各交点にマトリックス状に配置してなることを特徴と
    する不揮発性メモリ装置。
  16. 【請求項１６】 前記メモリセルの全てに、前記プレー
    ト線を共通に接続したことを特徴とする請求項１５記載
    の不揮発性メモリ装置。
  17. 【請求項１７】 共通接続された前記プレート線を駆動
    するプレート線駆動回路を含むことを特徴とする請求項
    １６記載の不揮発性メモリ装置。
  18. 【請求項１８】 前記プレート線駆動回路に電源電位よ
    り高い電位を供給する高電位供給回路を含むことを特徴
    とする請求項１７記載の不揮発性メモリ装置。
  19. 【請求項１９】 前記プレート線駆動回路に負電位を供
    給する負電位供給回路を含むことを特徴とする請求項１
    ７または１８記載の不揮発性メモリ装置。
  20. 【請求項２０】 前記メモリセルは通常の耐圧のデバイ
    スで構成し、前記プレート線駆動回路および前記高電位
    供給回路を高耐圧のデバイスで構成することを特徴とす
    る請求項１８記載の不揮発性メモリ装置。
  21. 【請求項２１】 前記メモリセルは通常のデバイスで構
    成し、前記プレート線駆動回路および前記負電位供給回
    路を負電圧のデバイスで構成することを特徴とする請求
    項１９記載の不揮発性メモリ装置。
  22. 【請求項２２】 前記プレート線駆動回路は、ストア動
    作時において、前記共通接続されたプレート線を接地電
    位と電源電位との間の所定電位から、前記電源電位より
    高い前記第一の電位、前記接地電位より低い前記第二の
    電位、または前記第二の電位、前記第一の電位の順に変
    化させるようにしたことを特徴とする請求項１７記載の
    不揮発性メモリ装置。
  23. 【請求項２３】 前記プレート線駆動回路は、ストア動
    作時において、前記共通接続されたプレート線を接地電
    位と電源電位との間の所定電位から、前記電源電位、前
    記接地電位より低い前記第二の電位、または前記第二の
    電位、前記電源電位の順に変化させるようにしたことを
    特徴とする請求項１７記載の不揮発性メモリ装置。
  24. 【請求項２４】 前記プレート線駆動回路は、ストア動
    作時において、前記共通接続されたプレート線を接地電
    位と電源電位との間の所定電位から、前記電源電位より
    高い前記第一の電位、接地電位、または接地電位、前記
    第一の電位の順に変化させるようにしたことを特徴とす
    る請求項１７記載の不揮発性メモリ装置。
  25. 【請求項２５】 前記プレート線駆動回路は、リコール
    動作時において、メモリセル電源の立ちあがりに先んじ
    て前記共通接続されたプレート線を前記電源電位より前
    記高い第三の電位に変化させるようにしたことを特徴と
    する請求項１７記載の不揮発性メモリ装置。
  26. 【請求項２６】 前記プレート線駆動回路は、リコール
    動作時において、メモリセル電源の立ちあがりと相前後
    して前記共通接続されたプレート線を前記接地電位より
    低い前記第四の電位に変化させるようにしたことを特徴
    とする請求項１７記載の不揮発性メモリ装置。
  27. 【請求項２７】 相補の電位を記憶する一対の記憶ノー
    ドと、共通ワード線によりオンオフ制御されて前記一対
    の記憶ノードを一対のビット線に接続制御する一対のス
    イッチング素子と、前記一対の記憶ノードに一端が直接
    接続され他端がプレート線に接続された一対の強誘電体
    容量素子とを含むメモリセルの制御方法であって、 ストア動作時において、前記一対のスイッチング素子を
    オフ状態に維持しつつ前記プレート線を電源電位より高
    い第一の電位と接地電位より低い第二の電位との間でス
    イングすることを特徴とするメモリセルの制御方法。
  28. 【請求項２８】 相補の電位を記憶する一対の記憶ノー
    ドと、共通ワード線によりオンオフ制御されて前記一対
    の記憶ノードを一対のビット線に接続制御する一対のス
    イッチング素子と、前記一対の記憶ノードに一端が直接
    接続され他端がプレート線に接続された一対の強誘電体
    容量素子とを含むメモリセルの制御方法であって、 ストア動作時において、前記一対のスイッチング素子を
    オフ状態に維持しつつ前記プレート線を電源電位と接地
    電位より低い第二の電位との間でスイングすることを特
    徴とするメモリセルの制御方法。
  29. 【請求項２９】 相補の電位を記憶する一対の記憶ノー
    ドと、共通ワード線によりオンオフ制御されて前記一対
    の記憶ノードを一対のビット線に接続制御する一対のス
    イッチング素子と、前記一対の記憶ノードに一端が直接
    接続され他端がプレート線に接続された一対の強誘電体
    容量素子とを含むメモリセルの制御方法であって、 ストア動作時において、前記一対のスイッチング素子を
    オフ状態に維持しつつ前記プレート線を電源電位より高
    い第一の電位と接地電位との間でスイングすることを特
    徴とするメモリセルの制御方法。
  30. 【請求項３０】 相補の電位を記憶する一対の記憶ノー
    ドと、共通ワード線によりオンオフ制御されて前記一対
    の記憶ノードを一対のビット線に接続制御する一対のス
    イッチング素子と、前記一対の記憶ノードに一端が直接
    接続され他端がプレート線に接続された一対の強誘電体
    容量素子とを含むメモリセルの制御方法であって、 リコール動作時において、前記一対のスイッチング素子
    をオフ状態に維持しつつ前記プレート線を電源電位より
    高い第三の電位に駆動した後、前記高電位側の記憶ノー
    ドに電位を供給する電源を接地電位から規定の動作電源
    電位まで引き上げることを特徴とするメモリセルの制御
    方法。
  31. 【請求項３１】 相補の電位を記憶する一対の記憶ノー
    ドと、共通ワード線によりオンオフ制御されて前記一対
    の記憶ノードを一対のビット線に接続制御する一対のス
    イッチング素子と、前記一対の記憶ノードに一端が直接
    接続され他端がプレート線に接続された一対の強誘電体
    容量素子とを含むメモリセルの制御方法であって、 リコール動作時において、前記一対のスイッチング素子
    をオフ状態に維持しつつ前記プレート線を接地電位より
    低い第四の電位に駆動し、これと相前後して前記高電位
    側の記憶ノードに電位を供給する電源を接地電位から規
    定の動作電源電位まで引き上げることを特徴とするメモ
    リセルの制御方法。
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