CN1637930B - 存储电路、半导体装置及电子设备 - Google Patents

Abstract

本发明公开了一种主要用于程序电路等的存储电路，该存储电路能简易、稳定地读出存储数据，其包括：具有第一端和第二端触发器；具有第一铁电电容器和第二铁电电容器，用于存储规定数据的存储部；对所述触发器供给电压，基于所述规定的数据通过控制所述第一端和所述第二端的电位，使所述规定数据保持到所述触发器的控制部；以及基于第一端或第二端的电位，锁存被所述触发器保持的规定的数据的锁存电路。

Description

存储电路、半导体装置及电子设备 

技术领域

本发明涉及一种存储电路、半导体装置及电子设备。本发明特别涉及一种简易并且工作稳定的存储电路、以及包括该存储电路的半导体装置和电子设备。 

背景技术

在日本专利特开昭64-66899号公报(专利文献1)中已被公开了作为现有技术的存储单元。在上述专利文献1中公开的存储单元包括具有两个内部节点的静态单元、及具有两个铁电电容器的非易失性部分。并且，通过对铁电电容器施加使该铁电电容器接受极化逆转的电压，以使一方的内部节点的电压比另一方的内部节点的电压稍高。由此，数据从非易失性部分传送给静态单元。 

(专利文献1)日本专利特开昭64-66899号公报 

但是，在所述专利文献1中公开的现有技术的存储单元，在将数据从非易失性部分传送给静态单元时，需要对位线预充电，还需要对铁电电容器施加电压，因此，产生操作复杂的问题。另外，在所述专利文献1中公开的现有技术的存储单元中，一方的内部节点的电压高于另一方的内部节点的电压，但是，其差值微小，因此，如果构成静态单元的晶体管的阈值电压产生制造上的偏差，就会产生静态单元误操作的问题。 

发明内容

因此，本发明的目的在于提供一种能解决上述问题的存储电路、半导体装置及电子设备。该目的通过权利要求中的独立权利要求所记述的技术特征的组合来实现。另外，从属权利要求规定了本发明的优选实施例。 

为实现所述目的，根据本发明的第一实施例，提供一种存储电路，其特征在于包括：具有第一端和第二端的触发器，其用于保持规定数据；存储部，具有第一铁电电容器及第二铁电电容器，用于根据所述第一端子和所述第二端子的电位存储所述规定数据；控制部，用于对所述触发器供给驱动电压；锁存电路，基于所述第一端或所述第二端的电位，锁存所述触发器保持的所述规定的数据。这时，优选在所述锁存电路锁存所述规定的数据后，所述控制部停止对所述触发器供给所述驱动电压。 

在这样的结构中，在第一铁电电容器及第二铁电电容器存储的存储数据被锁存电路锁存。也就是说，即便在使触发器停止工作的情况下，锁存电路也保存该存储数据。因此，根据该结构，由于能停止触发器的工作，所以，能降低施加于第一铁电电容器及第二铁电电容器的电压。因此，根据此结构，能抑制第一铁电电容器及第二铁电电容器的劣化。 

所说的向触发器供给驱动电压，包括例如，给存储电路或采用该存储电路的装置接通电源、或者改变向构成触发器的反相器的电源端提供的信号的逻辑值。另外，在触发器包括时钟控制式反相器时，使供给到时钟控制式反相器的控制端的信号的逻辑值变化。 

另外，所述第一铁电电容器对所述第一端赋予第一电容，所述第二铁电电容器对所述第二端赋予与所述第一电容不同的第二电容；所述触发器最好根据第一电容及所述第二电容，保持所述规定的数据。 

在这样的结构中，当对触发器供给驱动电压时，第一端及第二端的电位对应第一电容和第二电容而上升。就是说，第一端和第二端的电位根据第一铁电电容器和第二铁电电容器的常电介质特性的电容而上升。这样，由第一电容和第二电容来设定触发器保持的存储数据。因此，根据该构成，可以提供一种能够通过设定第一电容和第二电容能较容易地存储要存的数据、同时能以极其简易的结构读出该存储数据的存储电路。 

该存储电路优选还包括使所述第一铁电电容器及所述第二铁电电容器的两端分别形成大致相等电位的放电部。根据这样的结构，能使施加于第一铁电电容器及所述第二铁电电容器的电压大致为0V。因此，能抑制第一铁电电容器及所述第二铁电电容器的劣化。 

另外，所述放电部优选基于所述控制部开始或停止对所述触发器供给所述驱动电压的计时，对是否使所述第一铁电电容器及所述第二铁电电容器的两端分别处于大致相等的电位进行控制。根据这样的结构，例如，在触发器工作时，就能使第一铁电电容器及第二铁电电容器的两端开放，在触发器停止动作时，能使第一铁电电容器及第二铁电电容器的两端放电。因此，根据这样的结构，能使第一铁电电容器及第二铁电电容器的两端高效率地放电。 

所述控制部最好是通过对所述触发器再次供给所述驱动电压，将所述锁存电路保持的所述规定数据再次保持到所述触发器中。根据这样的结构，在锁存电路上锁存存储数据后，即使是停止触发器的操作，也能将该存储数据再次写入触发器。因此，根据这样的结构，就能将存储数据再次写入第一铁电电容器及第二铁电电容器。 

本发明最好还包括是否将所述第一端或所述第二端与所述锁存电路进行电连接的控制开关。根据这样的结构，将触发器保存的数据锁存到锁存电路时，或者，只将锁存电路锁存的数据写入触发器时，能将触发器和锁存电路电连接。因此，能防止程序电路的误动作。 

另外，所述触发器最好是通过使第二端处于第一电位或者比该第一电位高的第二电位，来保持所述的规定数据，所述锁存电路最好是具有与所述开关电连接的输入端，当所述触发器和所述输入端电连接时，所述开关可使所述输入端的电位和所述第二端的电位变为大致相等的电位。 

根据这样的结构，例如，为了使被触发器保持的存储数据锁存到锁存电路，在触发器和锁存电路电连接时，输入端的电位处于与第二端的电位大致相等的电位或者比该电位高的电位。因此，根据这样的结构，在触发器和锁存电路电连接时，能防止被触发器保存的存储数据因输入端的电位而发生变化。 

该存储电路最好还包括控制是否将所述第一端和所述第二端电连接的短路部。以这样的结构，能使第一端和第二端形成大致相等的电位，从而，能使触发器更加稳定地工作。 

根据本发明的第二实施例，提供一种包括所述存储电路的半导体装置。在这里，所谓半导体装置是指包括本发明的存储电路、且由半导体构成的装置，对其构成没有特别的限定，例如，包括需要配置具有所述存储电路的铁电存储装置、DRAM、闪存等存储装置的所有装置。 

根据本发明的第三实施例，提供一种电子设备，其特征在于包括上述半导体装置。这里，所谓的电子设备是指具有包含本发明所 涉及的半导体装置、能实现规定功能的普通设备。对其构成无特别限定，例如，包括必要配备诸如装有所述半导体装置的通用计算机装置、便携电话、PHS、PDA、电子记事本、IC卡等存储装置的所有装置。 

附图说明

图1是根据本发明的一个优选实施例的半导体装置的一个例子的铁电存储装置500的结构图。 

图2是程序电路100的第一实施例的示意图。 

图3是第一实施例的程序电路100的工作时序的示意图。 

图4是第一铁电电容器122及第二铁电电容器124的磁滞特性的示意图。 

图5是程序电路100的第二实施例的示意图。 

图6是作为根据本发明的优选实施例的一个电子设备而例举的微型计算机1000的结构立体图。 

具体实施方式

以下根据附图，围绕本发明最佳实施方式详细说明。以下说明的实施形式并非是不当限定专利申请范围中记载的本发明内容。另外，以下阐述的构成并不是全部内容都是本发明必须的构成要素。 

图1是根据本发明的优选实施例的半导体装置的一个例子的铁电存储装置500的结构图。铁电存储装置500包括存储单元阵列510、列解码器520、行解码器530、控制部540、冗余单元阵列550及冗余电路600。 

存储单元阵列510由配置成阵列状的若干铁电电容器构成。各铁电电容器由字线WL1～WLm(m是大于等于2的整数)及位线BL1～BLn(n是大于等于2的整数)中的任意的位线BL和字线WL来控制。具体讲，就是通过控制位线BL及字线WL的电位，能读出被写入该铁电电容器的数据，还能在该铁电电容器中写入数据。 

控制部540统一地控制铁电电容器500的动作。具体来说，为了从铁电电容器中读出数据、以及，要将数据写入到铁电电容器中，控制部540分别向行解码器530及列解码器520提供行地址信号和列地址信号。另外，控制部540向冗余电路600提供控制程序电路100的控制信号。另外，控制部540生成驱动铁电存储装置500的驱动电压，提供给含有程序电路100的各部分。 

行解码器530控制字线WL1～WLm的电位。具体来说，行解码器530从控制部540接收行地址信号，基于该行地址信号，选择规定的字线WLj(j是从1到m的整数)。另外，列解码器520控制位线BL1～BLn的电位。具体来说， 列解码器520从控制部540接收列地址信号，基于该列地址信号，选择规定的位线BLk(k是从1到n的整数)。由此，选择与由行解码器530选择的字线WLj、及由列解码器520选择的位线BLk相对应的铁电电容器。 

冗余电路600包括多个程序电路100构成。冗余电路600基于由程序电路100输出的输出信号及列地址信号，生成禁止对由该当输出信号及列地址信号特定的规定位线BLk进行访问的禁止信号，并提供给列译码器520。还有，冗余电路600，在选择了被禁止存取的位线BLk时，冗余电路600进行控制，使其在冗余单元阵列550中选择冗余位线BL来代替该位线BLk，即，冗余电路600将被禁止访问的位线BLk置换为冗余位线。 

图2是程序电路100的第一实施例的示意图。程序电路100包括触发器110、存储部120、放电部130、写入部150、结合部160及锁存部180。程序电路100是读出被存储在属于非易失性存储装置的存储部120中的存储数据，将被读出的该存储数据写入触发器110，再将该存储数据锁存给锁存电路180，由此，将该存储数据作为输出信号OUT提供给外部。 

触发器110包括第一反相器112和第二反相器114、及使该触发器110和外部电连接的第一端116和第二端118。第一反相器112及第二反相器114分别具有输入端及输出端，第一反相器112的输出端电连接于第二反相器114的输入端，第二反相器114的输出端电连接于第一反相器112的输入端。另外，第一反相器112的输入端和第二反相器114的输出端电连接于第一端116，第一反相器112的输出端和第二反相器114的输入端电连接于第二端118。 

具体而言，第一反相器112及第二反相器114分别由p型MOS晶体管及n型MOS晶体管构成。在第一反相器112上，驱动电压被供给p型MOS晶体管的源极或者漏极中的一方，另一方电连接于n型MOS晶体管的源极或者漏极中的一方。并且，p型MOS晶体管的源极或者漏极中的该一方及n型MOS晶体管的源极或者漏极中的该另一方构成第一反相器112的输出端，该p型MOS晶体管及该n型MOS晶体管的栅极构成第一反相器112的输入端。另外，该n型MOS晶体管的另一方接地。 

另外，在第二反相器114上也是同样，驱动电压被供给p型MOS晶体管的源极或者漏极中的一方，另一方电连接于n型MOS晶体管的源极或者漏极中的一方。另外，该n型MOS晶体管的另一方接地。并且，p型MOS晶体管的源极或者漏极中的该一方及n型MOS晶体管的源极或者漏极中的该另一方构成第二反相器114 的输出端，该p型MOS晶体管及该n型MOS晶体管的栅极构成第二反相器114的输入端。另外，该n型MOS晶体管的另一方接地。 

在本实施例中，控制部540通过改变供给触发器110的控制信号RE的逻辑值，对触发器110供给驱动该触发器110的驱动电压。在本实施例中，控制信号RE表示H逻辑时的控制信号RE的电位是VCC，表示L逻辑时的该电位是0V。因此，控制信号RE表示H逻辑时，作为驱动电压，对触发器110供给VCC，控制信号RE从H逻辑变为L逻辑时，停止对触发器110供给驱动电压。 

存储部120由第一铁电电容器122及第二铁电电容器124构成。第一铁电电容器122及第二铁电电容器124分别包括一端和另一端。第一铁电电容器122的一端电连接于第一端116，另外，第二铁电电容器124的一端电连接于第二端118。另外，第一铁电电容器122的另一端及第二铁电电容器124的另一端电连接于板线126。 

另外，为了在第一铁电电容器122及第二铁电电容器124中存储互补数据，第一铁电电容器122及第二铁电电容器124的基于常电介质特性的电容各不相同。因此，触发器110与存储部120电连接时，第一铁电电容器122对第一端116赋予规定的电容，另外，第二铁电电容器124对第二端118赋予与该规定的电容不等的电容。 

放电部130基于控制信号RE的电位，使第一铁电电容器122及第二铁电电容器124的一端及另一端的电位形成大致相等的电位。在本实施例中，放电部130通过将第一铁电电容器122和第二铁电电容器124的一端和另一端短路，由此使第一铁电电容器122和第二铁电电容器124的两端的电位形成大致相等的电位。 

具体而言，放电部130包括n型MOS晶体管132和134，所述n型MOS晶体管132的源极和漏极中的一方电连接于第一铁电电容器122的一端，另一方电连接于另一端。另外，所述n型MOS晶体管134，其源极和漏极中的一方电连接于第二铁电电容器124的一端，另一方电连接于另一端。也就是说，n型MOS晶体管132和134基于控制信号RE的电位，分别使第一铁电电容器122及第二铁电电容器124的一端和另一端短路。 

另外，放电部130最好根据控制部540对触发器110停止供给驱动电压的计时，使第一铁电电容器122和第二铁电电容器124的两端形成大致相等的电位。在本实施例中，放电部130是基于控制信号RE的逻辑值的变化，控制是否使第一铁电电容器122及第二铁电电容器124的两端短路。也就是说，放电部130停止对触发器110供给驱动电压的同时，使第一铁电电容器122及第二铁电电容器124的两端短路，在开始对触发器110供给驱动电压的同时，断开第一铁电电容器122及第二铁电电容器124的两端。 

在本发明的另一优选实施例中，放电部130也可以通过使第一铁电电容器122及第二铁电电容器124的一端的电位形成与板线126的电位大致相等的电位，由此使第一铁电电容器122及第二铁电电容器124一端和另一端的电位形成大致相等的电位。例如，将n型MOS晶体管132及134的源极或者漏极中的一方电连接于第一铁电电容器122及第二铁电电容器124的一端，而将另一方接地。于是，控制部540使n型MOS晶体管132和134导通，使第一铁电电容器122及第二铁电电容器124的一端的电压为0V，另外，通过使控制信号PL的电位为0V，由此施加到第一铁电电容器122及第二铁电电容器124上的电压大致为0V。 

写入部150基于控制信号IE及IN的电位，将存储数据写入触发器110中。具体就是写入部150由n型MOS晶体管构成，在栅 极上供给控制信号IE，源极或者漏极中的一方电连接于第一端116，另一方被供给控制信号IN。也就是说，写入部150基于控制信号IE的电位，通过控制是否将控制信号IN供给第一端116，控制第一端116的电位。由此，能对触发器110写入期望的存储数据。另外，写入部150也可以由传送栅极代替n型MOS晶体管而构成。 

耦合部160基于控制信号OE的电位，来控制是否使触发器110和锁存电路180电连接。具体就是耦合部160由n型MOS晶体管构成，对栅极供给控制信号OE，源极或者漏极中的一方电连接于第二端118，另一方电连接于锁存电路180。因此，当耦合部160电连接于触发器110和锁存电路180时，锁存电路180基于第二端118的电位，锁存由触发器110保持的存储数据。另外，在耦合部160电连接触发器110和锁存电路180的情况下，锁存电路180也可基于锁存电路锁存的数据，通过控制第二端118的电位，由此在触发器110中写入该数据。 

锁存电路180是基于控制信号LAT和第二端118的电位，锁存由触发器110保持的存储数据。锁存电路180由NAND电路182及184、输入端186及输出端188构成。另外，反相器192将逆转了控制信号LAT的逆转信号供给锁存电路180及NAND电路194的输入端。NAND电路194将控制信号LAT及该逆转信号作为输入而接收，将该控制信号LAT和该逆转信号的否定逻辑积供给锁存电路180。 

NAND电路182将控制信号LAT和该控制信号LAT的逆转信号的否定逻辑积、及输入端186的逻辑值作为输入而接收，输出该否定逻辑积和该逻辑值的否定逻辑积。NAND电路182将控制信号LAT的逆转信号和NAND电路182的输出作为输入而接收，将控制信号LAT和该输出的否定逻辑积供给输入端186。另外，输入端 186电连接于结合部160，输出端188将NAND电路184的输出电位作为输出信号OUT输出给锁存电路180的外部。 

锁存电路180在耦合部160使第二端118和输入端186电连接时，输入端186的逻辑值最好被设为H逻辑，也就是输入端186的电位最好为VCC。例如，锁存电路180在开始对锁存电路180供给电压时，输入端186的逻辑值被设为H逻辑。 

图3是第一实施例的程序电路100的操作的计时示意图。在本实施例中各控制信号是表示H逻辑或者L逻辑的数字信号。各控制信号表示H逻辑时，该控制信号的电位是与铁电存储装置500的驱动电压VCC大致相等的电位。另外，各控制信号表示L逻辑时，该控制信号的电位是接地电位，也就是0V。 

图4是第一铁电电容器122及第二铁电电容器124的磁滞特性的示意图。在该图中，纵轴表示第一铁电电容器122及第二铁电电容器124的极化量，横轴表示施加于第一铁电电容器122及第二铁电电容器124上的电压。在该图中，当第一铁电电容器122及第二铁电电容器124的一端电位比另一端的电位高时，用正号表示施加于第一铁电电容器122及第二铁电电容器124上的电压。 

另外，在本实施例中，第一铁电电容器122上被写入数据“0”，第二铁电电容器124上被写入数据“1”。也就是说，第一铁电电容器122具有基于常电介质特性的电容C0，第二铁电电容器124作为基于常电介质特性的电容具有大于电容C0的电容C1。另外，在初期状态时，施加于第一铁电电容器122和第二铁电电容器124上的电压是0V，所以这些磁滞特性分别位于C点和A点。以下参照图2～图4对本实施例的程序电路100的工作加以说明。 

首先，在初期状态时，控制信号RE表示L逻辑。因此，驱动电压不提供给触发器110，所以，第一端116和第二端118的电位变为0V。在放电部130上设置的n型MOS晶体管132和134导通，所以，第一铁电电容器122及第二铁电电容器124的一端和另一端的电位分别为0V，也就是大致相等的电位。 

其次，关于读出存储在存储部120中的存储数据、并锁存到锁存电路180上的操作加以说明。首先，控制部540将控制信号RE变化成H逻辑。控制信号一变成H逻辑，就向触发器110供给驱动电压VCC。这时，第一反相器112和第二反相器114的输入电位是0V，所以，根据电源电压的上升，第一反相器112和第二反相器114的输出电位，也就是第一端116和第二端118的电位上升。 

这时，在第一端116上由第一铁电电容器122赋予电容C0，在第二端118上由第二铁电电容器124赋予大于电容C0的电容C1。也就是说，为了使第一端116和第二端118的电位上升，需要分别对电容C0和C1充电。在本实施例中，因为在第二端118上赋予的电容比第一端的大，所以，第一端116的电位比第二端118的电位上升的快。因此，第一端116的电位比第二端118的电位更快地达到第一反相器112及第二反相器114的阈值电压Vt。在这里，所说的反相器的阈值电压Vt是指该反相器的输出的逻辑值发生变化的电压。 

第一端116的电压一达到阈值电压Vt，第一反相器112的输出就变为L逻辑。因此，第一端116的电压一达到阈值电压Vt，第二端118的电位就下降为0V。另外，第二端118的电位一下降为0V，第二反相器114的输出就将变为H逻辑。因此，第一端116的电压一达到阈值电压Vt，第一端116的电位就变为和电源电压大致相等的电位。由此，触发器110就保持了使第一端116的电位成为H逻辑、又使第二端118的逻辑值为成L逻辑的存储数据。根据以上的 操作，能读出被存储在存储部120内的存储数据，该存储数据被保持到触发器110。 

其次，控制部540将控制信号LAT和OE变为H逻辑。控制信号LAT一变为H逻辑，锁存电路180的输入端186的逻辑值就变为H逻辑，另外，输出端188的逻辑值变为L逻辑。并且，因为控制信号OE一变为H逻辑，耦合部160就导通，所以，触发器110的第二端118和锁存电路180的输入端186就实现电连接。由此，输入端186的电位变为与第二端118的电位大致相等的电位，也就是0V。并且，输入端186的电位一变为0V，输出端188的电位就变为VCC。因此，锁存电路180基于第二端118的电位，锁存被写入触发器110的存储数据。也就是说，被写入触发器110的存储数据被传送给锁存电路180。于是，作为表示被写入触发器110的存储数据、也就是在存储部120中存储的存储数据的输出信号OUT，锁存电路180输出位于输出端188电位的VCC。 

其次，控制部540将控制信号RE变化为L逻辑。由此，停止对触发器110供给驱动电压，所以，第一端116和第二端118的电位变为0V。另外，控制信号RE一变为L逻辑，第一铁电电容器122及第二铁电电容器124的两端的电压分别变为与第一端116及第二端118大致相等的电位，也就是0V。就是说，施加于第一铁电电容器122及第二铁电电容器124的电压变成大致是0V，所以，第一铁电电容器122及第二铁电电容器124被放电。 

其次，围绕将锁存电路180锁存的存储数据再次存储到存储部120的再写入工作原理加以说明。首先，将被锁存电路180锁存的存储数据写入触发器110。具体来说，首先，通过控制部540使控制信号OE变为H逻辑，由此使第二端118的电位变为与输入端186的电位大致相等的电位。在本实施例中，输入端186的电位大致是0V，所以，第二端118的电位变为大致0V的状态。 

其次，控制部540使控制信号RE变为H逻辑。控制信号RE一变为H逻辑，第二端118就变为与输入端186电连接的状态，其电位大致为0V，所以，第一反相器112输出H逻辑。也就是说，第一端116的电位变为VCC。因此，触发器110保存将第一端116变为H逻辑、又将第二端118变为L逻辑的存储数据。也就是说，在触发器110中再次被写入从触发器110写入到锁存电路180的存储数据。 

其次，将再次被写入触发器110的存储数据再次存储到存储部120。若在触发器110中再次写入存储数据，第一铁电电容器122的一端的电位就变为VCC，另外，第二铁电电容器124的一端电位变为0V。这时，控制信号PL的逻辑值是L逻辑。也就是说，第一铁电电容器122的另一端的电位是0V，所以，施加于第一铁电电容器122上的电压是VCC。因此，参照图4，第一铁电电容器122的磁滞特性移动到点D，所以，在第一铁电电容器122内再次被写入数据“0”。 

其次，控制部540将控制信号PL变为H逻辑，也就是将第一铁电电容器122及第二铁电电容器124的另一端的电位变为VCC。这时，第二铁电电容器124的一端的电位是0V，所以，施加于第二铁电电容器124上的电压变为一VCC。因此，参照图4，第二铁电电容器124的磁滞特性移动到点B，所以，在第二铁电电容器124上再次被写入数据“1”。另一方面，因为施加于第一铁电电容器122上的电压是0V，所以，其磁滞特性移动到点C。因此，再次被写入第一铁电电容器122的数据“0”以原状态被保持。根据以上的动作，被触发器110保持的存储数据和等同的存储数据再次被存储到存储部120内。 

其次，就在存储部120中存储所期望的存储数据的写入工作加以说明。在下面的实施例中所说明的是在存储部120内存储与已存 储在存储部120内的存储数据不同的操作，也就是在第一铁电电容器122上写入数据“1”、在第二铁电电容器124上写入数据“0”的操作。 

首先，在触发器110从锁存电路180电断开的状态下，通过控制部540使控制信号IE变为H逻辑，由此导通构成写入部150的n型MOS晶体管。并且，通过控制部540将控制信号IN的电位变为0V，由此将第一端116的电位变为0V。因此，第一反相器112的输出变为H逻辑，所以第二端118的电位变为VCC的同时，第二反相器114的输出变为L逻辑。 

这时，控制信号PL的逻辑值是L逻辑，也就是第二铁电电容器124的另一端的电位是0V，所以，施加于第二铁电电容器124上的电压变为VCC。因此，参照图4，第二铁电电容器124的磁滞特性移动到点D，所以在第二铁电电容器124上被重新写入数据“0”。 

其次，控制部540将控制信号PL变为H逻辑，也就是将第一铁电电容器122及第二铁电电容器124的另一端的电位变为VCC。这时，第一铁电电容器122的一端的电位为0V，所以施加于第一铁电电容器122上的电压变为一VCC。因此，参照图4，第一铁电电容器122的磁滞特性移动到点B，所以在第一铁电电容器122上被重新写入数据“1”。另一方面，施加于第二铁电电容器124上的电压大致是0V，所以，其磁滞特性移动到点C。因此，被写入第二铁电电容器124的数据“0”被原样地保持。根据以上动作，与被触发器110保持的存储数据不同的存储数据被重新存储到存储部120内。 

图5是程序电路100的第二实施例的示意图。下面，以不同于第一实施例的点为中心、对第二实施例的程序电路100加以说明。 还有，对于使用与第一实施例相同的附图标记的结构，具有与第一实施例相同的功能。另外，控制部540也和第二实施例同样控制本实施例的程序电路100。也就是说，控制部540采用与第二实施例相同的计时控制各控制信号。 

第二实施例的程序电路100在第一实施例的构成上，还附加了短路部170。短路部170使第一端116和第二端118短路。也就是说，短路部170使第一端116的电位和第二端118的电位形成大致相等的电位。 

在本实施例中，短路部170由n型MOS晶体管构成。具体而言，该n型MOS晶体管的源极或者漏极的一方电连接于第一端116，另一方电连接于第二端118。于是，该n型MOS晶体管基于供给栅极的控制信号EQ的电位，控制是否使第一端116和第二端118短路。控制信号RE变为H逻辑时，第一端116的电位和第二端118的电位通过将短路部170短路可以为大致相等的电位，所以，能够防止因触发器110的噪声等原因造成的误动作。 

图6是表示作为根据本发明的优选实施例的一个电子设备举例的微型计算机1000结构的立体图。在图6中，微型计算机1000由显示板1002和具有键盘1004的本体部1006构成。作为该微型计算机1000的本体部1006的存储媒体、特别是非易失性存储，可使用含有本发明的存储电路的半导体装置。 

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。 

附图标记说明 

100程序电路 

110触发器 

112第一反相器 

114第二反相器 

116第一端 

118第二端 

120存储部 

122第一铁电电容器 

124第二铁电电容器 

126板线 

130放电部 

150写入部 

160耦合部 

170短路部 

180锁存部 

500铁电存储装置 

510存储单元阵列 

520列解码器 

530行解码器 

540控制部 

550冗余单元阵列 

600冗余电路 

Claims (12)

1.一种存储电路，其特征在于，包括：

触发器，具有第一端和第二端，用于保持规定数据；

存储部，具有第一铁电电容器和第二铁电电容器，用于根据所述第一端子和所述第二端子的电位存储所述规定数据；

控制部，用于向所述触发器提供驱动电压；以及

锁存电路，基于所述第一端或所述第二端的电位，锁存所述触发器保持的所述规定数据。

2.根据权利要求1所述的存储电路，其特征在于，所述第一铁电电容器向所述第一端提供第一电容，所述第二铁电电容器向所述第二端提供与所述第一电容不同的第二电容；

所述触发器基于所述第一电容及所述第二电容，保持所述规定数据。

3.根据权利要求1或2所述的存储电路，其特征在于，所述控制部在所述锁存电路锁存了所述规定数据后，停止向所述触发器提供所述驱动电压。

4.根据权利要求1所述的存储电路，其特征在于，还包括使所述第一铁电电容器及所述第二铁电电容器的两端分别形成大致相等电位的放电部。

5.根据权利要求4所述的存储电路，其特征在于，所述放电部根据所述控制部开始或停止向所述触发器提供所述驱动电压的时间，控制是否分别使所述第一铁电电容器和所述第二铁电电容器的两端形成大致相等的电位。

6.根据权利要求1所述的存储电路，其特征在于，所述控制部通过向所述触发器再次提供所述驱动电压，而使所述锁存电路保持的所述规定数据再次保持到所述触发器。

7.根据权利要求1所述的存储电路，其特征在于，还包括控制开关，用于控制是否将所述第一端或所述第二端与所述锁存电路电连接。

8.根据权利要求7所述的存储电路，其特征在于，所述触发器通过使第二端处于第一电位或者比所述第一电位高的第二电位，以保持所述规定数据；

所述锁存电路包括与所述开关实现电连接的输入端，当所述开关使所述触发器和所述输入端电连接时，所述输入端的电位变成和所述第二端的电位大致相等的电位。

9.根据权利要求1所述的存储电路，其特征在于，所述存储电路还包括短路部，用于控制是否将所述第一端和所述第二端进行电连接。

10.根据权利要求1所述的存储电路，其特征在于，在所述第一铁电电容器及所述第二铁电电容器中写入互补数据。

11.一种半导体装置，其特征在于包括权利要求1至10中任意一项所述的存储电路。

12.一种电子设备，其特征在于包括权利要求11所述的半导体装置。

Images