JP3822286B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は主に強誘電体キャパシタを用いた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
現在の代表的な半導体メモリ装置はダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、最近になってそのＤＲＡＭの電荷蓄積キャパシタの絶縁膜に強誘電体を使った強誘電体メモリ装置なるものが開発された。このメモリ装置は、ＤＲＡＭが揮発性メモリであるのに対し、外部電界を取り去っても分極が残る強誘電体特有の性質によって、不揮発性メモリとして使用できる。また、既存の書換可能な不揮発性メモリ装置に対しても、消費電力が少なく書換速度が速いなどの優れた特性を有している。そのため次世代の主力メモリ装置として関心が高まっている。
【０００３】
図８は従来の強誘電体キャパシタを用いた２Ｔｒ−２Ｃ（２Transistor−２Capacitance ）型半導体メモリ装置の一例を示す回路図である。図８において、１と２は強誘電体キャパシタである。３と４はアクセストランジスタで、図の例ではＮＭＯＳトランジスタを使用している。５はワード線、６はセルプレート、７と８はビット線、９と１０はデータ線である。１１はビット線７と８の電位差を増幅する差動増幅器で、図の例では制御信号φs で活性、不活性を制御できるクロックドＣＭＯＳインバータ２個で構成されている。１２はビット線７とデータ線９、およびビット線８とデータ線１０を接続するトランスファゲートで、制御信号φt によってそれらの電気的接続・非接続を制御することができる。１３は入力データおよび出力データをラッチする回路で、図の例ではＣＭＯＳインバータ２個で構成されている。１４はワード線ドライバ、１５はセルプレートドライバで、それぞれ制御信号φw とφc に基づいて、ワード線５とセルプレート６の電位を変化させる。１６はプリチャージ回路で、制御信号／φp に基づいてビット線７と８をグラウンド電位にする。また、データ線９と１０は入力回路と出力回路に接続されている。
【０００４】
図９は図８の半導体メモリ装置でのデータ読み出し動作のタイミングを示した読み出し動作タイミング図である。ＷＬ，ＣＰ，ＢＬ，／ＢＬ，ＤＬ，／ＤＬはそれぞれワード線５，セルプレート６，ビット線７，ビット線８，データ線９，データ線１０の電位であり、φs ，φt ，／φp はそれぞれ差動増幅器１１，トランスファゲート１２，プリチャージ回路１６の制御信号のレベルである。この装置でのデータの読み出し動作について、図８と図９を用いて説明する。
【０００５】
初期状態として図８の各ノードは全てグラウンド電位にあるとする。まず、ワード線５の電位を上げてＮＭＯＳトランジスタ３と４をオンさせ、セルプレート６の電位を上げる。すると、強誘電体キャパシタ１と２の自発分極の向きが反転するか否かによって異なる電位がビット線７と８に現れる。つぎに、制御信号φs をイネーブルにして差動増幅器１１を活性化させ、ビット線７と８の電位差を増幅する。増幅が終わった後に制御信号φt をイネーブルにしてトランスファゲート１２をオンさせ、ビット線７と８の電位をラッチ回路１３へ送り、出力回路によって外部へデータを出力する。図９のように読み出したデータとラッチ回路のデータが異なる場合は差動増幅器１１がラッチ回路１３の電位を反転させる。
【０００６】
一方、メモリセルのデータは読み出しによって破壊されているため、続いて再書き込みの動作に入る。まず、差動増幅器１１を活性化したまま、セルプレート６の電位を下げる。ビット線７もしくは８に保たれている電位によってメモリセルに書き込みが行われた後、ワード線５の電位を下げてＮＭＯＳトランジスタ３と４をオフにする。つぎに、制御信号φt とφs をディスイネーブルにして、トランスファゲート１２をオフにし差動増幅器１１を不活性にする。最後に、制御信号／φp をハイレベルにしてビット線７と８をグラウンド電位にプリチャージすれば、読み出し動作は完了する。
【０００７】
書き込み動作の場合は、前述した再書き込み時のデータを外部から入力すれば良い。すなわち、入力回路からデータ線９と１０に電位を出力し、メモリセルからデータを読み出して差動増幅器１１で増幅した後、トランスファゲート１２をオンにすれば、入力されたデータによってビット線７と８の電位が決まり、メモリセルへ所望のデータが書き込まれる。その書き込み動作タイミング図を図１０に示す（各信号名の意味は図９と同様であるので、その説明は省略する）。なお、図１０のようにメモリセルに記憶されていたデータと入力データが異なっている場合は、差動増幅器１１によってラッチされていたデータは、入力回路によって反転させられる。
【０００８】
【発明が解決しようとする課題】
従来の装置では、強誘電体キャパシタの電圧−電荷量曲線が偏ること（インプリント現象）によって、電源の供給が無い状態でのデータ保持能力（リテンション特性）が劣化する問題があった。図１１はその電圧−電荷量曲線とその偏りの様子を示したものであり、横軸はキャパシタの両端にかかる電圧を、縦軸はキャパシタの電極にあらわれる電荷量をとっている。図１１に示すように、強誘電体キャパシタは、外部からの電圧が０（Ｖ）の場合でも電極に残留電荷Ｐｒが現れる。
【０００９】
今、強誘電体キャパシタは実線２０で示されるような状態にあるとする。２Ｔｒ−２Ｃ型の場合、データを保持している２つの強誘電体キャパシタは、それぞれ実線２０上の点２１と点２２の状態にあり、その残留電荷の差２Ｐｒによって、電源の供給が無い状態でもデータを保持する。この状態で放置すると、残留分極による内部電界によって強誘電体膜中で特性の変化が起こる。そのため電圧−電荷量曲線は、点２１の状態にある強誘電体キャパシタについては点線２３のように、点２２にある強誘電体キャパシタについては１点鎖線２４のように変化する。その後、逆データを書き込んだ場合、２つの強誘電体キャパシタはそれぞれ点２５と点２６の状態になる。したがって、残留電荷の差が、点２１と点２２の差２Ｐｒから、点２５と点２６の差２Ｐｒｉに減少するためリテンション特性が劣化する。
【００１０】
したがって、この発明の目的は、残留電荷の減少によるリテンション特性の劣化を防止することができる半導体メモリ装置を提供することである。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の半導体メモリ装置は、入力されたデータとメモリセルに記憶されていたデータとが等しいか異なるかを判断する比較回路と、比較回路の出力に基づき入力されたデータとメモリセルに記憶されていたデータとが異なるときに、メモリセルの強誘電体に印加する所望の電圧を所望の方法、例えば、書き込み電圧の印加時間を長くする、また書き込み電圧を高くする、また書き込み電圧を印加して書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転を繰り返してメモリセルの強誘電体の分極反転を行わせる（いわゆる、リフレッシュ動作）ための制御回路を有している。
【００１２】
この発明の構成によれば、入力されたデータとメモリセルに記憶されていたデータとが異なるときに、メモリセルの強誘電体キャパシタに印加する電圧を、両データが同じときとは異ならせることによって、残留分極による内部電界によって生じた特性の変化を打ち消し、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化を防止することができる。また、入力されたデータとメモリセルに記憶されていたデータとが異なるときに上記の特性変化を打ち消すためのリフレッシュ動作を行い、上記両データが同じであるときは上記のリフレッシュ動作を行わないので、特性変化の打ち消しのための消費電力の増加を少なくすることができるとともに、強誘電体膜疲労を低減することができる。
【００１３】
【発明の実施の形態】
請求項１記載の半導体メモリ装置は、誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、メモリセルからビット線に読み出された記憶データとデータ線に入力された書き込みデータとを比較する比較回路と、比較回路からの信号に基づき記憶データと書き込みデータとが異なるときにメモリセルへ印加する書き込み電圧の印加時間を長くする制御回路とを備えている。
【００１４】
この構成によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧の印加時間が長くなる。その結果、残留分極による内部電界によって生じた特性の変化が打ち消され、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化が防止される。
【００１５】
請求項２記載の半導体メモリ装置は、誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、メモリセルからビット線に読み出された記憶データとデータ線に入力された書き込みデータとを比較する比較回路と、比較回路からの信号に基づき記憶データと書き込みデータとが異なるときにメモリセルへ印加する書き込み電圧を高くする制御回路とを備えている。
【００１６】
この構成によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧が高くなる。その結果、残留分極による内部電界によって生じた特性の変化が打ち消され、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化が防止される。この際、電圧を高くして打ち消しを行っているので、特性の変化の打ち消しが効果的に行われる。
【００１７】
請求項３記載の半導体メモリ装置は、誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、メモリセルからビット線に読み出された記憶データとデータ線に入力された書き込みデータとを比較する比較回路と、比較回路からの信号に基づき記憶データと書き込みデータとが異なるときに書き込み電圧を印加して書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転を繰り返してメモリセルの強誘電体の分極反転を行わせる制御回路とを備えている。
【００１８】
この構成によると、記憶データと書き込みデータとが異なるときには、書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転が繰り返されてメモリセルの強誘電体の分極反転が行われる。その結果、残留分極による内部電界によって生じた特性の変化が打ち消され、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化が防止される。また、メモリセルの強誘電体の分極反転は記憶データと書き込みデータとが異なるときに行い、上記両データが同じときには行わないので、消費電力の増加が少なく、分極反転の繰り返しによる誘電体膜疲労が少ない。
【００１９】
上記の誘電体膜疲労という現象は、自発分極（図１１の２Ｐｒ）の大きさが、強誘電体の分極反転を繰り返すことにより減少することをいう。誘電体膜疲労によって、自発分極の大きさが一定以上確保されなくなると、データを読み出したときに、ビット線に十分な電位差が発生せず、センスアンプの特性や、ビット線容量のばらつき等の影響を強く受け、データを正しく出力できなくなる。
【００２０】
以下、この発明の実施の形態について図面を参照しながら説明する。
〔第１の実施の形態〕
図１は本発明の第１の実施の形態における半導体メモリ装置の回路図を示したものである。各構成要素のうち図８と同じ番号を付してあるものは基本的に同じものであり、それらの説明は省略する。図１において、３０は入力データ（データ線９，１０上のデータ）とメモリセルに記憶していたデータ（ビット線７，８上のデータ）とが同じか異なるかを比較判定する比較回路で、図１の例では排他的論理和（exclusive-OR) 回路が使用されている。なお、図１ではビット線７とデータ線９に接続している排他的論理和回路と、ビット線８とデータ線１０に接続している排他的論理和回路があるが、どちらか一方しか無い場合も問題はない。
【００２１】
３１はデータ比較を行う比較回路３０からの信号に基づいて、書き込み動作を制御する書き込み動作制御回路であり、特許請求の範囲における制御回路に相当する。その働きは半導体メモリ装置の動作クロック回路で発生させた制御信号φw ，φc を受けて、比較回路３０の結果に応じて遅延をかけ、制御信号θw ，θc として出力する書き込み動作制御回路である。ここで、動作クロック回路からの制御信号φw ，φc に代わってメモリセルの周辺回路へ送られる信号をθw ，θc と付すことにする。また、制御信号θw とθc はメモリセルの周辺回路へ送られると同時に、動作クロック回路へ戻されて、以後の動作クロック信号にθw とθc に生じた遅延分を補正する。
【００２２】
上記の書き込み動作制御回路３１の回路構成は、立ち下がり遅延回路３２，３３と、立ち下がり遅延回路３２，３３を通して遅延させた信号と立ち下がり遅延回路３２，３３を通さない信号とを切り替えるためのトランスファゲート群３４と、比較回路３０からの結果をラッチするラッチ回路３５と、比較回路３０の出力をラッチ回路３５に入力するタイミングを制限するトランスファゲート３６からなる。なお、トランスファゲート３６は制御信号φh によって制御される。また、ラッチ回路１３は動作をより安定させるための回路で省いたとしても問題はない。
【００２３】
以下、この半導体メモリ装置の書き込み動作について説明する。
メモリセルからビット線７，８にデータが読み出され増幅されるまでと、入力回路によってデータ線９，１０にデータが入力されラッチ回路１３によって保持されるまでの動作は、従来例と変わらない。
本発明ではつぎのトランスファゲート１２をオンにする前に、ビット線７，８上のメモリセルのデータとデータ線９，１０上の入力データとを、比較回路３０によって比較する。
【００２４】
上記両データが同じである場合は、ハイレベルの電圧が書き込み動作制御回路３１に供給される。それをトランスファゲート３６をオンさせることで、ラッチ回路３５へ取り込ませる。その結果、トランスファゲート群３４によって、動作クロック回路からの制御信号φw ，φc がそのままメモリセル周辺回路への制御信号θw ，θc として選択される。その信号には遅延はかかっていないので、従来例で説明したような通常の書き込み動作を行う。ただし、トランスファゲート１２をオンする前にトランスファゲート３６をオフにして、その後のビット線７，８とデータ線９，１０の電位の変化の影響が書き込み動作制御回路３１に及ばないようにする必要がある。
【００２５】
上記両データが異なる場合は、ローレベルの電圧が書き込み動作制御回路３１に供給される。その場合、制御信号φw ，φc を立ち下がり遅延回路３２，３３で立ち下がり遅延させた信号が制御信号θw ，θc として出力される。その結果の動作タイミングの変化を図２に示す。φh はトランスファゲート３６の制御信号であり、それ以外の信号は図９と同様であるので、それらの説明は省略する。図２の符号４０と４１の矢印で示すように、従来動作に比べメモリセルへ書き込み電圧を印加する書き込み電圧印加時間が長くなる。また、ＣＰとＷＬが遅延した後の制御信号φs ，φt ，／φp は、θw ，θc の動作クロック回路へのフィードバックによって、ＣＰとＷＬが遅延した分だけタイミングが遅れる。
【００２６】
図３（ａ）〜（ｄ）はこの装置での再書き込みの過程をメモリセルの強誘電体キャパシタの両極板間の電圧と分極の向きによって表した図である。符号１〜８で示す各部位は、図８と同様であるため、それらの説明は省略する。また、分極の向きをその分極を発生させる電界の向きに合わせて誘電体キャパシタ１，２内の矢印で、誘電体キャパシタ１，２の極板間の電圧の向きを白抜きの矢印で表し、ビット線７，８の電位ＢＬ，／ＢＬとワード線５の電位ＷＬとセルプレート６の電位ＣＰのレベルををそれぞれの記号の下のかっこ内に“Ｈｉ”，“Ｌｏｗ”で記す。
【００２７】
電源電圧の供給がない状態では、図３（ａ）のように、強誘電体の残留分極によってデータを保持している。
このデータを読み出すときは、図３（ｂ）のようにセルプレート６の電位ＣＰをハイレベルにして強誘電体キャパシタ１の分極を反転させ、差動増幅器１１でビット線７の電位ＢＬとビット線８の電位／ＢＬをハイレベルとローレベルにする。この時、強誘電体キャパシタ２には電圧Ｖ1 がかかる。
【００２８】
続いて逆データを書き込むため、図３（ｃ）のようにビット線７の電位ＢＬとビット線８の電位／ＢＬを逆転させる。この時、強誘電体キャパシタ１には電圧Ｖ1 がかかり、データを保持していた図３（ａ）の時とは逆の向きに分極を生じさせる。本発明では、この図３（ｃ）の状態を保つ時間（書き込み電圧印加時間）を、読み出したデータと書き込むデータが異なる場合にのみ、図２の矢印４０に示すように延ばす。その結果、図３（ａ）の残留分極によって強誘電体キャパシタ１に生じた特性の変化を、除去することができる。
【００２９】
つぎに、図３（ｄ）のように、セルプレート６の電位ＣＰをローレベルにすれば、今度は強誘電体キャパシタ２に電圧Ｖ2 がかかり、データを保持していた図３（ａ）の時とは逆の向きに分極を生じさせる。この場合も強誘電体キャパシタ１の場合と同ように、強誘電体キャパシタ２に電圧Ｖ2 がかかっている時間を図２の矢印４１に示すように延ばし、強誘電体キャパシタ２の特性の変化を除去する。このようにして、図３（ａ）の状態で生じた強誘電体キャパシタ１，２の特性の変化を除去し、リテンション特性の劣化を防止する。
【００３０】
以上のように、この実施の形態によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧の印加時間を長くするので、残留分極による内部電界によって生じた特性の変化を打ち消して電圧−電荷量曲線の偏りを回復させることができ、その結果残留電荷の減少によるリテンション特性の劣化を防止できる。
【００３１】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態における半導体メモリ装置の回路図を示したものである。各構成要素のうち図１と同じ番号を付してあるものは基本的に同じものであり、それらの説明は省略する。図４において、５０はデータ比較回路３０からの結果に基づいて、書き込み動作を制御する書き込み動作制御回路であり、特許請求の範囲における制御回路に相当する。その働きは半導体メモリ装置の動作クロック回路で発生させた制御信号φw ，φc ，φs ，φt を受け、比較回路３０の結果に応じて、ビット線７，８上のデータとデータ線９，１０上のデータが異なるときに、電源電圧がより高い駆動回路に切り替えて、ワード線５とセルプレート６とビット線７，８とを駆動し、その高電圧動作がデータ線９，１０に影響しないようにトランスファゲート１２をオフにするものである。
【００３２】
その回路構成は、ワード線ドライバ５１と、セルプレートドライバ５２と、比較回路３０からの結果をラッチするラッチ回路５３と、ビット線７，８を駆動する差動増幅器１１，５６をラッチ回路５３のデータによって選択する切り替え回路５４と、ラッチ回路５３のデータによってトランスファゲート１２をオフにするトランスファゲート制御回路５５と、その他の回路からなる。５６はビット線７，８の電位差を増幅する差動増幅器であり、図の例では制御信号θs2で活性、不活性を制御できるクロックドＣＭＯＳインバータ２個で構成され、各ＣＭＯＳインバータには、図示はしてないが当然電源電圧が供給されており、差動増幅器１１を構成するＣＭＯＳインバータより高い電源電圧が印加されている。
【００３３】
ワード線ドライバ５１およびセルプレートドライバ５２は、それぞれワード線ドライバ１４とセルプレートドライバ１５に比べ、より高い駆動電圧が供給されている。トランスファゲート群３４は、ワード線ドライバ１４と５１およびセルプレートドライバ１５と５２を、ラッチ回路５３のデータによって切り替える。ラッチ回路５３は、図１のラッチ回路３５にラッチデータを初期化するためのプリチャージ回路（ＭＯＳトランジスタ）が付加されたもので、制御信号／φp によってラッチデータを初期化する。なお、説明のためラッチ回路５３の出力ノードを５７とする。
【００３４】
切り替え回路５４は、制御信号φs がハイレベルでノード５７がローレベルの時に差動増幅器１１を活性化させ、制御信号φs がハイレベルでノード５７がハイレベルの時に差動増幅器５６を活性化さる。ただし、制御信号φs がハイレベルの状態でノード５７がローレベルからハイレベルに変化するときの制御信号θs2の立ち上がりは、遅延回路５８によって、制御信号θs が立ち下がってから一定時間遅れる。トランスファゲート制御回路５５はノード５７がローレベルの時、制御信号φt がハイレベルになれば制御信号θt をハイレベルにしてトランスファゲート１２をオンにするが、制御信号φt がハイレベルであってもノード５７がローレベルからハイレベルになれば、遅延回路５９での遅延時間後に制御信号θt をローレベルにする。なお、遅延回路５８と５９は図の例ではインバータ回路が偶数個使用されており、その入力と出力とで論理レベルは反転しない。また、論理積回路等と組み合わせて、立ち上がり信号だけを遅延する回路にしても問題はない。
【００３５】
図５は図４の回路の書き込み動作のタイミングを示した動作タイミング図である。θs は差動増幅器１１を活性化させる制御信号、θs2は差動増幅器５６を活性化させる制御信号、θt はトランスファゲート１２をオン・オフする制御信号である。その他は図２と同様でありで、説明は省略する。
この実施の形態では、書き込み電圧印加時間は変えずに、キャパシタへの印加電圧を高めている。もちろん、本発明の範囲内で電圧を高め、かつ印加時間を延ばすことは可能である。
【００３６】
この装置の書き込み動作をについて図４と図５を用いて説明する。第１の実施の形態と同じようにメモリセルに記憶されていたデータと書き込みデータが同じ場合は、従来例と同じ動作を行う。異なる場合は、メモリセルからデータを読み出して差動増幅器１１でビット線の電位がハイレベルとローレベルに増幅されるまでは従来例と同じ動作を行うが、比較回路３０の結果がラッチ回路５３へ送られ、その出力ノード５７がハイレベルになることによって、まずワード線ドライバ１４とセルプレートドライバ１５が、より電源電圧の高いワード線ドライバ５１とセルプレート５２に切り替わり、ワード線５とセルプレート６の電位が上がる。また、制御信号θs がローレベルになり、差動増幅器１１が不活性になる。つぎに、トランスファゲート１２がオンしてビット線の電位が反転した後に、遅延回路５９で立ち下がり遅延された制御信号θt がローレベルになりトランスファゲート１２がオフになる。
【００３７】
ここで、制御信号θt は遅延される理由について説明する。すなわち、書き込みの際に、ビット線ＢＬ，／ＢＬの電位をデータ線ＤＬ，／ＤＬの電位に従って反転させるために必要な時間を確保するためである。従来例では、サイクル終了時までトランスファゲート１２をオンにし続けていたが、この実施の形態では、差動増幅器５６を活性化して、ビット線の電圧を高くするよりも前にトラスファゲート１２をオフにする必要がある（電圧が高くないデータ線につながったままでは、ビット線の電圧を高くできない）ため、このようにθt を、ラッチ回路５３の出力に基づいて立ち下がり遅延させた信号としている。
【００３８】
つぎに、遅延回路５８によって立ち上がり遅延された制御信号θs2がハイレベルになることによって、差動増幅器５６が活性化され、ビット線のハイレベル側の電位が上がる。この状態で強誘電体キャパシタ１には、図３（ｃ）に示す向きに電圧がかかり、分極が生じる。第１の実施の形態の時と同様にこの間に強誘電体キャパシタ１の特性の変化を除去するのであるが、従来例に比べて高い電圧がキャパシタの極板間にかかっているので、その除去する効果が大きい。また、高い電圧で書き込むことで図１１に示したような残留電荷の減少を補うことができる。
【００３９】
続いてセルプレート６の電位をローレベルにすれば、強誘電体キャパシタ２に図３（ｄ）に示す向きに電圧がかかるとともに分極が生じ、強誘電体キャパシタ１の時と同じ効果が得られる。その後、ワード線５をローレベルにし、差動増幅器５６を不活性にし、ビット線７，８とラッチ回路５３の出力ノード５７をローレベルにプリチャージすれば書き込み動作は終了する。
【００４０】
なお、この例ではワード線ドライバとセルプレートドライバと差動増幅器の駆動電圧の切り替えを、それぞれ電源電圧の異なる別々の回路を用意して切り替えているが、回路は共通にして電源電圧を切り替えるようにしても問題はない。
以上のように、この実施の形態によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧を高くするので、残留分極による内部電界によって生じた特性の変化を打ち消して電圧−電荷量曲線の偏りを回復させることができ、その結果残留電荷の減少によるリテンション特性の劣化を防止できる。この際、電圧を高くして打ち消しを行っているので、特性の変化の打ち消しを効果的に行うことができる。
【００４１】
〔第３の実施の形態〕
図６は本発明の第３の実施の形態における半導体メモリ装置の回路図を示したものである。各構成要素のうち図１と同じ番号を付してあるものは基本的に同じものであり、それらの説明は省略する。図６において、６０はデータ比較回路３０からの結果に基づいて、書き込み動作を制御する書き込み動作制御回路であり、特許請求の範囲における制御回路に相当する。その働きは、半導体メモリ装置の動作クロック回路で発生させた制御信号φc と、半導体メモリ装置内部もしくは外部からのパルス信号πとを受けて、比較回路３０の結果に応じて、書き込み動作に入る前に、メモリセルの強誘電体キャパシタ１，２のリフレッシュを行わせるものである。
【００４２】
その回路構成は、ラッチ回路６１と分周器兼カウンタ６２とからなる。ラッチ回路６１は基本的には図１のラッチ回路３５と同じであるが、分周器兼カウンタ６２からの信号によってラッチデータを初期化するプリチャージ回路（ＭＯＳトランジスタからなる）が付加されている。
分周器兼カウンタ６２には、ラッチ回路６１の出力信号θb とパルス信号πが入力されており、θb がローレベルのときはプリセット状態にあり、その出力Ｑ1 〜Ｑ4 は全てハイレベルであるが、θb がハイレベルになればパルス信号πのカウントを開始する。なお、図６の例では、Ｄ型フリップフロップを４個用いたリップキャリー型１６進ダウンカウンタが使用されているが、分周器とカウンタの機能を有した回路ならば、どのような回路を用いても問題はない。また、パルス信号πを供給する回路としては、ＣＲ発振器や水晶発振器などがあげられる。
【００４３】
６３はビット線ドライバで、ラッチ回路６１の出力ノードを制御信号θb として活性、不活性を制御するクロックドＣＭＯＳインバータからなる。
図７は図６の回路の書き込み動作のタイミングを示した書き込み動作タイミング図である。θb はラッチ回路６１の出力ノードの電位であり、その他は図２と同様であるため、説明は省略する。
【００４４】
この装置の書き込み動作について図６と図７を用いて説明する。第１の実施の形態と同じように、メモリセルに記憶されていたデータと書き込みデータが同じ場合は、従来例と同じ動作を行う。両データが異なる場合は、メモリセルからデータを読み出して差動増幅器１１でビット線の電位がハイレベルとローレベルに増幅されるまでは従来例と同じ動作を行うが、それ後の動作が異なる。つまり、比較回路３０の結果がラッチ回路６１へ送られ、制御信号θb がハイレベルになることによって、セルプレートドライバ１５の制御信号がφc から分周器兼カウンタ６２の出力Ｑ1 に切り替わり、ビット線ドライバ６３が活性化され、分周器兼カウンタ６２のプリセット状態が解除されてパルス信号πのカウントが開始される。また、制御信号θb は動作クロック回路へ戻されて、θb がハイレベルの期間動作クロックの進行を一時停止させる。なおこの例では、ビット線８の電位をビット線ドライバ６３で駆動させることで差動増幅器１１のラッチデータを反転させ、ビット線７に差動増幅器１１によってビット線８とは逆の電位を与えているが、差動増幅器１１を不活性にして、２つのビット線ドライバをそれぞれビット線７と８の両方に接続してビット線の電位を駆動しても問題はない。
【００４５】
制御信号θb がハイレベルの間は、図７に示すように、ビット線７と８の電位の変化が１周する間に、セルプレートの電位変化が２周する動作が繰り返される。ワード線５はハイレベルのままなので、強誘電体キャパシタ１と２には電圧が１回１回向きを逆にしながらかかり続けることになり、分極の反転が繰り返される。そのため、図１１にあるように強誘電体キャパシタの電圧−電荷量曲線が偏っている場合は、偏りが少なくなるように特性が変化する。一定のパルス数が分周器兼カウンタ６２に入力されれば、出力／Ｑ4 がハイレベルになり、ラッチ回路６１の出力θb がローレベルにプリチャージされる。その結果、セルプレートドライバ１５の制御信号がφc に戻され、ビット線ドライバ６３が不活性になり、分周器兼カウンタ６２がプリセット状態になる。また、動作クロック信号の進行が再開され、後は従来例通りの書き込み動作が行われる。このように、強誘電体キャパシタの電圧−電荷量特性の偏りを、分極反転を繰り返すことによって取り除き、リテンションの劣化を防止することができる。また、常に強誘電体キャパシタのリフレッシュを行う場合に比べ、分極反転による強誘電体膜疲労の点で有利である。
【００４６】
以上のように、この実施の形態によると、記憶データと書き込みデータとが異なるときには、書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転を繰り返してメモリセルの強誘電体の分極反転を行うので、残留分極による内部電界によって生じた特性の変化を打ち消して電圧−電荷量曲線の偏りを回復させることができ、その結果残留電荷の減少によるリテンション特性の劣化を防止できる。また、メモリセルの強誘電体の分極反転は記憶データと書き込みデータとが異なるときに行い、上記両データが同じときには行わないので、分極反転の繰り返しによる誘電体膜疲労が少なく、半導体メモリ装置の寿命の短縮を少なくできる。
【００４７】
以上の実施の形態では、２Ｔｒ−２Ｃ（２Transistor−２Capacitance ）型メモリセルについて述べてきたが、それらの例は全て１Ｔｒ−１Ｃ（１Transistor−１Capacitance ）型メモリセルにも応用できる。それは図８と図１と図４と図６において、強誘電体キャパシタンス２とＮＭＯＳトランジスタ４を取り除き、ビット線８にリファレンス電位を与える回路を接続すれば、１Ｔｒ−１Ｃ型のメモリ装置として動作することで明らかである。ただし、１Ｔｒ−１Ｃ型の場合は、データがハイレベルかローレベルかの判定をリファレンス電位との比較で行うため、インプリントによる強誘電体キャパシタの特性の変化の影響は、相補的にハイレベルとローレベルを判断する２Ｔｒ−２Ｃ型に比べより深刻な問題となり、本発明は特に有効である。つまり、図１１に示すようなインプリント現象の防止に関しては、どちらの場合でも同じであるが、データ読み出しのための判定方法の差により１Ｔｒ−１Ｃ型の方が、インプリント現象の影響を強く受け、総合的なデータ保持能力（リテンション特性）が大きく左右されることになるので、本発明を適用することが特に有効である。
【００４８】
【発明の効果】
本発明の半導体メモリ装置によると、メモリセルに記憶されていたデータと逆のデータを書き込む場合に、書き込み電圧を印加する時間を長くする、または書き込み電圧を高くする、あるいは書き込みに入る前に強誘電性キャパシタに加える電圧を周期的に反転させることでリフレッシュを行うことにより、電圧−電荷量曲線の偏りを除去する動作を行っているので、リテンション特性の劣化を防止することができる。また、書き込みデータと記憶されていたデータを比較して、その結果によって強誘電体キャパシタの電圧−電荷量曲線の偏りを除去する動作を行うか否か決定するので、リフレッシュによって電圧−電荷量曲線の偏りを除去する動作を行う場合、リフレッシュを常に行う場合に比べて余分な動作が少なくなり、消費電力の増加を少なく抑え、またサイクルタイムの増加を抑え、強誘電体膜疲労を抑えることができ、有利である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における半導体メモリ装置のメモリセル周辺回路を示す回路図である。
【図２】この発明の第１の実施の形態における半導体メモリ装置の書き込み動作タイミング図である。
【図３】この発明の第１の実施の形態における半導体メモリ装置のデータの記憶中および動作中の強誘電体キャパシタの電圧と分極の向きを表した概念図である。
【図４】この発明の第２の実施の形態における半導体メモリ装置のメモリセル周辺回路を示す回路図である。
【図５】この発明の第２の実施の形態における半導体メモリ装置の書き込み動作タイミング図である。
【図６】この発明の第３の実施の形態における半導体メモリ装置のメモリセル周辺回路の回路図である。
【図７】この発明の第３の実施の形態における半導体メモリ装置の書き込み動作タイミング図である。
【図８】従来の半導体メモリ装置のメモリセル周辺回路の回路図である。
【図９】従来の半導体メモリ装置の読み出し動作タイミング図である。
【図１０】従来の半導体メモリ装置の書き込み動作タイミング図である。
【図１１】強誘電体キャパシタの電圧−電荷量曲線を示すヒステリシス特性図である。
【符号の説明】
１，２ 強誘電体キャパシタ
３，４ ＮＭＯＳトランジスタ
５ ワード線
６ セルプレート
７，８ ビット線
９，１０ データ線
１１ 差動増幅器
１２ トランスファゲート
１３ ラッチ回路
１４ ワード線ドライバ
１５ セルプレートドライバ
３０ 比較回路
３１ 書き込み動作制御回路
３２，３３ 立ち下がり遅延回路
３４ トランスファゲート
３５ ラッチ回路
３６ トランスファゲート
５０ 書き込み動作制御回路
５１ ワード線ドライバ
５２ セルプレートドライバ
５３ ラッチ回路
５６ 差動増幅器
５８，５９ 遅延回路
６０ 書き込み動作制御回路
６１ ラッチ回路
６２ 分周器兼カウンタ
６３ ビット線ドライバ
【発明の属する技術分野】
本発明は主に強誘電体キャパシタを用いた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
現在の代表的な半導体メモリ装置はダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、最近になってそのＤＲＡＭの電荷蓄積キャパシタの絶縁膜に強誘電体を使った強誘電体メモリ装置なるものが開発された。このメモリ装置は、ＤＲＡＭが揮発性メモリであるのに対し、外部電界を取り去っても分極が残る強誘電体特有の性質によって、不揮発性メモリとして使用できる。また、既存の書換可能な不揮発性メモリ装置に対しても、消費電力が少なく書換速度が速いなどの優れた特性を有している。そのため次世代の主力メモリ装置として関心が高まっている。
【０００３】
図８は従来の強誘電体キャパシタを用いた２Ｔｒ−２Ｃ（２Transistor−２Capacitance ）型半導体メモリ装置の一例を示す回路図である。図８において、１と２は強誘電体キャパシタである。３と４はアクセストランジスタで、図の例ではＮＭＯＳトランジスタを使用している。５はワード線、６はセルプレート、７と８はビット線、９と１０はデータ線である。１１はビット線７と８の電位差を増幅する差動増幅器で、図の例では制御信号φs で活性、不活性を制御できるクロックドＣＭＯＳインバータ２個で構成されている。１２はビット線７とデータ線９、およびビット線８とデータ線１０を接続するトランスファゲートで、制御信号φt によってそれらの電気的接続・非接続を制御することができる。１３は入力データおよび出力データをラッチする回路で、図の例ではＣＭＯＳインバータ２個で構成されている。１４はワード線ドライバ、１５はセルプレートドライバで、それぞれ制御信号φw とφc に基づいて、ワード線５とセルプレート６の電位を変化させる。１６はプリチャージ回路で、制御信号／φp に基づいてビット線７と８をグラウンド電位にする。また、データ線９と１０は入力回路と出力回路に接続されている。
【０００４】
図９は図８の半導体メモリ装置でのデータ読み出し動作のタイミングを示した読み出し動作タイミング図である。ＷＬ，ＣＰ，ＢＬ，／ＢＬ，ＤＬ，／ＤＬはそれぞれワード線５，セルプレート６，ビット線７，ビット線８，データ線９，データ線１０の電位であり、φs ，φt ，／φp はそれぞれ差動増幅器１１，トランスファゲート１２，プリチャージ回路１６の制御信号のレベルである。この装置でのデータの読み出し動作について、図８と図９を用いて説明する。
【０００５】
初期状態として図８の各ノードは全てグラウンド電位にあるとする。まず、ワード線５の電位を上げてＮＭＯＳトランジスタ３と４をオンさせ、セルプレート６の電位を上げる。すると、強誘電体キャパシタ１と２の自発分極の向きが反転するか否かによって異なる電位がビット線７と８に現れる。つぎに、制御信号φs をイネーブルにして差動増幅器１１を活性化させ、ビット線７と８の電位差を増幅する。増幅が終わった後に制御信号φt をイネーブルにしてトランスファゲート１２をオンさせ、ビット線７と８の電位をラッチ回路１３へ送り、出力回路によって外部へデータを出力する。図９のように読み出したデータとラッチ回路のデータが異なる場合は差動増幅器１１がラッチ回路１３の電位を反転させる。
【０００６】
一方、メモリセルのデータは読み出しによって破壊されているため、続いて再書き込みの動作に入る。まず、差動増幅器１１を活性化したまま、セルプレート６の電位を下げる。ビット線７もしくは８に保たれている電位によってメモリセルに書き込みが行われた後、ワード線５の電位を下げてＮＭＯＳトランジスタ３と４をオフにする。つぎに、制御信号φt とφs をディスイネーブルにして、トランスファゲート１２をオフにし差動増幅器１１を不活性にする。最後に、制御信号／φp をハイレベルにしてビット線７と８をグラウンド電位にプリチャージすれば、読み出し動作は完了する。
【０００７】
書き込み動作の場合は、前述した再書き込み時のデータを外部から入力すれば良い。すなわち、入力回路からデータ線９と１０に電位を出力し、メモリセルからデータを読み出して差動増幅器１１で増幅した後、トランスファゲート１２をオンにすれば、入力されたデータによってビット線７と８の電位が決まり、メモリセルへ所望のデータが書き込まれる。その書き込み動作タイミング図を図１０に示す（各信号名の意味は図９と同様であるので、その説明は省略する）。なお、図１０のようにメモリセルに記憶されていたデータと入力データが異なっている場合は、差動増幅器１１によってラッチされていたデータは、入力回路によって反転させられる。
【０００８】
【発明が解決しようとする課題】
従来の装置では、強誘電体キャパシタの電圧−電荷量曲線が偏ること（インプリント現象）によって、電源の供給が無い状態でのデータ保持能力（リテンション特性）が劣化する問題があった。図１１はその電圧−電荷量曲線とその偏りの様子を示したものであり、横軸はキャパシタの両端にかかる電圧を、縦軸はキャパシタの電極にあらわれる電荷量をとっている。図１１に示すように、強誘電体キャパシタは、外部からの電圧が０（Ｖ）の場合でも電極に残留電荷Ｐｒが現れる。
【０００９】
今、強誘電体キャパシタは実線２０で示されるような状態にあるとする。２Ｔｒ−２Ｃ型の場合、データを保持している２つの強誘電体キャパシタは、それぞれ実線２０上の点２１と点２２の状態にあり、その残留電荷の差２Ｐｒによって、電源の供給が無い状態でもデータを保持する。この状態で放置すると、残留分極による内部電界によって強誘電体膜中で特性の変化が起こる。そのため電圧−電荷量曲線は、点２１の状態にある強誘電体キャパシタについては点線２３のように、点２２にある強誘電体キャパシタについては１点鎖線２４のように変化する。その後、逆データを書き込んだ場合、２つの強誘電体キャパシタはそれぞれ点２５と点２６の状態になる。したがって、残留電荷の差が、点２１と点２２の差２Ｐｒから、点２５と点２６の差２Ｐｒｉに減少するためリテンション特性が劣化する。
【００１０】
したがって、この発明の目的は、残留電荷の減少によるリテンション特性の劣化を防止することができる半導体メモリ装置を提供することである。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の半導体メモリ装置は、入力されたデータとメモリセルに記憶されていたデータとが等しいか異なるかを判断する比較回路と、比較回路の出力に基づき入力されたデータとメモリセルに記憶されていたデータとが異なるときに、メモリセルの強誘電体に印加する所望の電圧を所望の方法、例えば、書き込み電圧の印加時間を長くする、また書き込み電圧を高くする、また書き込み電圧を印加して書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転を繰り返してメモリセルの強誘電体の分極反転を行わせる（いわゆる、リフレッシュ動作）ための制御回路を有している。
【００１２】
この発明の構成によれば、入力されたデータとメモリセルに記憶されていたデータとが異なるときに、メモリセルの強誘電体キャパシタに印加する電圧を、両データが同じときとは異ならせることによって、残留分極による内部電界によって生じた特性の変化を打ち消し、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化を防止することができる。また、入力されたデータとメモリセルに記憶されていたデータとが異なるときに上記の特性変化を打ち消すためのリフレッシュ動作を行い、上記両データが同じであるときは上記のリフレッシュ動作を行わないので、特性変化の打ち消しのための消費電力の増加を少なくすることができるとともに、強誘電体膜疲労を低減することができる。
【００１３】
【発明の実施の形態】
請求項１記載の半導体メモリ装置は、誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、メモリセルからビット線に読み出された記憶データとデータ線に入力された書き込みデータとを比較する比較回路と、比較回路からの信号に基づき記憶データと書き込みデータとが異なるときにメモリセルへ印加する書き込み電圧の印加時間を長くする制御回路とを備えている。
【００１４】
この構成によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧の印加時間が長くなる。その結果、残留分極による内部電界によって生じた特性の変化が打ち消され、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化が防止される。
【００１５】
請求項２記載の半導体メモリ装置は、誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、メモリセルからビット線に読み出された記憶データとデータ線に入力された書き込みデータとを比較する比較回路と、比較回路からの信号に基づき記憶データと書き込みデータとが異なるときにメモリセルへ印加する書き込み電圧を高くする制御回路とを備えている。
【００１６】
この構成によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧が高くなる。その結果、残留分極による内部電界によって生じた特性の変化が打ち消され、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化が防止される。この際、電圧を高くして打ち消しを行っているので、特性の変化の打ち消しが効果的に行われる。
【００１７】
請求項３記載の半導体メモリ装置は、誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、メモリセルからビット線に読み出された記憶データとデータ線に入力された書き込みデータとを比較する比較回路と、比較回路からの信号に基づき記憶データと書き込みデータとが異なるときに書き込み電圧を印加して書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転を繰り返してメモリセルの強誘電体の分極反転を行わせる制御回路とを備えている。
【００１８】
この構成によると、記憶データと書き込みデータとが異なるときには、書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転が繰り返されてメモリセルの強誘電体の分極反転が行われる。その結果、残留分極による内部電界によって生じた特性の変化が打ち消され、電圧−電荷量曲線の偏りを回復させ、残留電荷の減少によるリテンション特性の劣化が防止される。また、メモリセルの強誘電体の分極反転は記憶データと書き込みデータとが異なるときに行い、上記両データが同じときには行わないので、消費電力の増加が少なく、分極反転の繰り返しによる誘電体膜疲労が少ない。
【００１９】
上記の誘電体膜疲労という現象は、自発分極（図１１の２Ｐｒ）の大きさが、強誘電体の分極反転を繰り返すことにより減少することをいう。誘電体膜疲労によって、自発分極の大きさが一定以上確保されなくなると、データを読み出したときに、ビット線に十分な電位差が発生せず、センスアンプの特性や、ビット線容量のばらつき等の影響を強く受け、データを正しく出力できなくなる。
【００２０】
以下、この発明の実施の形態について図面を参照しながら説明する。
〔第１の実施の形態〕
図１は本発明の第１の実施の形態における半導体メモリ装置の回路図を示したものである。各構成要素のうち図８と同じ番号を付してあるものは基本的に同じものであり、それらの説明は省略する。図１において、３０は入力データ（データ線９，１０上のデータ）とメモリセルに記憶していたデータ（ビット線７，８上のデータ）とが同じか異なるかを比較判定する比較回路で、図１の例では排他的論理和（exclusive-OR) 回路が使用されている。なお、図１ではビット線７とデータ線９に接続している排他的論理和回路と、ビット線８とデータ線１０に接続している排他的論理和回路があるが、どちらか一方しか無い場合も問題はない。
【００２１】
３１はデータ比較を行う比較回路３０からの信号に基づいて、書き込み動作を制御する書き込み動作制御回路であり、特許請求の範囲における制御回路に相当する。その働きは半導体メモリ装置の動作クロック回路で発生させた制御信号φw ，φc を受けて、比較回路３０の結果に応じて遅延をかけ、制御信号θw ，θc として出力する書き込み動作制御回路である。ここで、動作クロック回路からの制御信号φw ，φc に代わってメモリセルの周辺回路へ送られる信号をθw ，θc と付すことにする。また、制御信号θw とθc はメモリセルの周辺回路へ送られると同時に、動作クロック回路へ戻されて、以後の動作クロック信号にθw とθc に生じた遅延分を補正する。
【００２２】
上記の書き込み動作制御回路３１の回路構成は、立ち下がり遅延回路３２，３３と、立ち下がり遅延回路３２，３３を通して遅延させた信号と立ち下がり遅延回路３２，３３を通さない信号とを切り替えるためのトランスファゲート群３４と、比較回路３０からの結果をラッチするラッチ回路３５と、比較回路３０の出力をラッチ回路３５に入力するタイミングを制限するトランスファゲート３６からなる。なお、トランスファゲート３６は制御信号φh によって制御される。また、ラッチ回路１３は動作をより安定させるための回路で省いたとしても問題はない。
【００２３】
以下、この半導体メモリ装置の書き込み動作について説明する。
メモリセルからビット線７，８にデータが読み出され増幅されるまでと、入力回路によってデータ線９，１０にデータが入力されラッチ回路１３によって保持されるまでの動作は、従来例と変わらない。
本発明ではつぎのトランスファゲート１２をオンにする前に、ビット線７，８上のメモリセルのデータとデータ線９，１０上の入力データとを、比較回路３０によって比較する。
【００２４】
上記両データが同じである場合は、ハイレベルの電圧が書き込み動作制御回路３１に供給される。それをトランスファゲート３６をオンさせることで、ラッチ回路３５へ取り込ませる。その結果、トランスファゲート群３４によって、動作クロック回路からの制御信号φw ，φc がそのままメモリセル周辺回路への制御信号θw ，θc として選択される。その信号には遅延はかかっていないので、従来例で説明したような通常の書き込み動作を行う。ただし、トランスファゲート１２をオンする前にトランスファゲート３６をオフにして、その後のビット線７，８とデータ線９，１０の電位の変化の影響が書き込み動作制御回路３１に及ばないようにする必要がある。
【００２５】
上記両データが異なる場合は、ローレベルの電圧が書き込み動作制御回路３１に供給される。その場合、制御信号φw ，φc を立ち下がり遅延回路３２，３３で立ち下がり遅延させた信号が制御信号θw ，θc として出力される。その結果の動作タイミングの変化を図２に示す。φh はトランスファゲート３６の制御信号であり、それ以外の信号は図９と同様であるので、それらの説明は省略する。図２の符号４０と４１の矢印で示すように、従来動作に比べメモリセルへ書き込み電圧を印加する書き込み電圧印加時間が長くなる。また、ＣＰとＷＬが遅延した後の制御信号φs ，φt ，／φp は、θw ，θc の動作クロック回路へのフィードバックによって、ＣＰとＷＬが遅延した分だけタイミングが遅れる。
【００２６】
図３（ａ）〜（ｄ）はこの装置での再書き込みの過程をメモリセルの強誘電体キャパシタの両極板間の電圧と分極の向きによって表した図である。符号１〜８で示す各部位は、図８と同様であるため、それらの説明は省略する。また、分極の向きをその分極を発生させる電界の向きに合わせて誘電体キャパシタ１，２内の矢印で、誘電体キャパシタ１，２の極板間の電圧の向きを白抜きの矢印で表し、ビット線７，８の電位ＢＬ，／ＢＬとワード線５の電位ＷＬとセルプレート６の電位ＣＰのレベルををそれぞれの記号の下のかっこ内に“Ｈｉ”，“Ｌｏｗ”で記す。
【００２７】
電源電圧の供給がない状態では、図３（ａ）のように、強誘電体の残留分極によってデータを保持している。
このデータを読み出すときは、図３（ｂ）のようにセルプレート６の電位ＣＰをハイレベルにして強誘電体キャパシタ１の分極を反転させ、差動増幅器１１でビット線７の電位ＢＬとビット線８の電位／ＢＬをハイレベルとローレベルにする。この時、強誘電体キャパシタ２には電圧Ｖ1 がかかる。
【００２８】
続いて逆データを書き込むため、図３（ｃ）のようにビット線７の電位ＢＬとビット線８の電位／ＢＬを逆転させる。この時、強誘電体キャパシタ１には電圧Ｖ1 がかかり、データを保持していた図３（ａ）の時とは逆の向きに分極を生じさせる。本発明では、この図３（ｃ）の状態を保つ時間（書き込み電圧印加時間）を、読み出したデータと書き込むデータが異なる場合にのみ、図２の矢印４０に示すように延ばす。その結果、図３（ａ）の残留分極によって強誘電体キャパシタ１に生じた特性の変化を、除去することができる。
【００２９】
つぎに、図３（ｄ）のように、セルプレート６の電位ＣＰをローレベルにすれば、今度は強誘電体キャパシタ２に電圧Ｖ2 がかかり、データを保持していた図３（ａ）の時とは逆の向きに分極を生じさせる。この場合も強誘電体キャパシタ１の場合と同ように、強誘電体キャパシタ２に電圧Ｖ2 がかかっている時間を図２の矢印４１に示すように延ばし、強誘電体キャパシタ２の特性の変化を除去する。このようにして、図３（ａ）の状態で生じた強誘電体キャパシタ１，２の特性の変化を除去し、リテンション特性の劣化を防止する。
【００３０】
以上のように、この実施の形態によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧の印加時間を長くするので、残留分極による内部電界によって生じた特性の変化を打ち消して電圧−電荷量曲線の偏りを回復させることができ、その結果残留電荷の減少によるリテンション特性の劣化を防止できる。
【００３１】
〔第２の実施の形態〕
図４は本発明の第２の実施の形態における半導体メモリ装置の回路図を示したものである。各構成要素のうち図１と同じ番号を付してあるものは基本的に同じものであり、それらの説明は省略する。図４において、５０はデータ比較回路３０からの結果に基づいて、書き込み動作を制御する書き込み動作制御回路であり、特許請求の範囲における制御回路に相当する。その働きは半導体メモリ装置の動作クロック回路で発生させた制御信号φw ，φc ，φs ，φt を受け、比較回路３０の結果に応じて、ビット線７，８上のデータとデータ線９，１０上のデータが異なるときに、電源電圧がより高い駆動回路に切り替えて、ワード線５とセルプレート６とビット線７，８とを駆動し、その高電圧動作がデータ線９，１０に影響しないようにトランスファゲート１２をオフにするものである。
【００３２】
その回路構成は、ワード線ドライバ５１と、セルプレートドライバ５２と、比較回路３０からの結果をラッチするラッチ回路５３と、ビット線７，８を駆動する差動増幅器１１，５６をラッチ回路５３のデータによって選択する切り替え回路５４と、ラッチ回路５３のデータによってトランスファゲート１２をオフにするトランスファゲート制御回路５５と、その他の回路からなる。５６はビット線７，８の電位差を増幅する差動増幅器であり、図の例では制御信号θs2で活性、不活性を制御できるクロックドＣＭＯＳインバータ２個で構成され、各ＣＭＯＳインバータには、図示はしてないが当然電源電圧が供給されており、差動増幅器１１を構成するＣＭＯＳインバータより高い電源電圧が印加されている。
【００３３】
ワード線ドライバ５１およびセルプレートドライバ５２は、それぞれワード線ドライバ１４とセルプレートドライバ１５に比べ、より高い駆動電圧が供給されている。トランスファゲート群３４は、ワード線ドライバ１４と５１およびセルプレートドライバ１５と５２を、ラッチ回路５３のデータによって切り替える。ラッチ回路５３は、図１のラッチ回路３５にラッチデータを初期化するためのプリチャージ回路（ＭＯＳトランジスタ）が付加されたもので、制御信号／φp によってラッチデータを初期化する。なお、説明のためラッチ回路５３の出力ノードを５７とする。
【００３４】
切り替え回路５４は、制御信号φs がハイレベルでノード５７がローレベルの時に差動増幅器１１を活性化させ、制御信号φs がハイレベルでノード５７がハイレベルの時に差動増幅器５６を活性化さる。ただし、制御信号φs がハイレベルの状態でノード５７がローレベルからハイレベルに変化するときの制御信号θs2の立ち上がりは、遅延回路５８によって、制御信号θs が立ち下がってから一定時間遅れる。トランスファゲート制御回路５５はノード５７がローレベルの時、制御信号φt がハイレベルになれば制御信号θt をハイレベルにしてトランスファゲート１２をオンにするが、制御信号φt がハイレベルであってもノード５７がローレベルからハイレベルになれば、遅延回路５９での遅延時間後に制御信号θt をローレベルにする。なお、遅延回路５８と５９は図の例ではインバータ回路が偶数個使用されており、その入力と出力とで論理レベルは反転しない。また、論理積回路等と組み合わせて、立ち上がり信号だけを遅延する回路にしても問題はない。
【００３５】
図５は図４の回路の書き込み動作のタイミングを示した動作タイミング図である。θs は差動増幅器１１を活性化させる制御信号、θs2は差動増幅器５６を活性化させる制御信号、θt はトランスファゲート１２をオン・オフする制御信号である。その他は図２と同様でありで、説明は省略する。
この実施の形態では、書き込み電圧印加時間は変えずに、キャパシタへの印加電圧を高めている。もちろん、本発明の範囲内で電圧を高め、かつ印加時間を延ばすことは可能である。
【００３６】
この装置の書き込み動作をについて図４と図５を用いて説明する。第１の実施の形態と同じようにメモリセルに記憶されていたデータと書き込みデータが同じ場合は、従来例と同じ動作を行う。異なる場合は、メモリセルからデータを読み出して差動増幅器１１でビット線の電位がハイレベルとローレベルに増幅されるまでは従来例と同じ動作を行うが、比較回路３０の結果がラッチ回路５３へ送られ、その出力ノード５７がハイレベルになることによって、まずワード線ドライバ１４とセルプレートドライバ１５が、より電源電圧の高いワード線ドライバ５１とセルプレート５２に切り替わり、ワード線５とセルプレート６の電位が上がる。また、制御信号θs がローレベルになり、差動増幅器１１が不活性になる。つぎに、トランスファゲート１２がオンしてビット線の電位が反転した後に、遅延回路５９で立ち下がり遅延された制御信号θt がローレベルになりトランスファゲート１２がオフになる。
【００３７】
ここで、制御信号θt は遅延される理由について説明する。すなわち、書き込みの際に、ビット線ＢＬ，／ＢＬの電位をデータ線ＤＬ，／ＤＬの電位に従って反転させるために必要な時間を確保するためである。従来例では、サイクル終了時までトランスファゲート１２をオンにし続けていたが、この実施の形態では、差動増幅器５６を活性化して、ビット線の電圧を高くするよりも前にトラスファゲート１２をオフにする必要がある（電圧が高くないデータ線につながったままでは、ビット線の電圧を高くできない）ため、このようにθt を、ラッチ回路５３の出力に基づいて立ち下がり遅延させた信号としている。
【００３８】
つぎに、遅延回路５８によって立ち上がり遅延された制御信号θs2がハイレベルになることによって、差動増幅器５６が活性化され、ビット線のハイレベル側の電位が上がる。この状態で強誘電体キャパシタ１には、図３（ｃ）に示す向きに電圧がかかり、分極が生じる。第１の実施の形態の時と同様にこの間に強誘電体キャパシタ１の特性の変化を除去するのであるが、従来例に比べて高い電圧がキャパシタの極板間にかかっているので、その除去する効果が大きい。また、高い電圧で書き込むことで図１１に示したような残留電荷の減少を補うことができる。
【００３９】
続いてセルプレート６の電位をローレベルにすれば、強誘電体キャパシタ２に図３（ｄ）に示す向きに電圧がかかるとともに分極が生じ、強誘電体キャパシタ１の時と同じ効果が得られる。その後、ワード線５をローレベルにし、差動増幅器５６を不活性にし、ビット線７，８とラッチ回路５３の出力ノード５７をローレベルにプリチャージすれば書き込み動作は終了する。
【００４０】
なお、この例ではワード線ドライバとセルプレートドライバと差動増幅器の駆動電圧の切り替えを、それぞれ電源電圧の異なる別々の回路を用意して切り替えているが、回路は共通にして電源電圧を切り替えるようにしても問題はない。
以上のように、この実施の形態によると、記憶データと書き込みデータとが異なるときには、上記両データが同じときに比べて、メモリセルへ印加する書き込み電圧を高くするので、残留分極による内部電界によって生じた特性の変化を打ち消して電圧−電荷量曲線の偏りを回復させることができ、その結果残留電荷の減少によるリテンション特性の劣化を防止できる。この際、電圧を高くして打ち消しを行っているので、特性の変化の打ち消しを効果的に行うことができる。
【００４１】
〔第３の実施の形態〕
図６は本発明の第３の実施の形態における半導体メモリ装置の回路図を示したものである。各構成要素のうち図１と同じ番号を付してあるものは基本的に同じものであり、それらの説明は省略する。図６において、６０はデータ比較回路３０からの結果に基づいて、書き込み動作を制御する書き込み動作制御回路であり、特許請求の範囲における制御回路に相当する。その働きは、半導体メモリ装置の動作クロック回路で発生させた制御信号φc と、半導体メモリ装置内部もしくは外部からのパルス信号πとを受けて、比較回路３０の結果に応じて、書き込み動作に入る前に、メモリセルの強誘電体キャパシタ１，２のリフレッシュを行わせるものである。
【００４２】
その回路構成は、ラッチ回路６１と分周器兼カウンタ６２とからなる。ラッチ回路６１は基本的には図１のラッチ回路３５と同じであるが、分周器兼カウンタ６２からの信号によってラッチデータを初期化するプリチャージ回路（ＭＯＳトランジスタからなる）が付加されている。
分周器兼カウンタ６２には、ラッチ回路６１の出力信号θb とパルス信号πが入力されており、θb がローレベルのときはプリセット状態にあり、その出力Ｑ1 〜Ｑ4 は全てハイレベルであるが、θb がハイレベルになればパルス信号πのカウントを開始する。なお、図６の例では、Ｄ型フリップフロップを４個用いたリップキャリー型１６進ダウンカウンタが使用されているが、分周器とカウンタの機能を有した回路ならば、どのような回路を用いても問題はない。また、パルス信号πを供給する回路としては、ＣＲ発振器や水晶発振器などがあげられる。
【００４３】
６３はビット線ドライバで、ラッチ回路６１の出力ノードを制御信号θb として活性、不活性を制御するクロックドＣＭＯＳインバータからなる。
図７は図６の回路の書き込み動作のタイミングを示した書き込み動作タイミング図である。θb はラッチ回路６１の出力ノードの電位であり、その他は図２と同様であるため、説明は省略する。
【００４４】
この装置の書き込み動作について図６と図７を用いて説明する。第１の実施の形態と同じように、メモリセルに記憶されていたデータと書き込みデータが同じ場合は、従来例と同じ動作を行う。両データが異なる場合は、メモリセルからデータを読み出して差動増幅器１１でビット線の電位がハイレベルとローレベルに増幅されるまでは従来例と同じ動作を行うが、それ後の動作が異なる。つまり、比較回路３０の結果がラッチ回路６１へ送られ、制御信号θb がハイレベルになることによって、セルプレートドライバ１５の制御信号がφc から分周器兼カウンタ６２の出力Ｑ1 に切り替わり、ビット線ドライバ６３が活性化され、分周器兼カウンタ６２のプリセット状態が解除されてパルス信号πのカウントが開始される。また、制御信号θb は動作クロック回路へ戻されて、θb がハイレベルの期間動作クロックの進行を一時停止させる。なおこの例では、ビット線８の電位をビット線ドライバ６３で駆動させることで差動増幅器１１のラッチデータを反転させ、ビット線７に差動増幅器１１によってビット線８とは逆の電位を与えているが、差動増幅器１１を不活性にして、２つのビット線ドライバをそれぞれビット線７と８の両方に接続してビット線の電位を駆動しても問題はない。
【００４５】
制御信号θb がハイレベルの間は、図７に示すように、ビット線７と８の電位の変化が１周する間に、セルプレートの電位変化が２周する動作が繰り返される。ワード線５はハイレベルのままなので、強誘電体キャパシタ１と２には電圧が１回１回向きを逆にしながらかかり続けることになり、分極の反転が繰り返される。そのため、図１１にあるように強誘電体キャパシタの電圧−電荷量曲線が偏っている場合は、偏りが少なくなるように特性が変化する。一定のパルス数が分周器兼カウンタ６２に入力されれば、出力／Ｑ4 がハイレベルになり、ラッチ回路６１の出力θb がローレベルにプリチャージされる。その結果、セルプレートドライバ１５の制御信号がφc に戻され、ビット線ドライバ６３が不活性になり、分周器兼カウンタ６２がプリセット状態になる。また、動作クロック信号の進行が再開され、後は従来例通りの書き込み動作が行われる。このように、強誘電体キャパシタの電圧−電荷量特性の偏りを、分極反転を繰り返すことによって取り除き、リテンションの劣化を防止することができる。また、常に強誘電体キャパシタのリフレッシュを行う場合に比べ、分極反転による強誘電体膜疲労の点で有利である。
【００４６】
以上のように、この実施の形態によると、記憶データと書き込みデータとが異なるときには、書き込み動作に入る前にメモリセルの強誘電体に印加する電圧の反転を繰り返してメモリセルの強誘電体の分極反転を行うので、残留分極による内部電界によって生じた特性の変化を打ち消して電圧−電荷量曲線の偏りを回復させることができ、その結果残留電荷の減少によるリテンション特性の劣化を防止できる。また、メモリセルの強誘電体の分極反転は記憶データと書き込みデータとが異なるときに行い、上記両データが同じときには行わないので、分極反転の繰り返しによる誘電体膜疲労が少なく、半導体メモリ装置の寿命の短縮を少なくできる。
【００４７】
以上の実施の形態では、２Ｔｒ−２Ｃ（２Transistor−２Capacitance ）型メモリセルについて述べてきたが、それらの例は全て１Ｔｒ−１Ｃ（１Transistor−１Capacitance ）型メモリセルにも応用できる。それは図８と図１と図４と図６において、強誘電体キャパシタンス２とＮＭＯＳトランジスタ４を取り除き、ビット線８にリファレンス電位を与える回路を接続すれば、１Ｔｒ−１Ｃ型のメモリ装置として動作することで明らかである。ただし、１Ｔｒ−１Ｃ型の場合は、データがハイレベルかローレベルかの判定をリファレンス電位との比較で行うため、インプリントによる強誘電体キャパシタの特性の変化の影響は、相補的にハイレベルとローレベルを判断する２Ｔｒ−２Ｃ型に比べより深刻な問題となり、本発明は特に有効である。つまり、図１１に示すようなインプリント現象の防止に関しては、どちらの場合でも同じであるが、データ読み出しのための判定方法の差により１Ｔｒ−１Ｃ型の方が、インプリント現象の影響を強く受け、総合的なデータ保持能力（リテンション特性）が大きく左右されることになるので、本発明を適用することが特に有効である。
【００４８】
【発明の効果】
本発明の半導体メモリ装置によると、メモリセルに記憶されていたデータと逆のデータを書き込む場合に、書き込み電圧を印加する時間を長くする、または書き込み電圧を高くする、あるいは書き込みに入る前に強誘電性キャパシタに加える電圧を周期的に反転させることでリフレッシュを行うことにより、電圧−電荷量曲線の偏りを除去する動作を行っているので、リテンション特性の劣化を防止することができる。また、書き込みデータと記憶されていたデータを比較して、その結果によって強誘電体キャパシタの電圧−電荷量曲線の偏りを除去する動作を行うか否か決定するので、リフレッシュによって電圧−電荷量曲線の偏りを除去する動作を行う場合、リフレッシュを常に行う場合に比べて余分な動作が少なくなり、消費電力の増加を少なく抑え、またサイクルタイムの増加を抑え、強誘電体膜疲労を抑えることができ、有利である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における半導体メモリ装置のメモリセル周辺回路を示す回路図である。
【図２】この発明の第１の実施の形態における半導体メモリ装置の書き込み動作タイミング図である。
【図３】この発明の第１の実施の形態における半導体メモリ装置のデータの記憶中および動作中の強誘電体キャパシタの電圧と分極の向きを表した概念図である。
【図４】この発明の第２の実施の形態における半導体メモリ装置のメモリセル周辺回路を示す回路図である。
【図５】この発明の第２の実施の形態における半導体メモリ装置の書き込み動作タイミング図である。
【図６】この発明の第３の実施の形態における半導体メモリ装置のメモリセル周辺回路の回路図である。
【図７】この発明の第３の実施の形態における半導体メモリ装置の書き込み動作タイミング図である。
【図８】従来の半導体メモリ装置のメモリセル周辺回路の回路図である。
【図９】従来の半導体メモリ装置の読み出し動作タイミング図である。
【図１０】従来の半導体メモリ装置の書き込み動作タイミング図である。
【図１１】強誘電体キャパシタの電圧−電荷量曲線を示すヒステリシス特性図である。
【符号の説明】
１，２ 強誘電体キャパシタ
３，４ ＮＭＯＳトランジスタ
５ ワード線
６ セルプレート
７，８ ビット線
９，１０ データ線
１１ 差動増幅器
１２ トランスファゲート
１３ ラッチ回路
１４ ワード線ドライバ
１５ セルプレートドライバ
３０ 比較回路
３１ 書き込み動作制御回路
３２，３３ 立ち下がり遅延回路
３４ トランスファゲート
３５ ラッチ回路
３６ トランスファゲート
５０ 書き込み動作制御回路
５１ ワード線ドライバ
５２ セルプレートドライバ
５３ ラッチ回路
５６ 差動増幅器
５８，５９ 遅延回路
６０ 書き込み動作制御回路
６１ ラッチ回路
６２ 分周器兼カウンタ
６３ ビット線ドライバ
Claims (3)
- 誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、前記メモリセルから前記ビット線に読み出された記憶データと前記データ線に入力された書き込みデータとを比較する比較回路と、前記比較回路からの信号に基づき前記記憶データと前記書き込みデータとが異なるときに前記メモリセルへ印加する書き込み電圧の印加時間を長くする制御回路とを備えた半導体メモリ装置。
- 誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、前記メモリセルから前記ビット線に読み出された記憶データと前記データ線に入力された書き込みデータとを比較する比較回路と、前記比較回路からの信号に基づき前記記憶データと前記書き込みデータとが異なるときに前記メモリセルへ印加する書き込み電圧を高くする制御回路とを備えた半導体メモリ装置。
- 誘電体キャパシタを用いたメモリセルと、ビット線と、データ線と、前記メモリセルから前記ビット線に読み出された記憶データと前記データ線に入力された書き込みデータとを比較する比較回路と、前記比較回路からの信号に基づき前記記憶データと前記書き込みデータとが異なるときに書き込み電圧を印加して書き込み動作に入る前に前記メモリセルの強誘電体に印加する電圧の反転を繰り返して前記メモリセルの強誘電体の分極反転を行わせる制御回路とを備えた半導体メモリ装置。
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