CN109658971A - 动态随机存取存储器及其操作方法 - Google Patents

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Abstract

本公开提供一种动态随机存取存储器(DRAM)及其操作方法。该DRAM包括一存储器阵列及一控制元件。存储器阵列包括一更新单元。更新单元包括一第一存储胞及一第二存储胞。第一存储胞被配置以存储一数据，并具有一经程序化电压电平。第二存储胞被配置以具有一测试电压电平，其中第二存储胞与该第一存储胞受控于存储器阵列的同一列。控制元件被配置以当测试电压电平低于一临界电压电平时，提高经程序化电压电平与一标准电压电平之间的一电压差，标准电压电平用于判断位元逻辑，其中临界电压电平高于标准电压电平。

Description

动态随机存取存储器及其操作方法
技术领域
本公开主张2017年10月12日申请的美国正式申请案第15/782,271号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开提供一种动态随机存取存储器(dynamic random access memory，DRAM)及其操作方法，特别涉及DRAM的程序化操作及感测操作。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)是一种随机存取存储器的形态。该种形态的随机存取存储器将每个位元的数据存储在单独的电容器中。最简单的DRAM单元包括单个N型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管和单个电容器。如果电荷存储在电容器中，则根据所使用的惯例，该单元被称为存储逻辑高。如果不存在电荷，则称该单元存储逻辑低。由于电容器中的电荷随时间消耗，因此DRAM系统需要额外的更新电路来周期性地更新存储在电容器中的电荷。由于电容器只能存储非常有限的电荷量，为了快速区分逻辑1和逻辑0之间的差异，通常每个位元使用两个位元线(bit line，BL)，其中位元线对中的第一位被称为位线真(bit line true，BLT)，另一个是位元线补数(bit line complement，BLC)。单个NMOS晶体管的栅极由字元线(word line，WL)控制。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种动态随机存取存储器(DRAM)。该DRAM包括一存储器阵列及一控制元件。该存储器阵列包括一更新单元。该更新单元包括一第一存储胞及一第二存储胞。该第一存储胞被配置以存储一数据，并具有一经程序化电压电平，其中该经程序化电压电平通过该第一存储胞被程序化而得。该第二存储胞被配置以具有一测试电压电平，其中该测试电压电平通过与该第一存储胞一同被程序化而得，其中该第二存储胞与该第一存储胞受控于该存储器阵列的同一列。该控制元件被配置以当该测试电压电平低于一临界电压电平时，提高该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用于判断位元逻辑，其中该临界电压电平高于该标准电压电平。
在一些实施例中，在增加该电压差后，该控制元件降低该更新单元的一更新率。
在一些实施例中，该测试电压电平的一下降的一程度正相关(positivecorrelation)于该标准电压电平的一下降的一程度。
在一些实施例中，该测试电压电平的一下降的一程度正相关于用于程序化该第一存储胞及该第二存储胞的一程序化电压的一增加的一程度。
在一些实施例中，该DRAM还包括一观察元件，被配置以监测该测试电压电平的一下降，其中该测试电压电平的该下降为该第二存储胞衰退所形成的。
在一些实施例中，当该测试电压电平低于该临界电压电平时，该控制元件被配置以降低该标准电压电平。
在一些实施例中，该临界电压电平是一第一临界电压电平，其中当该测试电压电平低于该第一临界电压电平但仍高于一第二临界电压电平时，该控制元件被配置以降低该标准电压电平至一第一下降电压电平。
在一些实施例中，当该测试电压电平低于该第一临界电压电平及该第二临界电压电平时，该控制元件被配置以降低该标准电压电平至一第二下降电压电平，该第二下降电压电平低于该第一下降电压电平。
在一些实施例中，该测试电压电平是一第二测试电压电平，该更新单元还包括一第三存储胞，该第三存储胞被配置以具有一第三测试电压电平，其中该第三测试电压电平通过与该第一存储胞一同被程序化而得，其中当该第二测试电压电平低于该临界电压电平及该第三测试电压电平高于该临界电压电平时，该控制元件被配置以降低该标准电压电平至一第一下降电压电平。
在一些实施例中，当该第二测试电压电平及第三测试电压电平均低于该临界电压电平时，该控制元件被配置以降低该标准电压电平至一第二下降电压电平，其中该第二下降电压电平低于该第一下降电压电平。
在一些实施例中，当该测试电压电平低于该临界电压电平时，该控制元件被配置以通过增加一程序化电压增加该经程序化电压电平，其中该程序化电压用于程序化该第一存储胞及该第二存储胞。
在一些实施例中，该临界电压电平是一第一临界电压电平，其中当该测试电压电平低于该第一临界电压电平但高于一第二临界电压电平时，该控制元件被配置以增加该程序化电压至一第一程序化电压，其中该第二临界电压电平高于该标准电压电平。
在一些实施例中，当该测试电压电平低于该第一临界电压电平及该第二临界电压电平时，该控制元件被配置以增加该程序化电压至一第二程序化电压，该第二程序化电压高于该第一程序化电压。
在一些实施例中，该测试电压电平是一第二测试电压电平，该更新单元还包括一第三存储胞，该第三存储胞被配置以具有一第三测试电压电平，其中该第三测试电压电平通过与该第一存储胞一同被程序化而得，其中当该第二测试电压电平低于该临界电压电平及该第三测试电压电平高于该临界电压电平时，该控制元件被配置以增加该程序化电压至一第一程序化电压。
在一些实施例中，当该第二测试电压电平及第三测试电压电平均低于该临界电压电平时，该控制元件被配置以增加该程序化电压至一第二程序化电压，其中该第二程序化电压高于该第一程序化电压。
本公开的另一实施例提供一种动态随机存取存储器(DRAM)的操作方法。该操作方法包括：程序化一第一存储胞及一第二存储胞，该第一存储胞及该第二存储胞受控于一更新单元的一列，其中该第一存储胞具有一经程序化电压电平及该第二存储胞具有一测试电压电平，该测试电压电平通过与该第一存储胞一同被程序化而得；感测该第二存储胞的该测试电压电平；以及当该测试电压电平低该于一临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用以判断位元逻辑，其中该临界电压电平高于该标准电压电平。
在一些实施例中，当该测试电压电平低该于该临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差的该操作通过降低该标准电压电平来执行。
在一些实施例中，当该测试电压电平低于该临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差的该操作通过依靠增加一程序化电压增加该经程序化电压电平来执行。
根据本公开，可以识别出包括衰退的第一存储胞的更新单元，其中第一存储胞用以存储使用者数据。如此，能够增加与第一存储胞相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平Vp与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM的功率消耗是相对有效率地。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是根据本公开的一些实施例的一动态随机存取存储器(dynamic randomaccess memory，DRAM)的示意图。
图2是根据本公开的一些实施例的DRAM的一操作方法的流程图。
图3是根据本公开的一些实施例的DRAM的另一操作方法的流程图。
图4是根据本公开的一些实施例的DRAM的又另一操作方法的流程图。
图5是根据本公开的一些实施例的另一动态随机存取存储器(DRAM)的示意图。
图6是根据本公开的一些实施例的DRAM的一操作方法的流程图。
图7是根据本公开的一些实施例的DRAM的一操作方法的流程图。
附图标记说明：
10 动态随机存取存储器(DRAM)
12 控制元件
14 存储阵列
16 观察元件
20 方法
30 方法
40 方法
50 DRAM
54 存储阵列
60 方法
70 方法
140 第一存储胞
142 第二存储胞
144 第三存储胞
160 感测器
162 比较器
164 指示器
200 操作
202 操作
204 操作
206 操作
208 操作
210 操作
212 操作
306 操作
310 操作
314 操作
316 操作
318 操作
410 操作
416 操作
418 操作
602 操作
604 操作
606 操作
608 操作
616 操作
618 操作
710 操作
716 操作
718 操作
14A 第一更新单元
14B 第二更新单元
54A 第一更新单元
54B 第二更新单元
C0 电容器
M0 晶体管
Vc 测试电压电平
Vc2 第二测试电压电平
Vc3 第三测试电压电平
Vp 程序化电压电平
Vth 临界电压电平
WL1 字元线
WL2 字元线
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该领域中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是根据本公开的一些实施例的一动态随机存取存储器(dynamic randomaccess memory，DRAM)10的示意图。参照图1，DRAM 10包括一控制元件12、一存储器阵列14及一观察元件16。
控制元件12被配置以控制一存取操作，例如对存储器阵列14的一读取操作、一写入操作、一连续读取(burst read)操作或一连续写入(burst write)操作。另外，控制元件12被配置以增加一标准电压电平与一程序化电压电平Vp之间的一电压差，以在未增加功率消耗的情况下确保数据的正确性，其将如下所述，其中该标准电压电平用于判断位元逻辑。位元逻辑包括位元1及位元0。当一数据的一电压电平高于该标准电压电平时，该数据被，例如处理器，判定及解释为位元1或位元0，判定为位元1或位元0由设计者决定。为便于清楚叙述，在以下文字中，当一数据的一电压电平高于该标准电压电平，该数据被判定及解释为位元1。同样，当一数据电压电平低于该标准电压电平，该数据被判定及解释为位元0。
在一些实施例中，在增加该电压差后，控制元件12降低一更新单元的一更新率，其将如下说明。如此，DRAM 10的功率消耗相对有效率。在一些实施例中，控制元件12包括一中央处理单元(central processing unit，CPU)或一计算模块的一部分。
存储器阵列14包括一第一更新单元14A及一第二更新单元14B。第一更新单元14A被配置以存储数据。第二更新单元14B亦被配置以存储数据。
第一更新单元14A包括一列WL1(或称，字元线WL1)、一第一存储胞140及一第二存储胞142。第一存储胞140及第二存储胞142受控于同一列WL1，亦即，第一存储胞140及第二存储胞142以相同方法被程序化。
第一存储胞140被配置以存储数据。更具体来说，第一存储胞140包括一晶体管M0及一电容器C0。通过，例如，对晶体管M0施加程序化第一存储胞140的一程序化电压(亦即，字元线WL1上的电压)充电电容器C0，将数据存储在第一存储胞140。如此，第一存储胞140通过被程序化而被提供一经程序化电压电平Vp。在一实施例中，经程序化电压电平Vp被视为是电容器C0的一电压电平。电容器C0的电压电平代表存储的数据。在DRAM 10被使用一段时间后，第一存储胞140会逐渐衰退以及所以，例如，第一存储胞140的电容器C0逐渐衰退。结果，若在一给定的时间内以一程序化电压程序化衰退的第一存储胞140(该程序化电压为用于程序化于初始状态还未衰退的第一存储胞140的一程序化电压)，衰退的电容器C0无法被充电至一电压电平(该电压电平为未衰退的电容器C0在初始状态于该给定的时间内能够被充到的一电压电平)。因此，衰退的电容器C0的电压电平相对低，其导致一电压差的一下降，该电压差为衰退的电容器C0的该电压电平与标准电压电平之间的电压差。该电压差此后称为，与第一存储胞140相关的一电压差。结果，数据为错误的可能性将会提高。举例来说，一使用者，通过对电容器C0充电至高于该标准电压电平的一电压电平，将一数据存储至第一存储胞140中。该数据将被解释及判定是位元1。然而，当第一存储胞140衰退，该电压电平可能降低至低于该标准电压电平。结果，该数据将被解读及判定是位元0。如此，数据是不正确的。此缺陷可使用下面讨论的第二存储胞142及观察元件16予以减缓或消除。另外，第一存储胞140存储的数据与使用者执行的程序有关。因此存储在第一存储胞140的该数据称为一使用者数据，第一存储胞140可称为一使用者存储胞。
第二存储胞142作为检测第一存储胞140衰退程度的媒介。第二存储胞142具有与第一存储胞140同样的半导体结构。此外，如前所述，因为第二存储胞142与第一存储胞140由同一列WL1控制，第二存储胞142被以与第一存储胞140相同的方式程序化。因此，第二存储胞142在实质上与第一存储胞140具有同样的衰退程度。第一存储胞140的衰退的程度可通过检测第二存储胞142的衰退的程度实现。在本公开中，为了判断第二存储胞142的衰退的程度，第二存储胞142被配置以具有测试电压电平Vc，测试电压电平Vc通过与第一存储胞140一同被程序化而得。第二存储胞142衰退的程度能通过如下述的分析测试电压电平Vc的下降而判断出。此外，第二存储胞142用以存储一冗余数据，而非与使用者执行的程序相关的数据。因此，第二存储胞142被称为一冗余存储胞或一参考存储胞。
为清楚讨论，仅描述作为数据存储胞的一个第一存储胞140。然而，本公开不限于此。在其一些实施例中，第一更新单元14A可包括多个第一存储胞140。
第二更新单元14B在操作上或在组成的元件上与第一更新单元14A类似，差别在于，第二更新单元14B包括一字元线WL2。因此，第二更新单元14B的操作的说明于此予以省略。
观察元件16被配置以，基于测试电压电平Vc的下降，判断是否第二存储胞142衰退，并通知控制元件12观察结果。控制元件12，基于观察结果，增加经程序化电压电平Vp与标准电压电平之间的电压差。结果，能确保数据的正确性。
当一DRAM包括多个更新单元，如DRAM 10中，观察元件16可识别出哪个更新单元具有衰退的第一存储胞140。观察元件16提供识别结果至控制元件12。据此，控制元件12增加与识别出的更新单元的存储胞140有关的电压差。
因为有观察元件16及第二存储胞142，可以识别出包括衰退的第一存储胞140的更新单元，其中第一存储胞140用以存储使用者数据。如此，能够增加与第一存储胞140相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平Vp与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，DRAM 10的功率消耗是相对有效率地。
本公开包括两个实施例以实现电压差的增加，如下说明。在第一实例中，降低判定位元逻辑的一标准电压电平，借此增加与第一存储胞140相关的该电压差。为了更佳的了解第一实施例，假设于一初始状态下，经程序化电压电平Vp被设定为0.5伏特(volts，V)，且判定位元逻辑的该标准电压电平被设定在大约0.3V。据此，两者之间电压差为0.2V。在DRAM10被使用一段长时间以后，经程序化电压Vp下降至大约0.4V。据此，两者之间电压差将下降至0.1V。由于与第一存储胞140相关的该电压差已变小，误判第一存储胞140的位元逻辑的可能性增加。在第一实施例中，当第二存储胞142被判定为衰退时，控制元件12降低该标准电压电平，借此保持与第一存储胞140相关的该电压差不变动，或甚至增加与第一存储胞140相关的该电压差。如此，纵使第一存储胞140衰退，误判第一存储胞140的位元逻辑的可能性不会增加。另外，不需要将包括判定为衰退的第二存储胞142的更新单元的一更新率维持在一相对高的程度。据此，DRAM 10的功率消耗相对是有效率地。
在第二实施例中，增加程序化第一存储胞140及第二存储胞142的程序化电压，借此提高经程序化电压电平Vp。结果，与第一存储胞140相关的一电压差被增加。为了更佳的了解第二实施例，假设，于初始状态下，经程序化电压电平Vp被设定为0.5V，且判定位元逻辑的一标准电压电平被设定在大约0.3V。据此，两者之间电压差为0.2V。在DRAM 10被使用一段长时间以后，第一存储胞140衰退。衰退的第一存储胞140无法在一给定的时间内被充电至0.5V，如前所述。一旦第一存储胞140在一给定期间内仅能够被充电至0.4V，两者之间电压差据此被减小至0.1V。当与第一存储胞140相关的该电压差变小时，误判第一存储胞140的位元逻辑的可能性增加。在第二实施例中，为了在一给定期间内提高第一存储胞140的经程序化电压电平Vp至0.5V，一种可能的方式是增加程序化电压的电压电平(即，字元线WL1的电压电平)。通过增加程序化电压的电压电平，晶体管M0能优选地被导通。因此，第一存储胞140可在一给定的期间内被充电至0.5V或更高，借此保持与第一存储胞140相关的该电压差不变动，或甚至增加与第一存储胞140相关的该电压差。如此，纵使第一存储胞140衰退，误判第一存储胞140的位元逻辑的可能性不会增加。另外，不需要将包括判定为衰退的第二存储胞142的更新单元的一更新率维持在一相对高的程度。据此，DRAM 10的功率消耗相对是有效率地。
观察元件16包括一感测器160、一比较器162以及一指示器164。
感测器160用以检测测试电压电平Vc，以及传送指出测试电压电平Vc的感测结果至比较器162。
比较器162用以比较测试电压电平Vc与一临界电压电平Vth。临界电压电平Vth高于一标准电压电平，该标准电压电平用于判断位元逻辑。
临界电压电平Vth设定高于该标准电压电平的理由在于，控制元件12能够在经程序化电压电平Vp低于该标准电压电平之前，先增加与第一存储胞140相关的该电压差，以维持第一存储胞140存储的数据的正确性。若经程序化电压电平Vp低于该标准电压电平，可能造成数据的不正确。
指示器164，基于比较器162的比较结果，判断第二存储胞142是否衰退。控制元件12，基于指示器164的判断，增加程序化电压电平Vp与一标准电压电平之间的电压差，如先前所述。
另外，当一DRAM包括多个更新单元，如DRAM 10，指示器164可识别出哪个更新单元包括衰退的第一存储胞140。据此，控制元件12增加与识别出的更新单元的存储胞140有关的电压差。
在操作中，在DRAM 10被使用一段长时间以后，第二存储胞142会逐渐衰退，因此第二存储胞142的测试电压电平Vc会渐渐降低。若测试电压电平Vc仍高于临界电压电平Vth，观察元件16判断第二存储胞142没有衰退。结果，控制元件12维持本质上相同的与第一存储胞140相关的该电压差。替代地，若测试电压电平Vc低于临界电压电平Vth，观察元件16判断第二存储胞142衰退。结果，控制元件12增加与第一存储胞140相关的该电压差。
图2是根据本公开的一些实施例的DRAM的一操作方法20的流程图。参照图2，操作方法20包括操作200、202、204、206、208、210及212。
操作方法20从操作200开始，通过程序化一第一存储胞，提供该第一存储胞一经程序化电压电平。该第一存储胞受控于一列，并用以存储一数据。该第一存储胞存储一使用者数据，因此称为一使用者存储胞。
操作方法20继续至操作202，通过与该第一存储胞一同被程序化，提供一第二存储胞一测试电压电平。该第二存储胞与该第一存储胞受控于该存储器阵列的同一列。该第二存储胞不用以存储一使用者数据，因此被称为一冗余存储胞。
操作方法20继续至操作204，例如，通过检测该第二存储胞的该测试电压电平，监测由该第二存储胞的衰退引起的该测试电压电平的降低。在该DRAM被使用一段长时间以后，该第二存储胞逐渐的衰退，以及因此该测该试电压电平逐渐的降低。
操作方法20继续至操作206，判断该测试电压电平是否低于一临界电压电平，其中该临界电压电平高于一标准电压电平，该标准电压电平用于判断位元逻辑。位元逻辑包括位元1及位元0。若否，操作方法20继续至操作208，操作方法20将被终止。若是，操作方法20继续至操作210，在操作210中，增加该经程序化电压电平与该标准电压电平之间的一电压差，该电压差与包括该列的一更新单元有关，该标准电压电平用于判断位元逻辑。
在操作210后，在操作212中，降低包括该列的该更新单元的该更新率。
在本公开中，可以识别出包括衰退的第一存储胞的更新单元，其中该第一存储胞用以存储使用者数据。如此，能够增加与该第一存储胞相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平Vp与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM的功率消耗是相对有效率地。
图3是根据本公开的一些实施例的DRAM的一操作方法30的流程图。参照图3，操作方法30与图2中的操作方法20类似，差别在于，操作方法30还包括操作306、310、314、316及318。
在操作306中，判断是否该测试电压电平低于一第一临界电压电平Vth1，其中第一临界电压电平Vth1高于一标准电压电平，该标准电压电平用于判断位元逻辑。若否，操作方法30继续至操作208。若是，操作方法30继续至操作310，降低用于判断位元逻辑的该标准电压电平至一第一下降电压电平。
在操作314中，判断是否该测试电压电平低于一第二临界电压电平Vth2，其中第二临界电压电平Vth2低于第一临界电压电平Vth1及高于该标准电压电平。若否，操作方法30继续至操作316，维持该标准电压电平在该第一下降电压电平。若是，操作方法30继续至操作318，降低该标准电压电平至一第二下降电压电平，其中该第二下降电压电平低于该第一下降电压电平。
综上所述，一测试电压电平的一下降的一程度正相关(positive correlation)于一标准电压电平的一下降的一程度。
在本公开中，可以识别出包括衰退的第一存储胞的更新单元，其中该第一存储胞用以存储使用者数据。如此，能够增加与该第一存储胞相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平Vp与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM的功率消耗是相对有效率地。又，因为该标准电压电平的调降程度可根据该第二存储胞的衰退程度作调整，采用本公开的方法操作的DRAM的应用将相对有弹性。
图4是根据本公开的一些实施例的DRAM的一操作方法40的流程图。参照图4，操作方法40与图3中的操作方法30类似，差别在于，操作方法40还包括操作410、416及418。
在操作306后，在操作410中，通过增加一程序化电压至一第一程序化电压，增加该经程序化电压电平，其中该程序化电压用于程序化该第一存储胞及该第二存储胞。通过增加该程序化电压，衰退的第一存储胞的电容器可被充电到一电压电平(该电压电平为未衰退的电容器能够被充到的一电压电平)或更高的电压电平，借此保持与该第一存储胞相关的该电压差不变动，或甚至增加与该第一存储胞相关的该电压差。如此，纵使该第一存储胞衰退，误判该第一存储胞的位元逻辑的可能性不会增加。
在操作314后，在操作416中，维持该程序化电压在该第一程序化电压。或者，在操作314后，在操作418中，通过增加该程序化电压至一第二程序化电压，增加该经程序化电压电平，其中该第二程序化电压高于该第一程序化电压。
综上所述，一测试电压电平的一下降的一程度正相关于用于程序化一第一存储胞及一第二存储胞的一程序化电压的一增加的一程度。
在本公开中，可以识别出包括衰退的第一存储胞的更新单元，其中该第一存储胞用以存储使用者数据。如此，能够增加与该第一存储胞相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平Vp与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM的功率消耗是相对有效率地。又，因为一程序化电压的调升程度可根据该第二存储胞的衰退程度作调整，采用本公开的方法操作的DRAM的应用将相对有弹性。
图5是根据本公开的一些实施例的另一动态随机存取存储器(dynamic randomaccess memory，DRAM)50的示意图。参照图5，DRAM 50与图1中DRAM10类似，差别在于，DRAM50还包括一存储器阵列54。存储器阵列54包括一第一更新单元54A及一第二更新单元54B。第一更新单元54A及第二更新单元54B分别与图1中的更新单元14A及14B类似，差别在于，第一更新单元54A及一第二更新单元54B各还包括一第三存储胞144。第三存储胞144被提供一第三测试电压电平Vc，第三测试电压电平Vc通过与第一存储胞140和第二存储胞142一同被程序化而得。在本实施例中，第三存储胞144被提供的第三测试电压电平Vc与第二存储胞142相同，但本公开不限于此。在其它实施例中，第三存储胞144具有与第二存储胞142不同的测试电压电平Vc。为了便于讨论，第二存储胞142的测试电压电平Vc称为第二测试电压电平Vc2，第三存储胞144的测试电压电平Vc称为第三测试电压电平Vc3。
第三存储胞144的功能和操作与第二存储胞142的类似，因此，于此省略详细的描述。
当第二测试电压电平Vc2低于临界电压电平Vth而第三测试电压电平Vc3维持高于临界电压电平Vth时，控制元件12降低该标准电压电平至一第一下降电压电平。或者，当第二测试电压电平Vc2和第三测试电压电平Vc3两者都低于临界电压电平Vth时，控制元件12降低该标准电压电平至一第二下降电压电平，该第二下降电压电平低于该第一降电压电平。
综上所述，在一更新单元中，一测试电压电平小于一临界电压电平的存储胞的数量正相关于一标准电压电平的一下降的一程度。当数量越大，该更新单元的衰退程度越大。据此，当数量越大，该标准电压电平的该下降的该程度越大。
在本公开中，因为有观察元件16、第二存储胞142及第三存储胞144，可以识别出包括衰退的第一存储胞140的更新单元，其中第一存储胞140用以存储使用者数据。如此，能够增加与第一存储胞140相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平Vp与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM 50的功率消耗是相对有效率地。又，因为一标准电压电平的调降程度可根据一更新单元的衰退程度作调整，采用本公开的方法操作的DRAM 50的应用将相对有弹性。
图6是根据本公开的一些实施例的DRAM的一操作方法60的流程图。参照图6，操作方法60与图3中的操作方法30类似，差别在于，操作方法60还包括操作602、604、608、616及618。
在操作602中，提供一第二存储胞一第二测试电压电平，其中，该第二测试电压电平通过与该第一存储胞一同被程序化而得，其中该第二存储胞与该第一存储胞受控于该存储器阵列的同一列。
在操作604中，提供一第三存储胞一第三测试电压电平，其中，该第三测试电压电平通过与该第一存储胞和该第二存储胞一同被程序化而得，其中该第三存储胞与该第一存储胞和该第二存储胞受控于该存储器阵列的同一列。
在操作606中，监测该第二测试电压电平的一下降，其中该第二测试电压电平的该下降为该第二存储胞衰退所形成。
在操作608中，判断该第二测试电压电平是否低于一临界电压电平Vth。临界电压电平Vth高于一标准电压电平，该标准电压电平用于判断位元逻辑。若否，操作方法60继续至操作208。若是，操作方法60继续至操作310。
在操作616中，监测该第三测试电压电平的一下降，其中该第三测试电压电平的该下降为该第三存储胞衰退所形成。
在操作618中，判断该第三测试电压电平是否低于临界电压电平Vth。若否，操作方法60继续至操作316。若是，操作方法60继续至操作318。
综上所述，在一更新单元中，一测试电压电平小于一临界电压电平的存储胞的数量正相关于该标准电压电平的一下降的一程度。当数量越大，该更新单元的衰退程度越大。据此，当数量越大，该标准电压电平的该下降的该程度越大。
在本公开中，可以识别出包括衰退的第一存储胞的更新单元，其中该第一存储胞用以存储使用者数据。如此，能够增加与该第一存储胞相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM的功率消耗是相对有效率地。又，因为一标准电压电平的调降程度可根据一更新单元的衰退程度作调整，采用本公开的方法操作的DRAM的应用将相对有弹性。
图7是根据本公开的一些实施例的DRAM的一操作方法70的流程图。参照图7，操作方法70与图6中的操作方法60类似，差别在于，操作方法70还包括操作710、716及718。
在操作608后，在操作710中，通过增加该程序化电压至一第一程序化电压，增加该经程序化电压电平，其中该程序化电压用于程序化该第一存储胞。据此，衰退的第一存储胞的电容器可被充电到一电压电平(该电压电平为未衰退的第一存储胞能够被充到的一电压电平)或更高的电压电平，借此保持与该第一存储胞相关的该电压差不变动，或甚至增加与该第一存储胞相关的该电压差。如此，纵使该第一存储胞衰退，误判该第一存储胞的位元逻辑的可能性不会增加。
在操作618后，在操作716中，维持该程序化电压在该第一程序化电压。或者，在操作618后，在操作718中，通过增加该程序化电压至一第二程序化电压，增加该经程序化电压电平，其中该第二程序化电压高于该第一程序化电压。据此，衰退的第一存储胞的电容器可在一给定期间内被充电至高于一电压电平(该电压电平为未衰退的第一存储胞能够被充到的一电压电平)，借此增加第一存储胞相关的该电压差。如此，纵使第一存储胞衰退，误判该第一存储胞位元逻辑的可能性不会增加。
综上所述，在一更新单元中，一测试电压电平小于一临界电压电平的存储胞的数量正相关于一标准电压电平的一下降的一程度。当数量越大，该更新单元的衰退程度越大。据此，当数量越大，该标准电压电平的该下降的该程度越大。
在本公开中，可以识别出包括衰退的第一存储胞的更新单元，其中第一存储胞用以存储使用者数据。如此，能够增加与第一存储胞相关的该电压差，以防止使用者数据遗失。另外，因为这样的更新单元可以被识别出来，在经程序化电压电平与标准电压电平之间的电压差增加以后，这样的更新单元的更新率能够被降低。据此，以本公开的此方法操作的DRAM的功率消耗是相对有效率地。又，因为一程序化电压的调升程度可根据该第二存储胞的衰退程度作调整，采用本公开的方法操作的DRAM的应用将相对有弹性。
本公开的一实施例提供一种动态随机存取存储器(DRAM)。该DRAM包括一存储器阵列及一控制元件。该存储器阵列包括一更新单元。该更新单元包括一第一存储胞及一第二存储胞。该第一存储胞被配置以存储一数据，并具有一经程序化电压电平，其中该经程序化电压电平通过该第一存储胞被程序化而得。该第二存储胞被配置以具有一测试电压电平，其中该测试电压电平通过与该第一存储胞一同被程序化而得，其中该第二存储胞与该第一存储单元位于胞受控于该存储器阵列的同一列。该控制元件被配置以，当该测试电压电平低于一临界电压电平时，提高该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用于判断位元的逻辑，其中该临界电压电平高于该标准电压电平。
本公开的另一实施例提供一种动态随机存取存储器(DRAM)的操作方法。该操作方法包括：程序化一第一存储胞及一第二存储胞，该第一存储胞及该第二存储胞受控于一更新单元的一列，其中该第一存储胞具有一经程序化电压电平及该第二存储胞具有一测试电压电平，该测试电压电平通过与该第一存储胞一同被程序化而得；感测该第二存储胞的该测试电压电平；以及当该测试电压电平低该于一临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用以判断位元的逻辑，其中该临界电压电平高于该标准电压电平。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该领域的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (18)

1.一种动态随机存取存储器，包括：
一存储器阵列，包括：
一更新单元，包括：
一第一存储胞，配置以存储一数据，并具有一经程序化电压电平，其中该经程序化电压电平通过该第一存储胞被程序化而得；以及
一第二存储胞，配置以具有一测试电压电平，其中该测试电压电平通过与该第一存储胞一同被程序化而得，其中该第二存储胞与该第一存储胞受控于该存储器阵列的同一列；以及
一控制元件，配置以当该测试电压电平低于一临界电压电平时，提高该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用于判断位元逻辑，其中该临界电压电平高于该标准电压电平。
2.如权利要求1所述的动态随机存取存储器，其中在增加该电压差后，该控制元件降低该更新单元的一更新率。
3.如权利要求1所述的动态随机存取存储器，其中该测试电压电平的一下降的一程度正相关于该标准电压电平的一下降的一程度。
4.如权利要求1所述的动态随机存取存储器，其中该测试电压电平的一下降的一程度正相关于用于程序化该第一存储胞及该第二存储胞的一程序化电压的一增加的一程度。
5.如权利要求1所述的动态随机存取存储器，还包括：
一观察元件，配置以监测该测试电压电平的一下降，其中该测试电压电平的该下降为该第二存储胞衰退所形成。
6.如权利要求1所述的动态随机存取存储器，其中当该测试电压电平低于该临界电压电平时，该控制元件被配置以降低该标准电压电平。
7.如权利要求6所述的动态随机存取存储器，其中该临界电压电平是一第一临界电压电平，
其中当该测试电压电平低于该第一临界电压电平但仍高于一第二临界电压电平时，该控制元件被配置以降低该标准电压电平至一第一下降电压电平。
8.如权利要求7所述的动态随机存取存储器，其中当该测试电压电平低于该第一临界电压电平及该第二临界电压电平时，该控制元件被配置以降低该标准电压电平至一第二下降电压电平，该第二下降电压电平低于该第一下降电压电平。
9.如权利要求6所述的动态随机存取存储器，其中该测试电压电平是一第二测试电压电平，该更新单元还包括一第三存储胞，该第三存储胞被配置以具有一第三测试电压电平，其中该第三测试电压电平通过与该第一存储胞一同被程序化而得，
其中当该第二测试电压电平低于该临界电压电平及该第三测试电压电平高于该临界电压电平时，该控制元件被配置以降低该标准电压电平至一第一下降电压电平。
10.如权利要求9所述的动态随机存取存储器，其中当该第二测试电压电平及第三测试电压电平均低于该临界电压电平时，该控制元件被配置以降低该标准电压电平至一第二下降电压电平，其中该第二下降电压电平低于该第一下降电压电平。
11.如权利要求1所述的动态随机存取存储器，其中当该测试电压电平低于该临界电压电平时，该控制元件被配置以通过增加一程序化电压增加该经程序化电压电平，其中该程序化电压用于程序化该第一存储胞及该第二存储胞。
12.如权利要求11所述的动态随机存取存储器，其中该临界电压电平是一第一临界电压电平，
其中当该测试电压电平低于该第一临界电压电平但高于一第二临界电压电平时，该控制元件被配置以增加该程序化电压至一第一程序化电压，其中该第二临界电压电平高于该标准电压电平。
13.如权利要求12所述的动态随机存取存储器，其中当该测试电压电平低于该第一临界电压电平及该第二临界电压电平时，该控制元件被配置以增加该程序化电压至一第二程序化电压，该第二程序化电压高于该第一程序化电压。
14.如权利要求11所述的动态随机存取存储器，其中该测试电压电平是一第二测试电压电平，该更新单元还包括一第三存储胞，该第三存储胞被配置以具有一第三测试电压电平，其中该第三测试电压电平通过与该第一存储胞一同被程序化而得，
其中当该第二测试电压电平低于该临界电压电平及该第三测试电压电平高于该临界电压电平时，该控制元件被配置以增加该程序化电压至一第一程序化电压。
15.如权利要求14所述的动态随机存取存储器，其中当该第二测试电压电平及第三测试电压电平均低于该临界电压电平时，该控制元件被配置以增加该程序化电压至一第二程序化电压，其中该第二程序化电压高于该第一程序化电压。
16.一种动态随机存取存储器的操作方法，包括：
程序化一第一存储胞及一第二存储胞，该第一存储胞及该第二存储胞受控于一更新单元的同一列，其中该第一存储胞具有一经程序化电压电平及该第二存储胞具有一测试电压电平，该测试电压电平通过与该第一存储胞一同被程序化而得；
感测该第二存储胞的该测试电压电平；以及
当该测试电压电平低于一临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差，该标准电压电平用以判断位元逻辑，其中该临界电压电平高于该标准电压电平。
17.如权利要求16所述的操作方法，其中当该测试电压电平低于一临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差的该操作通过降低该标准电压电平来执行。
18.如权利要求16所述的操作方法，其中当该测试电压电平低于一临界电压电平时，增加该经程序化电压电平与一标准电压电平之间的一电压差的该操作通过依靠增加一程序化电压增加该经程序化电压电平来执行。
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