CN110033806A - 操作存储器的方法及存储器 - Google Patents

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Abstract

本申请案涉及操作存储器的方法及一种存储器。操作存储器的方法包含：将所述存储器的数据线的电压电平与电源的电压电平同时放电；监测晶体管的控制栅极的电压电平与所述数据线的电压电平之间的电压差的表示，所述晶体管连接在所述数据线与所述电源之间；如果所述电压差被认为大于第一值，那么激活所述晶体管的所述控制栅极与所述电源之间的电流路径，且如果所述电压差被认为小于第二值，那么撤销激活所述电流路径。经配置以执行这些方法的存储器包含：比较器，其经配置以监测电容性地耦合到所述数据线及所述晶体管的所述控制栅极的电压节点，所述晶体管连接在所述数据线与所述电源之间；及电流路径，其将所述晶体管的所述控制栅极选择性地连接到所述电源。

Description

操作存储器的方法及存储器
相关申请案
本申请案主张2017年12月28日提出申请且标题为“对控制栅极电压放电的控制(CONTROLLING DISCHARGE OF A CONTROL GATE VOLTAGE)”的美国临时专利申请案第62/610,972号的权益，所述美国临时专利申请案是共同转让的且以其全文引用方式并入本文中。
技术领域
本发明大体来说涉及存储器，且具体来说在一或多个实施例中，本发明涉及操作存储器以(例如)在擦除操作期间或在擦除操作之后对控制栅极电压的放电进行控制的方法。
背景技术
集成电路装置用于各种各样的电子装置中。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常被设置为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用单晶体管存储器单元，这允许达成高存储器密度、高可靠性及低电力消耗。在对数据存储结构(例如，浮动栅极或电荷陷阱)进行编程(其通常被称为写入)的过程中存储器单元阈值电压(Vt)的改变或者其它物理现象(例如，相变或极化)能确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含：个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话及可抽换式存储器模块，且非易失性存储器的用途不断扩展。
NAND快闪存储器是一种常见的快闪存储器装置类型，其得名于对基本存储器单元配置进行布置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的一行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择门(例如，源极选择晶体管及漏极选择晶体管)之间串联连接在一起的若干串(通常称为NAND串)存储器单元。每一源极选择晶体管可连接到电源，而每一漏极选择晶体管可连接到数据线，例如列位线。在一串存储器单元与电源之间及/或在所述一串存储器单元与数据线之间使用多于一个选择门的差异是已知的。
在对存储器进行编程时，存储器单元可通常被编程为称为单电平单元(SLC)或多电平单元(MLC)的单元。SLC可使用单个存储器单元来表示数据的一个数字(例如，位)。举例来说，在SLC中，2.5V的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V的Vt可指示经擦除单元(例如，表示逻辑1)。MLC使用两个以上Vt范围，其中每一Vt范围指示不同的数据状态。多电平单元可通过将位型式分配给特定Vt范围来利用传统电荷存储单元的模拟性质。虽然MLC通常使用存储器单元来表示数据状态的二进制数(例如，4、8、16…)的一种数据状态，但用作MLC的存储器单元也可用于表示数据状态的非二进制数。举例来说，在MLC使用三个Vt范围的情况下，两个存储器单元可用于共同表示八种数据状态中的一者。
在对存储器进行擦除时，可通过在对存储器单元块的电源及数据线且因此对所述存储器单元的通道施加相对高的擦除电压(例如，约20V或更大)时，将存储器单元块的存取线接地以从其数据存储结构移除电荷来擦除存储器单元。尽管在施加电压时可很好地控制擦除操作的电压电平，但其放电可能不容易控制。
发明内容
在一个方面中，本申请案涉及一种操作存储器的方法，所述方法包括：将所述存储器的数据线的电压电平与所述存储器的电源的电压电平同时放电；监测所述数据线的电压电平与晶体管的控制栅极的电压电平之间的电压差的表示，所述晶体管连接在所述数据线与所述电源之间；如果所述电压差被认为大于第一值，那么激活所述晶体管的所述控制栅极与所述电源之间的电流路径；及如果所述电压差被认为小于第二值，那么撤销激活所述晶体管的所述控制栅极与所述电源之间的所述电流路径。
在另一方面中，本申请案涉及一种操作存储器的方法，所述方法包括：将第一特定电压电平施加到电容性地耦合到数据线的电压电平的第一电压节点，接着使所述第一电压节点电浮动；将第二特定电压电平施加到电容性地耦合到所述数据线的所述电压电平的第二电压节点，接着使所述第二电压节点电浮动；将所述数据线的所述电压电平与电源的电压电平同时放电；对所述第一电压节点的电压电平与第三电压节点的电压电平进行比较，所述第三电压节点电容性地耦合到连接在所述数据线与所述电源之间的晶体管的控制栅极的电压电平；对所述第二电压节点的电压电平与第四电压节点的电压电平进行比较，所述第四电压节点电容性地耦合到连接在所述数据线与所述电源之间的所述晶体管的所述控制栅极的所述电压电平；当所述第三电压节点的所述电压电平被认为大于所述第一电压节点的所述电压电平时，激活所述晶体管的所述控制栅极与所述电源之间的电流路径；及当所述第四电压节点的所述电压电平被认为小于所述第二电压节点的所述电压电平时，撤销激活所述晶体管的所述控制栅极与所述电源之间的所述电流路径。
在另一方面中，本申请案涉及一种存储器，所述存储器包括：多个存储器单元；电源，其选择性地连接到所述多个存储器单元；数据线，其选择性地连接到所述多个存储器单元，且通过晶体管选择性地连接到所述电源，所述晶体管具有控制栅极；第一比较器，其具有第一输入、第二输入及输出；第二比较器，其具有第一输入、第二输入及输出；第一电压节点，其连接到所述第一比较器的所述第一输入，且电容性地耦合到所述数据线；第二电压节点，其连接到所述第二比较器的所述第二输入，且电容性地耦合到所述数据线；第三电压节点，其连接到所述第一比较器的所述第二输入，且电容性地耦合到所述晶体管的所述控制栅极；第四电压节点，其连接到所述第二比较器的所述第一输入，且电容性地耦合到所述晶体管的所述控制栅极；第五电压节点，其选择性地连接到所述第一电压节点且经配置以接收第一参考电压；第六电压节点，其选择性地连接到所述第二电压节点且经配置以接收第二参考电压；逻辑，其具有连接到所述第一比较器的所述输出的第一输入及连接到所述第二比较器的所述输出的第二输入，且具有输出，所述输出经配置以在所述第一比较器指示其第二输入的电压电平大于其第一输入的电压电平时提供第一逻辑电平，且在所述第二比较器指示其第一输入的电压电平小于其第二输入的电压电平时提供与所述第一逻辑电平不同的第二逻辑电平；及电流路径，其位于所述晶体管的所述控制栅极与所述电源之间，其中所述电流路径经配置以响应于所述逻辑的所述输出具有所述第一逻辑电平而被激活，且响应于所述逻辑的所述输出具有所述第二逻辑电平而被撤销激活。
附图说明
图1是根据实施例的作为电子系统的一部分与处理器进行通信的存储器的简化框图。
图2A到2B是可用于参考图1所描述类型的存储器中的存储器单元阵列的若干部分的示意图。
图3是图解说明可用于参考图1中所描述类型的存储器中的存储器单元阵列的数据线选择性连接到存储器的电源或其它电路的电路的示意图。
图4是根据实施例用于对控制栅极电压放电进行选择性地控制的电路的框示意图。
图5是用于描述根据实施例的图4的电路的操作的时序图。
图6是操作根据实施例的存储器的方法的流程图。
图7是操作根据实施例的存储器的方法的流程图。
具体实施方式
在以下详细说明中，参考形成本详细说明的一部分的附图，且在附图中以图解说明的方式展示具体实施例。在图式中，相似参考编号在数个视图中描述基本上类似的组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电性的改变。因此，不应在限制意义上理解以下详细说明。
本文中所使用的术语“半导体”可用于指代(举例来说)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂的半导体、基底半导体结构所支撑的硅外延层以及此项技术中已知的其它半导体结构。此外，当在以下说明中提及半导体时，可利用先前工艺步骤来在基底半导体结构中形成区/结，且术语“半导体”可包含含有这些区/结的下伏层。
本文中所使用的术语“传导的”以及其各种相关形式(例如，传导(conduct、conducting、conduction)、传导地、传导性等)指代导电，除非上下文另外明确说明。类似地，本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如，connect、connected、connection等)指代电连接，除非上下文另外明确说明。
图1是根据实施例的呈存储器(例如，存储器装置)100的第一设备的简化框图，所述第一设备与呈处理器130形式的第二设备进行通信，所述第二设备是呈电子系统形式的第三设备的一部分。电子系统的一些实例包含：个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏设备、电器、交通工具、无线装置、蜂窝式电话等。处理器130(例如，位于存储器装置100外部的控制器)可以是存储器控制器或其它外部主机装置。
存储器装置100包含以逻辑形式布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两种数据状态中的一者。
提供行解码电路108及列解码电路110以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据去往存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110进行通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116进行通信以锁存传入的命令。修整寄存器128可与控制逻辑116进行通信以存储修整设置。尽管被描绘为单独的存储寄存器，但整理寄存器128可表示存储器单元阵列104的一部分。修整设置通常是由集成电路装置用来定义电压电平值、控制信号、时序参数、数量、选项等以供在所述集成电路装置的操作期间使用的值。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取并产生为外部处理器130状态信息，即控制逻辑116经配置以根据本文中所描述的实施例执行存取操作(例如，读取操作、编程操作及/或擦除操作)及其它操作。控制逻辑116与行解码电路108及列解码电路110进行通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还可与高速缓冲寄存器118进行通信。高速缓冲寄存器118按照控制逻辑116的引导来锁存传入或传出的数据，以在存储器单元阵列104正分别在写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着，可将新的数据从I/O控制电路112锁存在高速缓冲寄存器118中。在读取操作期间，可将数据从高速缓冲寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着，可将新的数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成页缓冲器的一部分)。页缓冲器还可包含感测装置(未展示)以感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122与I/O控制电路112及控制逻辑116进行通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。可根据存储器装置100的性质而经由控制链路132进一步接收额外或替代的控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)并经由I/O总线134将数据输出到处理器130。
举例来说，可经由I/O总线134的输入/输出(I/O)引脚[7:0]在I/O控制电路112处接收命令并可将命令写入到命令寄存器124中。可经由I/O总线134的输入/输出(I/O)引脚[7:0]在I/O控制电路112处接收地址并可将所述地址写入到地址寄存器114中。可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据并可将所述数据写入到高速缓冲寄存器118中。随后，可将数据写入到数据寄存器120中以对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器120中。也可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]来输出数据。I/O总线134还可包含可为数据输入及输出提供同步参考的互补数据选通DQS及DQSN。尽管可提及I/O引脚，但其可包含提供存储器装置100与外部装置(例如，处理器130)的电连接的任何导电节点，例如通常所使用的导电垫或导电凸块。
所属领域的技术人员将了解，可提供额外的电路及信号，且图1的存储器装置100已被简化。应认识到，参考图1所描述的各种块组件的功能性可不必被隔离成集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。或者，可对集成电路装置的一或多个组件或者组件部分进行组合以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通用惯例而描述具体I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或数目。
图2A是可用于参考图1所描述类型的存储器中的存储器单元阵列200A的一部分(例如，存储器单元阵列104的一部分)的示意图。存储器阵列200A包含：存取线，例如字线2020到202N；及数据线，例如位线2040到204M。字线202可以多对一的关系连接到全域存取线(例如，全域字线)，全域存取线在图2A中未展示。对于一些实施例来说，存储器阵列200A可形成在半导体上，举例来说所述半导体可经导电性掺杂以具有导电性类型，例如p型导电性，(例如)以形成p阱，或n型导电性(例如)以形成n阱。
存储器阵列200A可被布置成行(每一对应于字线202)及列(每一对应于位线204)。每一列可包含一串串联连接存储器单元(例如，非易失性存储器单元)，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同电源(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206中的存储器单元208可串联连接在选择门210(例如，场效应晶体管)，例如选择门2100到210M中的一者(例如，可以是源极选择晶体管，通常被称为选择门源极)与选择门212(例如，场效应晶体管)，例如选择门2120到212M中的一者(例如，可以是漏极选择晶体管，通常被称为选择门漏极)。选择门2100到210M通常可连接到选择线214，例如源极选择线(SGS)，且选择门2120到212M通常可连接到选择线215，例如漏极选择线(SGD)。尽管被描绘为传统的场效应晶体管，但选择门210及212可利用与存储器单元208类似(例如，相同)的结构。选择门210及212可表示串联连接的多个选择门，其中串联的每一选择门经配置以接收同一或独立的控制信号。
每一选择门210的源极可连接到共同电源216。每一选择门210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择门210可经配置以将对应NAND串206选择性地连接到共同电源216。每一选择门210的控制栅极可连接到选择线214。
每一选择门212的漏极可连接到用于对应NAND串206的位线204。举例来说，选择门2120的漏极可连接到对应NAND串2060的位线2040。每一选择门212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择门2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择门212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择门212的控制栅极可连接到选择线215。
图2A中的存储器阵列可以是三维存储器阵列，例如，NAND串206可基本上垂直于含有共同电源216的平面及含有多个位线204的平面而延伸，NAND串206可基本上平行于含有共同电源216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含导电结构及介电结构两者，而控制栅极236通常是由一或多种导电材料形成。在一些情形中，存储器单元208还可具有界定好的源极/漏极(例如，源极)230及界定好的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中，形成)字线202。
一列存储器单元208可以是选择性地连接到给定位线204的NAND串206或多个NAND串206。一行存储器单元208可以是共同连接到给定字线202的存储器单元208。一行存储器单元208可以但不限于包含共同连接到给定字线202的所有存储器单元208。若干行存储器单元208通常可被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。图2A中未明确描绘尽管位线2043到2045，但从图可明了存储器单元阵列200A的位线204可从位线2040到位线204M进行连续编号。共同连接到给定字线202的存储器单元208的其它群组也可定义存储器单元208的物理页。对于某些存储器装置而言，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页。存储器单元(在一些实施例中，其仍可以是整个行)的在单次读取操作期间被读取的或在在单次编程操作期间被编程的物理页的所述部分(例如，存储器单元的上页或下页)可被视为存储器单元的逻辑页。存储器单块元可包含经配置以被一起擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共用共同字线202的所有NAND串206)。除非明确进行区分，否则在本文中所提及的一页存储器单元指代一逻辑页存储器单元中的存储器单元。
图2B是可用于参考图1所描述类型的存储器中的存储器单元阵列200B的一部分(例如，作为存储器单元阵列104的一部分)的另一示意图。图2B中具有相似编号的元件对应于关于图2A所提供的说明。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，所述柱的一部分可用作NAND串206的存储器单元的通道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择门漏极)选择性地连接到位线2040到204M且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择门源极)选择性地连接到共同电源216。多个NAND串206可选择性地连接到同一位线204。可通过将选择线2150到215K偏置以选择性地激活各自位于NAND串206与位线204之间的特定选择晶体管212来将NAND串206的子集连接到其相应位线204。可通过偏置选择线214来激活选择晶体管210。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202彼此共同连接的若干行存储器单元可被统称为层。
图3是图解说明将可用于参考图1所描述类型的存储器中的存储器单元阵列的数据线选择性连接到存储器的电源或其它电路的电路的示意图。具体来说，图3描绘数据线204′通过晶体管(例如，n型场效应晶体管或nFET)311选择性连接到电源(例如，共同电源)216及数据线204′通过晶体管(例如，nFET)315选择性连接到节点319。节点319可提供到存储器单元阵列的周边电路的连接。举例来说，节点319可提供到页缓冲器(例如，图1的高速缓冲寄存器118及/或数据寄存器120)的连接。举例来说，数据线204′可表示图2A或2B的任何数据线204，而电源216可表示图2A或2B的电源216。
晶体管311可响应于从控制信号节点313施加到晶体管311的控制栅极的控制信号而将数据线204′选择性地连接到电源26。控制信号节点313可连接到连接在其它数据线204与电源216之间的若干个晶体管311中的每一者的控制栅极。数据线204′可在擦除操作期间连接到电源216，同时与节点319隔离。晶体管315可响应于从控制信号节点317施加到晶体管315的控制栅极的控制信号而将数据线204′选择性地连接到节点319。数据线204′可在读取操作或编程操作期间连接到节点319，同时与电源216隔离。
通常，擦除操作包含通过其相应数据线204及电源216施加到NAND串206的一系列擦除脉冲，而足以激活对应存储器单元的电压电平被施加到存取线202。可在脉冲之间执行擦除验证操作以确定存储器单元是否已被充分擦除(例如，具有在某一目标值处或低于某一目标值的阈值电压)。如果擦除验证未通过，那么通常可施加具有更高电压电平的另一擦除脉冲。针对此实例，对于每一脉冲来说，可响应于控制信号节点313上的斜升电压信号(例如，从0V到高于擦除脉冲的电压电平(例如，24V)的电压电平的斜升)而激活晶体管311，而电源216及数据线204′的电压同时斜升，例如，从0V斜升到擦除脉冲的电压电平(例如，20V)。如本文中所使用，当第一动作与第二动作在第二动作的持续时间的至少一部分内同时发生时，第一动作与第二动作同时发生。举例来说，在数据线及电源的电压电平斜升的至少一部分内，晶体管311的控制栅极的电压电平同时斜升。
存储器装置的电压产生装置(未展示)通常可很好地控制这些电压的斜升。在擦除脉冲之后，通常将这些电压放电以准备擦除验证或其它后续存取操作。可允许控制信号节点313上的电压电平电浮动，而将数据线204′的电压电平放电，预期控制信号节点313的电压电平可由于闸极漏极耦合而遵循数据线204′的电压电平。举例来说，控制信号节点313可与任何电压供应器电隔离，因此电压放电可能是由控制信号节点313与数据线204′之间电容性耦合所致。然而，取决于耦合程度及其它因素，所期望操作条件的变化可出现。举例来说，控制信号节点313的电压电平可极其缓慢地放电，且跨越晶体管311的电压差可超出所述装置的击穿电压。各种实施例力图通过提供对控制信号节点313的放电的控制(例如，将电压电平提供到晶体管311的控制栅极)来减轻这些变化。
图4是根据实施例选择性地控制控制栅极电压的放电的电路的框示意图。图4的电路可包含比较器(例如，差分放大器)4210，比较器4210具有连接到电压节点4230的第一输入(例如，反相或“-”输入)。电压节点4230可通过电容(例如，电容器)4270电容性地耦合到数据线204′。电容4270可连接(例如，选择性地连接)到数据线204′。电容4270可表示并联及/或串联连接以提供特定电容值C00的一或多个电容器。电压节点4230可通过电容(例如，电容器)4290进一步电容性地耦合到参考节点4350。参考节点4350可经耦合以接收参考电势，例如接地电势Vss或0V。电容4290可表示并联及/或串联连接以提供特定电容C10的一或多个电容器。电容值C00及C10的大小及比率可经选择以在电压节点4230将数据线204′的电压电平划分成适合于比较器4210的操作的值(例如，预期值范围)。
电压节点4230还可响应于来自连接到晶体管4450的控制栅极的控制信号节点4490的控制信号而通过晶体管(例如，nFET)4450选择性地连接到电压节点4470。电压节点4470可经配置以接收可表示第一阈值(例如，上限)的参考电压Vrefinit0。下文将描述对参考电压Vrefinit0的使用及确定。
比较器4210可具有连接到电压节点4250的第二输入(例如，非反相或“+”输入)。比较器4210可经配置以：在其第二输入处的电压电平小于其第一输入处的电压电平时，提供第一逻辑电平，例如逻辑高电平；且在其第二输入处的电压电平大于其第一输入处的电压电平时，提供第二逻辑电平，例如逻辑低电平。电压节点4250可通过电容(例如，电容器)4310电容性地耦合到控制信号节点313，且因此耦合到连接在数据线204′与电源216之间的晶体管的控制栅极的电压电平。电容4310可连接(例如，选择性地连接)到控制信号节点。电容4310可表示并联及/或串联连接以提供特定电容值C20的一或多个电容器。电压节点4250可通过电容(例如，电容器)4330进一步电容性地耦合到参考节点4351。参考节点4351可经耦合以接收参考电势，例如接地电势Vss或0V。参考节点4351可以是与参考节点4350相同的电压节点。电容4330可表示并联及/或串联连接以提供特定电容C30的一或多个电容器。电容值C20及C30的大小及比率可经选择以在电压节点4250处将控制信号节点313的电压电平划分为适合于比较器4210的操作的值(例如，预期值范围)。电容值C20及C30的大小及比率可被选择为分别基本上等于(例如，等于)电容值C00及C10的大小及比率。本文中所使用的短语“基本上相等”意指甚至在值可旨在相等的情况下，工业处理的可变性及精确度可导致其预期值有所不同。这些可变性及精确度通常将取决于集成电路装置制作中所使用的技术。
图4的电路还可包含比较器(例如，差分放大器)4211，比较器4211具有连接到电压节点4251的第一输入(例如，反相或“-”输入)。电压节点4251可通过电容(例如，电容器)4311电容性地耦合到控制信号节点313，且因此耦合到连接在数据线204′与电源216之间的晶体管的控制栅极的电压电平。电容4311可连接(例如，选择性地连接)到控制信号节点313。电容4311可表示并联及/或串联连接以提供特定电容值C21的一或多个电容器。电压节点4251可通过电容(例如，电容器)4331进一步电容性地耦合到参考节点4353。参考节点4353可经耦合以接收参考电势，例如接地电势Vss或0V。电容4331可表示并联及/或串联连接以提供特定电容C31的一或多个电容器。电容值C21及C31的大小及比率可经选择以在电压节点4251处将控制信号节点313的电压电平划分为适合于比较器4211的操作的值(例如，预期值范围)。
比较器4211可具有连接到电压节点4231的第二输入(例如，非反相或“+”输入)。比较器4211可经配置以：在其第二输入处的电压电平小于其第一输入处的电压电平的情况下提供第一逻辑电平，例如逻辑高电平；在其第二输入处的电压电平大于其第一输入处的电压电平的情况下，提供第二逻辑电平，例如逻辑低电平。电压节点4231可通过电容(例如，电容器)4271电容性地耦合到数据线204′。电容4271可连接(例如，选择性地连接)到数据线204′。电容4271可表示联及/或串联连接并以提供特定电容值C01的一或多个电容器。电压节点4231可通过电容(例如，电容器)4291进一步电容性地耦合到参考节点4352。参考节点4352可经耦合以接收参考电势，例如接地电势Vss或0V。参考节点4352可以是与参考节点4353相同的电压节点，且也可以是与参考节点4350及4351相同的电压节点。电容4291可表示并联及/或串联连接以提供特定电容C11的一或多个电容器。电容值C01及C11的大小及比率可经选择以在电压节点4231处将数据线204′的电压电平划分为适合于比较器4211的操作的值(例如，预期值范围)。电容值C01及C11的大小及比率可经选择以分别基本上等于(例如，等于)电容值C21及C31的大小及比率。
电压节点4231可响应于来自连接到晶体管4451的控制栅极的控制信号节点4491的控制信号而通过晶体管(例如，nFET)4451进一步选择性地连接电压节点4471。电压节点4471可经配置以接收可表示第二阈值的参考电压，例如下限。下文将描述参考电压Vrefinit1的使用及确定。控制信号节点4490及4491可经配置以接收同一控制信号。
比较器4210的输出及比较器4211的输出可连接到逻辑437。逻辑437可以是任何组合(combinational及/或combinatorial)逻辑配置以在比较器4210指示电压节点4250的电压电平大于电压节点4230的电压电平的情况下，从逻辑437提供具有第一逻辑电平(例如，逻辑高电平)的输出，且在比较器4211指示电压节点4251的电压电平小于电压节点4231的电压电平的情况下，从逻辑437提供具有第二逻辑电平(例如逻辑低电平)的输出。注意，虽然比较器421的第一逻辑电平及第二逻辑电平在实例中被描述为分别对应于逻辑高电平及逻辑低电平，但比较器421的输出的特定逻辑电平与逻辑437的输出的的特定逻辑电平的对应性可被修改而仍达成相同的结果。
逻辑437可进一步经配置以在比较器4210指示电压节点4250的电压电平小于电压节点4230的电压电平且比较器4211指示电压节点4251的电压电平大于电压节点4231的电压电平的情况下，维持逻辑其输出的电平。举例来说，若逻辑437的输出的逻辑电平由于比较器4210的输出指示电压节点4250的电压电平大于电压节点4230的电压电平而是第一逻辑电平，且比较器4210的输出的逻辑电平转变，则逻辑437可将其输出逻辑电平维持在第一逻辑电平处直到比较器4211指示电压节点4251的电压电平小于电压节点4231的电压电平为止。反之，若逻辑437的输出的逻辑电平由于比较器4211的输出指示电压节点4251的电压电平小于电压节点4231的电压电平而是第二逻辑电平，且比较器4211的输出的逻辑电平转变，则逻辑437可将其输出逻辑电平维持在第二逻辑电平处直到比较器4210指示电压节点4250的电压电平大于电压节点4230的电压电平为止。表1可表示此实施例的逻辑437的真值表。
表1
L＝逻辑低；H＝逻辑高；X＝不理会
所述控制信号节点313可响应于逻辑437的输出而通过晶体管(例如，nFET)441选择性地连接到电源216。可需要使对应于逻辑437的输出的逻辑电平(例如，逻辑高电平)中的一或多者的电压电平转变到另一电压域以提供适当控制栅极电压来控制晶体管441。因此，可包含电平移位器439以将逻辑437的电压电平转变到适当电压域。二极管接法晶体管(例如，nFET)443可包含在控制信号节点313与晶体管441之间。二极管接法晶体管443可用于在数据线204′及极216的电压电平放电期间减轻将控制信号节点313放电到其中晶体管311的控制栅极电压降低到低于其阈值电压Vt的点的风险。
通过选择参考电压Vrefinit0及Vrefinit1的特定电压电平，比较器4210可指示节点4250的电压电平是否指示控制信号节点313的电压电平大于上限，例如，某一电压电平超出数据线204′的小于图3的晶体管311击穿电压的电压电平，而比较器4211可指示节点4251的电压电平是否指示控制信号节点313的电压电平小于下限，例如，某一电压电平超出数据线204′的大于图3的晶体管311的阈值电压的电压电平。
为确定Vrefinit0及Vrefinit1的值，可应用以下方程式：
-(Vsrcinit-Vrefinit)*C1+Vrefinit*C2＝-(Vsrc-Vdet_src)*C1+Vdet_src*C2 方程式1
Vdet_src＝(C1/(C1+C2))*(Vsrc-Vsrcinit)+Vrefinit 方程式2
Vdet_src＝Vdet_hviso 方程式3
Vhviso-Vsrc＝Vhvisoinit-Vsrcinit+((C1+C2)/C1)*(Vrefinit-Vrefhviso) 方程式4
表2可提供方程式1到4的变量的定义。在表2中，电压节点423可对应于电压节点4230或4231；电压节点425可分别对应于电压节点4250或4251；参考节点435可分别对应于参考节点4350或4351；Vrefinit可分别对应于参考电压Vrefinit0或Vrefinit1；C1可分别对应于电容值C00或C01；且C2可分别对应于电容值C10或C11。
表2
变量或常量名 定义
Vsrcinit 在放电之前，数据线204′的电压电平
Vsrc 在放电期间，数据线204′的电压电平
Vrefinit 在Vsrc放电之前，电压节点423的电压电平
Vdet_src 在数据线204′的放电期间，电压节点423的电压电平
Vhvisoinit 在放电之前，控制信号节点313的电压电平
Vhviso 在放电期间，控制信号节点313的电压电平
Vrefhviso 在控制信号节点313放电之前，电压节点425的电压电平
Vdet_hviso 在控制信号节点313的放电期间，电压节点425的电压电平
C1 数据线204′与电压节点423之间的电容的电容值
C2 电压节点423与参考节点435之间的电容的电容值
参考方程式1到4及表2，方程式1描述在数据线204′的电压电平放电之前及放电期间，数据线204′的电压电平与电压节点423的电压电平之间的关系。方程式2简化方程式1的等式。方程式3表示比较器在理想条件下将转变的条件。方程式4则表示在这些电压电平的放电之前及放电期间，所得数据线204′的电压电平与控制信号节点313的电压电平之间的关系。
通过选择数量Vhviso–Vsrc的所要值，例如，某一值低于数据线204′与电源216之间的晶体管的击穿电压，且某一值高于晶体管的阈值电压，可基于C1、C2、Vhvisoinit、Vsrcinit及Vrefhviso的已知值来分别计算Vrefinit0及Vrefinit1。举例来说，如果图3的晶体管311的击穿电压是4V，那么Vhviso–Vsrc可被设定为等于3V。对于其中Vhvisoinit＝24V及Vsrcinit＝22V的擦除操作来说，且对于具有电容值使得(C1+C2)/C1＝20产生Vrefhviso＝1.00V的配置来说，Vrefinit可被计算为等于1.05V。因此，电压节点4470可经配置以接收1.05V的电压电平作为Vrefinit0以促进比较器4210的操作来指示控制信号节点313的电压电平是否被认为大于高于数据线204′的电压电平的3V。
继续说明此实例，如果图3的晶体管311的阈值电压是1.5V，那么Vhviso–Vsrc可被设定为等于2V，且Vrefinit可被计算为等于1.00V。因此，电压节点4471可经配置以接收1.00V的电压电平作为Vrefinit1以促进比较器4211的操作来指示控制信号节点313的电压电平是否被认为小于2V高于数据线204′的电压电平。指示Vrefinit0及Vrefinit1的所要值的修整值可被储存到图1的修整寄存器128。已知，修整值可用于控制电压产生装置(例如充电泵，未展示)的输出电压电平。对于各种实施例而言，修整值可用于整个存储器单元阵列或存储器单元阵列的不同部分(例如，不同块或甚至不同数据线204′)，可具有指示Vrefinit0及/或Vrefinit1的不同值的不同修整值，例如在存储器装置的表征可指示对应晶体管311的不同操作特性、不同初始电压电平或不同电容值等的情况下。
图5是用于描述根据实施例的图4的电路操作的时序图。将首先具体参考比较器4210来论述图5，且接着将论述其应用于比较器4211。在图5中，轨迹551可表示电压节点4470的电压电平，轨迹553可表示电压节点4230的电压电平，且轨迹555可表示电压节点4250的电压电平。对于此实例来说，可在图5的时间t0处激活晶体管4450。
比较器(例如，比较器4210)可经历偏移使得其输出在除了其中两个输入均接收相等的电压电平的理想情况之外的某一点处转变。补偿方案是已知的，且可包含对两个输入施加相同的电压电平，且接着从一个输入添加或移除电荷直到比较器的输出转变为止。参考图5，时间t0到t1的周期可表示此补偿方案。举例来说，在时间t0处，在等于电压节点4250的Vdet_hviso的电压电平的电压电平下可将Vrefinit施加到电压节点4470，且因此施加到电压节点4230。接着可将电荷添加到电压节点4250(举例来说)以使得比较器4210的输出转变。因此，添加电荷可使得电压节点4250的电压电平增大，如所展示。接着可允许电压节点4250电浮动。对于一些实施例来说，不执行此补偿。
在时间t1处，可将施加到电压节点4470的电压电平设定(例如，提高)为Vrefinit0的确定值，从而达成电压节点4230的电压电平的对应增大。在时间t2处，可将晶体管4450可撤销激活，因此允许电压节点4230电浮动。在时间t3处，可开始将数据线204′的电压电平放电，且因此将控制信号节点313的电压电平(例如，晶体管311的控制栅极的电压电平)放电。接着比较器4210可指示电压节点4250的电压电平是否大于电压节点4230的电压电平。换句话说，比较器4210可提供控制信号节点313的电压电平与数据线204′的电压电平之间的差是否被认为大于某一值(例如，某一上限)的指示。
再次参考图5，轨迹551可表示电压节点4471的电压电平，轨迹553可表示电压节点4231的电压电平，且轨迹555可表示电压节点4251的电压电平。对于此实例来说，可在图5的时间t0处激活晶体管4451。
在时间t0处，可在与电压节点4251的Vdet_hviso的电压电平相等的电压电平下将Vrefinit施加到电压节点4471，且因此施加到电压节点4231。接着可将电荷添加到电压节点4251(举例来说)以使得比较器4211的输出转变。因此添加电荷可使电压节点4251的电压电平增大，如所展示。接着可允许电压节点4251电浮动。对于一些实施例来说，不执行此补偿。
在时间t1处，可将施加到电压节点4471的电压电平设定(例如，提高)为Vrefinit1的确定值，从而使得电压节点4231的电压电对应增大平。在时间t2处，可将晶体管4451撤销激活，因此允许电压节点4231电浮动。在时间t3处，可开始将数据线204′的电压电平放电，且因此将控制信号节点313的电压电平(例如，晶体管311的控制栅极的电压电平)放电。接着，比较器4211可指示电压节点4250的电压电平是否小于电压节点4231的电压电平。换句话说，比较器4211可提供控制信号节点313的电压电平与数据线204′的电压电平之间的差是否被认为小于某一值(例如，某一下限)的指示。
图6是操作根据实施例的存储器的方法的流程图。图6的方法可在擦除操作期间发生，例如在擦除脉冲之后在来自数据线204′及电源216的擦除电压的放电期间。可针对若干个数据线204′中的每一者(例如，经受擦除电压的存储器单元的每一数据线)执行所述方法，且可同时针对这些数据线中的每一者执行所述方法。例如在多个存储器单元块共用共同电源216但可被个别地擦除的情况下，无论所述存储器单元中的每一者在擦除操作期间是否被选定来擦除，此均可为真实情形。
在661处，同时对数据线的电压电平及电源的电压电平放电。将数据线的电压电平放电可包含通过连接在数据线与电源之间的晶体管(例如，图3的晶体管311)放电将数据线的电荷放电到电源。在663处，监测数据线的电压电平与连接在数据线与电源之间的晶体管的控制栅极的电压电平之间的电压差的表示，例如与将数据线的电压电平放电同时进行。在665处，如果电压差被认为大于第一值，那么可将晶体管的控制栅极与电源之间的电流路径激活。举例来说，可电连接晶体管的控制栅极与电源。在667处，如果电压差被认为小于第二值，那么可将晶体管的控制栅极与电源之间的电流路径撤销激活。举例来说，可电隔离晶体管的控制栅极与电源。第二值可小于第一值，例如第二值可对应于比对应于第一值的电压差小的电压差。
图7是操作根据实施例的存储器的方法的流程图。图7的方法可在擦除操作期间发生，例如，在擦除脉冲之后在来自数据线204′及电源216的擦除电压的放电期间。可针对若干个数据线204′中的每一者(例如经受擦除电压的存储器单元的每一数据线)执行所述方法，且可同时针对这些数据线中的每一者执行所述方法。例如在多个存储器单元块共用共同电源216但可被个别擦除的情况下，无论所述存储器单元中的每一者在擦除操作期间是否被选定以擦除，此均可为真实情形。
在780处，将第一特定电压电平(例如，Vrefinit0)施加到电容性地耦合到数据线(例如，数据线204′)的电压电平的第一电压节点(例如，电压节点4230)，接着允许第一电压节点电浮动(例如，被电浮动)。在782处，将第二特定电压电平(例如，Vrefinit1)施加到电容性地耦合到数据线(例如，数据线204′)的电压电平的第二电压节点(例如，电压节点4231)，接着允许第二电压节点电浮动(例如，被电浮动)。在782处的第二特定电压电平的施加可在780之前、与780同时或在780之后执行。
在784处，例如，当第一电压节点及第二电压节点正电浮动时，将数据线的电压电平与电源(例如，电源216)的电压电平同时放电。
在786处，例如当将数据线的电压电平及电源的电压电平放电时，对第一电压节点的电压电平与第三电压节点(例如，电压节点4250)的电压电平进行比较，所述第三电压节点电容性地耦合到连接在数据线与电源之间的晶体管(例如，晶体管311)的控制栅极(例如，控制信号节点313)的电压电平。在788处，例如，当将数据线的电压电平及电源的电压电平放电时，对第二电压节点的电压电平与第四电压节点(例如，电压节点4251)的电压电平进行比较，所述第四电压节点电容性地耦合到连接在数据线与电源之间的晶体管的控制栅极(例如，控制信号节点313)的电压电平。
在790处，例如，当将数据线的电压电平及电源的电压电平放电时，可激活电源与连接在数据线与电源之间的晶体管的控制栅极之间的电流路径(例如，晶体管441)，此时第三电压节点的电压电平被认为大于第一电压节点的电压电平。在792处，例如，当将数据线的电压电平及电源的电压电平放电时，可撤销激活电源与连接在数据线与电源之间的晶体管的控制栅极之间的电流路径，此时第四电压节点的电压电平被认为小于第二电压节点的电压电平。
总结
尽管本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何配置均可替代所展示的具体实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案旨在涵盖实施例的任何更改形式或变化形式。

Claims (20)

1.一种操作存储器的方法，其包括：
将所述存储器的数据线的电压电平与所述存储器的电源的电压电平同时放电；
监测所述数据线的电压电平与晶体管的控制栅极的电压电平之间的电压差的表示，所述晶体管连接在所述数据线与所述电源之间；
如果所述电压差被认为大于第一值，那么激活所述晶体管的所述控制栅极与所述电源之间的电流路径；及
如果所述电压差被认为小于第二值，那么撤销激活所述晶体管的所述控制栅极与所述电源之间的所述电流路径。
2.根据权利要求1所述的方法，其中监测所述数据线的所述电压电平与所述晶体管的所述控制栅极的所述电压电平之间的所述电压差的所述表示包括：
监测第一比较器的输出，所述第一比较器具有电容性地耦合到所述数据线的第一输入及电容性地耦合到所述晶体管的所述控制栅极的第二输入，其中所述第一比较器的所述输出经配置以指示所述电压差是否被认为大于所述第一值；及
监测第二比较器的输出，所述第二比较器具有电容性地耦合到所述晶体管的所述控制栅极的第一输入及电容性地耦合到所述数据线的第二输入，其中所述第二比较器的所述输出经配置以指示所述电压差是否被认为小于所述第二值。
3.根据权利要求1所述的方法，其进一步包括：
在于所述电压差被认为大于所述第一值的情况下激活所述电流路径之后，如果所述电压差不再被认为大于所述第一值且所述电压差被认为大于所述第二值，那么维持对所述电流路径的激活。
4.根据权利要求3所述的方法，其进一步包括：
在于所述电压差被认为小于所述第二值的情况下撤销激活所述电流路径之后，如果所述电压差不再被认为小于所述第二值且所述电压差被认为小于所述第一值，那么维持对所述电流路径的撤销激活。
5.根据权利要求1所述的方法，其进一步包括选择所述第一值来表示小于所述晶体管的击穿电压的电压差。
6.根据权利要求5所述的方法，其进一步包括选择所述第二值来表示大于所述晶体管的阈值电压的电压差。
7.一种操作存储器的方法，其包括：
将第一特定电压电平施加到电容性地耦合到数据线的电压电平的第一电压节点，接着使所述第一电压节点电浮动；
将第二特定电压电平施加到电容性地耦合到所述数据线的所述电压电平的第二电压节点，接着使所述第二电压节点电浮动；
将所述数据线的所述电压电平与电源的电压电平同时放电；
对所述第一电压节点的电压电平与第三电压节点的电压电平进行比较，所述第三电压节点电容性地耦合到连接在所述数据线与所述电源之间的晶体管的控制栅极的电压电平；
对所述第二电压节点的电压电平与第四电压节点的电压电平进行比较，所述第四电压节点电容性地耦合到连接在所述数据线与所述电源之间的所述晶体管的所述控制栅极的所述电压电平；
当所述第三电压节点的所述电压电平被认为大于所述第一电压节点的所述电压电平时，激活所述晶体管的所述控制栅极与所述电源之间的电流路径；及
当所述第四电压节点的所述电压电平被认为小于所述第二电压节点的所述电压电平时，撤销激活所述晶体管的所述控制栅极与所述电源之间的所述电流路径。
8.根据权利要求7所述的方法，其中将所述第二特定电压电平施加到所述第二电压节点包括施加比施加到所述第一电压节点的所述第一特定电压电平小的电压电平。
9.根据权利要求7所述的方法，其中将所述第二特定电压电平施加到所述第二电压节点与将所述第一特定电压电平施加到所述第一电压节点是同时执行的。
10.根据权利要求7所述的方法，其中将所述数据线的所述电压电平放电包括：通过所述晶体管将所述数据线的所述电压电平放电到所述电源。
11.根据权利要求7所述的方法，其进一步包括：
在对所述第一电压节点的所述电压电平与第三电压节点的所述电压电平进行比较的同时，使所述第三电压节点电浮动；及
在对所述第二电压节点的所述电压电平与所述第四电压节点的所述电压电平进行比较的同时，使所述第四电压节点电浮动。
12.根据权利要求11所述的方法，其进一步包括：
在使所述第三电压节点电浮动之前，调整所述第三电压节点上的电荷电平；及
在使所述第四电压节点电浮动之前，调整所述第四电压节点上的电荷电平。
13.根据权利要求7所述的方法，其中所述晶体管是第一晶体管，其中激活所述电流路径包括激活在所述晶体管的所述控制栅极与所述电源之间的第二晶体管，且其中撤销激活所述电流路径包括撤销激活所述第二晶体管。
14.根据权利要求7所述的方法，其进一步包括响应于电压电平小于所述晶体管的击穿电压而计算所述第一特定电压电平的值，及响应于电压电平大于所述晶体管的阈值电压而计算所述第二特定电压电平的值。
15.根据权利要求7所述的方法，其进一步包括当所述电流路径被激活时，将所述晶体管的所述控制栅极的所述电压电平放电到所述电源。
16.一种存储器，其包括：
多个存储器单元；
电源，其选择性地连接到所述多个存储器单元；
数据线，其选择性地连接到所述多个存储器单元，且通过晶体管选择性地连接到所述电源，所述晶体管具有控制栅极；
第一比较器，其具有第一输入、第二输入及输出；
第二比较器，其具有第一输入、第二输入及输出；
第一电压节点，其连接到所述第一比较器的所述第一输入，且电容性地耦合到所述数据线；
第二电压节点，其连接到所述第二比较器的所述第二输入，且电容性地耦合到所述数据线；
第三电压节点，其连接到所述第一比较器的所述第二输入，且电容性地耦合到所述晶体管的所述控制栅极；
第四电压节点，其连接到所述第二比较器的所述第一输入，且电容性地耦合到所述晶体管的所述控制栅极；
第五电压节点，其选择性地连接到所述第一电压节点且经配置以接收第一参考电压；
第六电压节点，其选择性地连接到所述第二电压节点且经配置以接收第二参考电压；
逻辑，其具有连接到所述第一比较器的所述输出的第一输入及连接到所述第二比较器的所述输出的第二输入，且具有输出，所述输出经配置以在所述第一比较器指示其第二输入的电压电平大于其第一输入的电压电平时提供第一逻辑电平，且在所述第二比较器指示其第一输入的电压电平小于其第二输入的电压电平时提供与所述第一逻辑电平不同的第二逻辑电平；及
电流路径，其位于所述晶体管的所述控制栅极与所述电源之间，其中所述电流路径经配置以响应于所述逻辑的所述输出具有所述第一逻辑电平而被激活，且响应于所述逻辑的所述输出具有所述第二逻辑电平而被撤销激活。
17.根据权利要求16所述的存储器，其中所述第一比较器包括第一差分放大器，且其中所述第二比较器包括第二差分放大器。
18.根据权利要求17所述的存储器，其中所述第一比较器的所述第一输入是所述第一差分放大器的反相输入，且其中所述第二比较器的所述第一输入是所述第二差分放大器的反相输入。
19.根据权利要求16所述的存储器，其中所述晶体管是第一晶体管，且其中所述电流路径包括连接在所述第一晶体管的所述控制栅极与所述电源之间的第二晶体管，所述存储器进一步包括：
电平移位器，其经配置以将所述逻辑的所述输出的电压电平转变到电压域，所述电压域经配置以在所述逻辑的所述输出具有所述第一逻辑电平时激活所述第二晶体管，且在所述逻辑的所述输出具有所述第二逻辑电平时撤销激活所述第二晶体管。
20.根据权利要求16所述的存储器，其中所述晶体管是第一晶体管，其中所述电流路径包括连接在所述第一晶体管的所述控制栅极与所述电源之间的第二晶体管，且其中所述电流路径进一步包括连接在所述第二晶体管与所述第一晶体管的所述控制栅极之间的二极管接法第三晶体管。
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