KR102336919B1 - 서브블록 메모리 동작을 위한 피크 및 평균 전류 감소 - Google Patents

서브블록 메모리 동작을 위한 피크 및 평균 전류 감소 Download PDF

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화이 위앤 쳉
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샌디스크 테크놀로지스 엘엘씨
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Abstract

메모리 장치 및 동작 방법이 제공된다. 장치는, 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록을 포함한다. 블록은 서브블록 모드에서 전체적으로 프로그래밍되어 있는 제1 서브블록과 제2 서브블록으로 분할되고, 특정 워드 라인에 접속된 특정 그룹을 포함한다. 제어 회로는, 서브블록 모드에서 동작할 때, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부를 결정한다. 제어 회로는 또한, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부에 기초하여 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부를 결정한다. 제어 회로는 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부에 기초하여 특정 그룹을 판독하는 동안 제1 서브블록 및 제2 서브블록 중 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가한다.

Description

서브블록 메모리 동작을 위한 피크 및 평균 전류 감소{PEAK AND AVERAGE CURRENT REDUCTION FOR SUB BLOCK MEMORY OPERATION}
본 출원은 비휘발성 메모리 장치들 및 비휘발성 메모리 장치들의 동작에 관한 것이다.
본 섹션은 본 발명과 연관된 기법과 관련된 배경 정보를 제공하며, 그러한 이유로, 반드시 종래 기술이 아니다.
반도체 메모리 장치들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.
플로팅 게이트 또는 전하 트래핑 재료와 같은 전하 저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위하여 그러한 메모리 장치들에서 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층형 메모리 구조물로 수직으로, 또는 2차원(2D) 메모리 구조물로 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교번하는 전도성 및 유전체 층들의 스택(stack)을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
메모리 장치는, 예를 들어, 스트링들에 배열될 수 있는 메모리 셀들을 포함하는데, 여기서 선택 게이트 트랜지스터들이 스트링의 단부들에 제공되어 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 접속시킨다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다. 따라서, 개선된 메모리 장치들에 대한 필요성이 여전히 존재한다.
본 섹션은 본 발명의 대체적인 발명의 내용을 제공하며, 그의 전체 범주 또는 모든 그의 특징부들 및 이점들의 포괄적인 개시는 아니다.
본 발명의 목적은 앞서 언급된 단점들을 처리하고 극복하는 메모리 장치 및 메모리 장치를 동작시키는 방법을 제공하는 것이다.
따라서, 본 발명의 일 태양은 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록을 포함하는 장치를 제공하는 것이다. 블록은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할된다. 블록은 또한 특정 워드 라인에 접속된 특정 그룹을 포함한다. 장치는 제어 회로를 포함하고, 제어 회로는 워드 라인들에 커플링되고, 장치가 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부를 결정하도록 구성된다. 제어 회로는 또한, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부에 기초하여 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부를 결정하도록 구성된다. 제어 회로는 추가적으로, 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부에 기초하여 특정 그룹을 판독하는 동안 제1 서브블록 및 제2 서브블록 중 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하도록 구성된다.
본 발명의 다른 태양에 따르면, 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 장치의 메모리 셀들의 블록과 통신하는 제어기가 제공된다. 메모리 장치의 블록은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할된다. 블록은 또한, 특정 워드 라인에 접속된 특정 그룹을 포함한다. 제어기는 장치가 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부를 결정하도록 구성된다. 제어기는 또한 메모리 장치에게, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부에 기초하여 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부를 결정하라고 지시하도록 구성된다. 더욱이, 제어기는 메모리 장치에게, 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부에 기초하여 특정 그룹을 판독하는 동안 제1 서브블록 및 제2 서브블록 중 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하라고 지시하도록 구성된다.
본 발명의 추가 태양에 따르면, 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록을 포함하는 메모리 장치를 동작시키는 방법이 또한 제공된다. 메모리 장치의 블록은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할된다. 블록은 또한 특정 워드 라인에 접속된 특정 그룹을 포함한다. 본 방법은 장치가 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부를 결정하는 단계를 포함한다. 본 방법의 다음 단계는 판독되고 있는 특정 그룹이 제2 서브블록 내에 있는지 여부에 기초하여 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부를 결정하는 단계이다. 본 방법은 제1 서브블록 및 제2 서브블록 중 하나가 프로그래밍되어 있지 않은지 여부에 기초하여 특정 그룹을 판독하는 동안 제1 서브블록 및 제2 서브블록 중 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하는 단계를 계속한다.
추가의 적용가능 영역들이 본 명세서에 제공된 설명으로부터 명백해질 것이다. 이러한 발명의 내용의 설명 및 구체적인 예들은 단지 예시의 목적으로 의도되며, 본 발명의 범주를 제한하고자 의도된 것은 아니다.
본 명세서에서 설명되는 도면들은 모든 가능한 구현예들이 아닌 단지 선택된 실시예들만의 예시의 목적을 위한 것이고, 본 발명의 범주를 제한하도록 의도되지 않는다.
도 1은 본 발명의 태양들에 따른 예시적인 메모리 장치의 블록도이다.
도 2는 본 발명의 태양들에 따른 제어기의 추가 상세사항을 도시하는, 예시적인 메모리 장치의 블록도이다.
도 3은 본 발명의 태양들에 따른, 도 1의 예시적인 메모리 장치의 메모리 구조물의 예시적인 3D 구성의 블록들의 세트를 포함하는 다른 메모리 장치의 사시도이다.
도 4는 본 발명의 태양들에 따른, 도 3의 블록들 중 하나의 블록의 일부분의 예시적인 단면도를 도시한다.
도 5는 본 발명의 태양들에 따른, 도 4의 스택에서의 메모리 홀 직경의 플롯을 도시한다.
도 6은 본 발명의 태양들에 따른, 도 4의 스택의 일정 영역의 확대도를 도시한다.
도 7a는 본 발명의 태양들에 따른, 도 4와 부합하는 3D 구성의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다.
도 7b는 본 발명의 태양들에 따른, 도 7a의 서브블록들의 추가 상세사항을 도시한다.
도 7c는 본 발명의 태양들에 따른 예시적인 메모리 셀을 도시한다.
도 8은 본 발명의 태양들에 따라 8개의 데이터 상태들이 사용되는, 메모리 셀들의 예시적인 임계 전압 분포를 도시한다.
도 9는 본 발명의 태양들에 따른, 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할된 블록을 도시한다.
도 10a는 본 발명의 태양들에 따라, 제1 경우에 예시적인 메모리 장치의 제1 서브블록이 프로그래밍되어 있는 한편 제2 서브블록이 비어 있고 제2 경우에 예시적인 메모리 장치의 제2 서브블록이 프로그래밍되어 있는 한편 제1 서브블록이 비어 있는 것을 도시한다.
도 10b는 본 발명의 태양들에 따른, 풀(full) 블록 조건들과 비교하여, 제1 경우의 워드 라인 및 제2 경우의 다른 워드 라인의 판독 동작 동안의 예시적인 메모리 장치의 전류 인출을 도시한다.
도 11은 본 발명의 태양에 따른, 제1 경우, 제2 경우 및 풀 블록 조건들에 대한 전류 인출 피크 및 평균 전류 인출의 워드 라인 종속성을 도시한다.
도 12a는 본 발명의 태양들에 따른 메모리 장치의 2개의 층들의 예시적인 배열체를 도시한다.
도 12b는 본 발명의 태양에 따른, 폐쇄 블록 조건과 비교하여 더 강한 채널 반전(inversion)을 나타내는 WLn + 2 위의 채널에 기인하는 더 높은 전류 인출을 도시한다.
도 13 및 도 14는 본 발명의 태양들에 따른 메모리 장치를 동작시키는 방법의 단계들을 도시한다.
도 15는 본 발명의 태양들에 따른, 복수의 데이터 상태들 각각에 대한 예시적인 중위 임계 전압들 및 대응하는 오버드라이브(overdrive) 전압들을 도시한다.
도 16a는 본 발명의 태양들에 따른, 제1 서브블록이 프로그래밍되어 있고 제2 서브블록이 비어 있거나 또는 도 15에 도시된 중위 임계 전압들을 갖는 복수의 데이터 상태들 중 하나와 연관된 임계 전압으로 프로그래밍되어 있는 제1 경우의 예시적인 메모리 장치를 도시한다.
도 16b는 본 발명의 태양들에 따른, 제1 경우에 대한 데이터 상태에 대해 플롯된 각각의 데이터 상태에 대한 평균 전류 인출을 도시한다.
도 17a는 본 발명의 태양들에 따른, 제2 서브블록이 프로그래밍되어 있고 제1 서브블록이 비어 있거나 또는 도 15에 도시된 중위 임계 전압들을 갖는 복수의 데이터 상태들 중 하나와 연관된 임계 전압으로 프로그래밍되어 있는 제2 경우의 예시적인 메모리 장치를 도시한다.
도 17b는 본 발명의 태양들에 따른, 제2 경우에 대한 데이터 상태에 대해 플롯된 각각의 데이터 상태에 대한 평균 전류 인출을 도시한다.
도 18a는 본 발명의 태양들에 따른, 제1 서브블록이 프로그래밍되어 있고 제2 서브블록이 E 데이터 상태로 프로그래밍되어 있는 제1 경우의 예시적인 메모리 장치를 도시한다.
도 18b는 본 발명의 태양들에 따른, 제1 경우에 대한 제1 서브블록 내의 특정 워드 라인의 판독을 위한 시간에 따른 전류 인출을 도시한다.
도 19a는 본 발명의 태양들에 따른, 제2 서브블록이 프로그래밍되어 있고 제1 서브블록이 E 데이터 상태로 프로그래밍되어 있는 제2 경우의 예시적인 메모리 장치를 도시한다.
도 19b는 본 발명의 태양들에 따른, 제2 경우에 대한 제2 서브블록 내의 특정 워드 라인의 판독을 위한 시간에 따른 전류 인출을 도시한다.
하기의 설명에서, 본 발명의 이해를 제공하기 위해 상세사항들이 제시된다. 일부 경우에, 소정 회로들, 구조물들 및 기법들은 본 발명을 모호하게 하지 않기 위해 상세히 설명되거나 도시되지 않았다.
대체적으로, 본 발명은 많은 응용들에서 사용하기에 매우 적합한 타입의 비휘발성 메모리 장치들에 관한 것이다. 비휘발성 메모리 장치 및 이러한 개시물의 관련 형성 방법들은 하나 이상의 예시적인 실시예들과 함께 설명될 것이다. 그러나, 개시된 구체적인 예시적인 실시예는 단지, 당업자들이 본 발명을 이해하고 실시하는 것을 허용하기에 충분한 명확성을 갖는 본 발명의 개념들, 특징부들, 이점들 및 목적들을 설명하기 위해 제공된다. 구체적으로, 예시적인 실시예들은, 본 발명이 철저하게 될 것이고 범주를 당업자들에게 완전히 전달하도록 제공된다. 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 컴포넌트들, 디바이스들, 및 방법들의 예들과 같은 다수의 특정 상세사항들이 제시된다. 특정 상세사항들이 채용될 필요가 없다는 것, 예시적인 실시예들이 많은 상이한 형태들로 구현될 수 있다는 것, 그리고 어느 것도 본 발명의 범주를 제한하는 것으로 해석되어서는 안 된다는 것이 당업자에게는 명백할 것이다. 일부 예시적인 실시예들에서, 공지된 프로세스들, 공지된 디바이스 구조물들, 및 공지된 기법들은 상세히 설명되지 않는다.
일부 메모리 디바이스들 또는 장치들에서, 메모리 셀들은, 예컨대, 블록 또는 서브블록 내의 NAND 스트링들에서, 서로 연결된다. 각각의 NAND 스트링은 비트 라인에 접속되는 NAND 스트링의 드레인 측 상의 하나 이상의 드레인 측 SG 트랜지스터들(SGD 트랜지스터들)과 소스 라인에 접속되는 NAND 스트링의 소스 측 상의 하나 이상의 소스 측 SG 트랜지스터들(SGS 트랜지스터들) 사이에 직렬로 접속된 다수의 메모리 셀들을 포함한다. 추가로, 메모리 셀들은 제어 게이트로 작용하는 공통 제어 게이트 라인(예컨대, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스 측으로부터 블록의 드레인 측으로 연장된다. 메모리 셀들은 다른 타입들의 스트링들에서 접속될 수 있고, 또한 다른 방식들로 접속될 수 있다.
3D 메모리 구조물에서, 메모리 셀들은 스택에서 수직 스트링들에 배열될 수 있는데, 여기서 스택은 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다.
메모리 셀들은 사용자 데이터를 저장하는 데 적격인 데이터 메모리 셀들, 및 사용자 데이터를 저장하는 데 적격이 아닌 더미 또는 비데이터 메모리 셀들을 포함할 수 있다. 더미 워드 라인이 더미 메모리 셀에 접속된다. 하나 이상의 더미 메모리 셀들은 채널 그레디언트(gradient)의 점진적인 전이를 제공하기 위해 메모리 셀들의 스트링의 드레인 및/또는 소스 단부들에 제공될 수 있다.
프로그래밍 동작 동안, 메모리 셀들은 워드 라인 프로그래밍 순서에 따라 프로그래밍된다. 예를 들어, 프로그래밍은 블록의 소스 측에 있는 워드 라인에서 시작하여 블록의 드레인 측에 있는 워드 라인으로 진행할 수 있다. 하나의 접근법에서, 각각의 워드 라인은 다음 워드 라인을 프로그래밍하기 전에 완전히 프로그래밍된다. 예를 들어, 제1 워드 라인(WL0)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 펄스(programming pulse)들을 사용하여 프로그래밍된다. 다음으로, 제2 워드 라인(WL1)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 펄스들을 사용하여 프로그래밍되고, 등등이다. 프로그래밍 펄스는, 각자의 프로그램 루프들 또는 프로그램 검증 반복들에서 워드 라인에 인가되는 증가하는 프로그램 전압들의 세트를 포함할 수 있다. 검증 동작들은 메모리 셀들이 프로그래밍을 완료했는지 여부를 결정하기 위해 각각의 프로그램 전압 후에 수행될 수 있다. 프로그래밍이 일정 메모리 셀에 대해 완료된 경우, 메모리 셀은 후속 프로그램 루프들에서의 다른 메모리 셀들에 대해 프로그래밍이 계속되는 동안 추가 프로그래밍으로부터 록아웃(lock out)될 수 있다.
메모리 장치가 용량이 증가함에 따라, 워드 라인들의 양 또는 개수 및 블록당 저장될 수 있는 데이터의 양은 증가할 수 있다. 그러나, 더 큰 블록 크기들에 의해, 블록 수율(yield), 블록 버짓(budget), 데이터 할당 효율 및 속도, 가비지 수집(garbage collection)은 모두 악영향을 받을 수 있다. 결과적으로, 서브블록 모드 동작은 사용자가 한 번에 단 하나의 서브블록만을 프로그래밍하게 하도록 구현될 수 있다. 따라서, 서브블록 모드 동작에 대한 이점들, 예컨대 전체 블록 대신에 서브블록들을 소거하는 능력으로 인한 개선된 데이터 취급이 실현될 수 있다. 추가적으로, 블록 수율은 전체 블록이 단일의 열악하거나 열화된 워드 라인으로 인해 버려지는 것은 아니기 때문에 개선될 수 있다. 따라서, 메모리 셀들은 또한 서브블록 프로그래밍 순서에 따라 프로그래밍될 수 있으며, 여기서 하나의 서브블록, 또는 블록의 일부분 내의 메모리 셀들이 다른 서브블록 내의 메모리 셀들을 프로그래밍하기 전에 프로그래밍된다.
각각의 메모리 셀은 프로그램 커맨드에서의 기록 데이터에 따라 데이터 상태와 연관될 수 있다. 그의 데이터 상태에 기초하여, 메모리 셀은 소거 상태로 유지되거나 프로그래밍된 데이터 상태로 프로그래밍될 것이다. 예를 들어, 셀당 1비트의 메모리 디바이스에는, 소거 상태 및 프로그래밍된 상태를 포함하는 2개의 데이터 상태들이 존재한다. 셀당 2비트의 메모리 디바이스에는, 소거 상태, 및 A, B 및 C 데이터 상태들로 지칭되는 3개의 더 높은 데이터 상태들을 포함하는 4개의 데이터 상태들이 존재한다. 셀당 3비트의 메모리 디바이스에는, 소거 상태, 및 A, B, C, D, E, F 및 G 데이터 상태들로 지칭되는 7개의 더 높은 데이터 상태들을 포함하는 8개의 데이터 상태들이 존재한다(도 8b 참조). 셀당 4비트의 메모리 디바이스에는, 소거 상태, 및 15개의 더 높은 데이터 상태들을 포함하는 16개의 데이터 상태들이 존재한다.
메모리 셀들이 프로그래밍된 후, 데이터는 판독 동작에서 재판독(read back)될 수 있다. 판독 동작은 감지 회로부가 워드 라인에 접속된 셀들이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 동안 워드 라인에 일련의 판독 전압들을 인가하는 것을 수반할 수 있다. 셀이 비전도성 상태에 있는 경우, 메모리 셀의 임계 전압(Vth)은 판독 전압을 초과한다. 판독 전압들은 인접한 데이터 상태들의 임계 전압 레벨들 사이에 있을 것으로 예상되는 레벨들에서 설정된다.
예를 들어, 프로그래밍 및 판독 동작들을 포함한, 메모리 디바이스 또는 장치의 동작 전체에 걸쳐 전류가 소비된다. 메모리 장치에 대한 증가된 평균 전류 인출(Icc)은 메모리 장치를 활용하는 모바일 디바이스의 배터리 수명에 불리하게 영향을 미칠 수 있다. 따라서, 더 작은 평균 전류 인출(Icc) 및 전류 인출(Icc) 피크 둘 모두가 바람직하다. 전류 인출 피크 및 평균 전류 인출 둘 모두가 블록이 완전히 프로그래밍되어 있지 않은 (즉, 개방 블록인) 경우에 증가하는 것으로 관찰된다. 그러한 개방 블록 동작은, 예를 들어, 메모리 장치가 프로그래밍 성능을 결정하기 위해 약간의 워드 라인들을 사용하여 몇몇 다이들을 프로그래밍하는 것에 기인할 수 있다. 유사하게, 서브블록 프로그래밍에 의해 전체 서브블록들이 한 번에 소거 또는 프로그래밍될 수 있기 때문에, 블록의 일부가 프로그래밍되어 있는 한편 나머지는 프로그래밍되어 있지 않은 경우들이 있을 수 있다. 따라서, 서브블록 동작은 또한, 증가된 평균 전류 인출(Icc) 및 전류 인출(Icc) 피크로 이어질 수 있다.
도 1은 예시적인 메모리 디바이스의 블록도이다. 비휘발성 저장 장치와 같은 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108)는 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(128)은 다수의 감지 블록들(51, 52, ..., 53)(감지 회로부)을 포함하고, 하나의 페이지의 메모리 셀들이 동시에 판독 또는 프로그래밍되는 것을 허용한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예컨대, 착탈식 저장 카드) 내에 포함된다. 제어기는 메모리 다이와는 별개일 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기와 하나 이상의 메모리 다이(108) 사이에서 전달된다.
하나의 접근법에서, 제어 회로부(110)는 또한, 소스 라인 드라이버(61), 소스 라인 드라이버(62), ..., 소스 라인 회로(63)를 포함하는 소스 제어 회로들(127)과 통신한다. 소스 라인 드라이버들은 개별 소스 라인들에 대해 상이한(또는 동일한) 전압들을 구동하는 데 사용된다.
메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식(monolithic) 3D 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 판독/기록 회로들(128)과 협력하여 메모리 구조물(126)에 대한 메모리 동작들을 수행하며, 상태 머신(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 저장 영역(113)이, 예컨대, 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 것과 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다. SGS 트랜지스터는 NAND 스트링의 소스 단부에 있는 선택 게이트 트랜지스터이고, SGD 트랜지스터는 NAND 스트링의 드레인 단부에 있는 선택 게이트 트랜지스터이다.
일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에서 설명되는 프로세스들의 단계들을 포함하는 본 명세서에서 설명되는 기법들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114, 132), 전력 제어 모듈(116), 감지 블록들(51, 52, ..., 53), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
오프-칩 제어기(122)(이는 일 실시예에서 전기 회로임)는 프로세서(122c), ROM(판독 전용 메모리)(122a) 및 RAM(랜덤 액세스 메모리)(122b)과 같은 저장 디바이스들(메모리) 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진(245)은 다수의 판독 에러들을 정정할 수 있다.
메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신 상태에 있는 메모리 인터페이스는 제어기와 메모리 다이 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경시킬 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 격리될 수 있고, I/O를 래칭(latching)할 수 있고, 등일 수 있다. 프로세서는 메모리 인터페이스(122d)를 통하여 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)로 커맨드들을 송출할 수 있다.
저장 디바이스는 한 세트의 명령어들과 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위하여 한 세트의 명령어들을 실행하도록 동작가능하다. 대안으로 또는 추가로, 프로세서는 하나 이상의 워드 라인들에서의 메모리 셀들의 예약된 영역과 같은 메모리 구조물의 저장 디바이스(126a)로부터의 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대, 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물에 액세스하도록 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는, 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122c)는 실행을 위해 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하는 드라이버들을 포함한다.
대체적으로, 제어 코드는, 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에서 설명되는 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에서 설명되는 기능들을 수행하기 위한 명령어들을 실행하도록 구성될 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에서 설명되는 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독 가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독 가능 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 타입의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 "DRAM"(dynamic random access memory) 또는 "SRAM"(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, "ReRAM"(resistive random access memory), "EEPROM"(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), "FRAM"(ferroelectric random access memory), 및 "MRAM"(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 타입은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들 또는 셀들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은, SG 트랜지스터들 및 메모리 셀들을 포함하는 직렬로 접속된 트랜지스터들의 세트의 일례이다.
NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은, 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들 또는 셀들은 2D 메모리 구조물 또는 3D 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들 또는 셀들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들 또는 셀들은, 복수의 로우들 및/또는 컬럼들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2D 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 가로질러 가는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
2D 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기법이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에서 설명되는 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기법의 사상 및 범주 내의 모든 관련된 메모리 구조들을 포함한다는 것을 인식할 것이다.
도 2는 제어기(122)의 추가적인 세부사항들을 도시하는, 예시적인 메모리 디바이스 또는 장치(100)의 블록도이다. 본 명세서에 사용되는 바와 같이, 플래시 메모리 제어기는, 플래시 메모리에 저장된 데이터를 관리하고 컴퓨터 또는 전자 디바이스와 같은 호스트와 통신하는 디바이스이다. 플래시 메모리 제어기는 본 명세서에서 설명되는 특정 기능에 더하여 다양한 기능을 가질 수 있다. 예를 들어, 플래시 메모리 제어기는 메모리가 적절하게 동작하고 있음을 보장하도록, 불량한 플래시 메모리 셀들을 매핑 아웃(mapping out)하도록, 그리고 향후의 결함(failed) 셀들을 대신하기 위한 여분의 메모리 셀들을 할당하도록 플래시 메모리를 포맷화할 수 있다. 여분의 셀들의 일부는, 플래시 메모리 제어기를 동작시키고 다른 특징들을 구현하기 위하여 펌웨어를 보유하는 데 사용될 수 있다. 동작 시, 호스트가 플래시 메모리로부터 데이터를 판독하거나 그에 데이터를 기록할 필요가 있는 경우, 이는 플래시 메모리 제어기와 통신할 것이다. 호스트가, 데이터가 판독/기록될 논리적 어드레스를 제공하는 경우, 플래시 메모리 제어기는 호스트로부터 수신된 논리적 어드레스를 플래시 메모리 내의 물리적 어드레스로 변환할 수 있다. (대안으로, 호스트는 물리적 어드레스를 제공할 수 있다). 플래시 메모리 제어기는 또한, 마모 레벨링(wear leveling)(달리 반복적으로 기록될 메모리의 특정 블록들의 마모를 피하도록 기록들을 분산시킴) 및 가비지 수집(블록이 풀이 된 후에, 데이터의 유효 페이지들만을 새로운 블록으로 이동시켜, 풀 블록이 소거 및 재사용될 수 있게 함)과 같은, 그러나 이들로 제한되지 않는, 다양한 메모리 관리 기능들을 수행할 수 있다.
제어기(122)와 비휘발성 메모리 다이(108) 사이의 인터페이스는 임의의 적합한 플래시 인터페이스일 수 있다. 일 실시예에서, 메모리 디바이스(100)는 카드 기반 시스템, 예컨대, SD(Secure Digital) 또는 마이크로-SD(Micro Secure Digital) 카드일 수 있다. 대안의 실시예에서, 메모리 시스템은 임베디드 메모리 시스템의 일부일 수 있다. 예를 들어, 플래시 메모리는, 예컨대, 개인용 컴퓨터에 설치된 SSD(Solid-State Disk) 드라이브의 형태로, 호스트 내에 임베드될 수 있다.
일부 실시예들에서, 메모리 디바이스(100)는 제어기(122)와 비휘발성 메모리 다이(108) 사이에 단일 채널을 포함하고, 본 명세서에서 설명되는 주제는 단일 메모리 채널을 갖는 것으로 제한되지 않는다.
제어기(122)는 호스트와 인터페이싱하는 프론트엔드 모듈(front end module)(208), 하나 이상의 비휘발성 메모리 다이(108)와 인터페이싱하는 백엔드 모듈(back end module)(210), 및 이제 상세히 설명될 기능들을 수행하는 다양한 다른 모듈들을 포함한다.
제어기의 컴포넌트들은, 예를 들어, 다른 컴포넌트들과 함께 사용하기 위하여 설계된 패키징된 기능적 하드웨어 유닛(예컨대, 전기 회로), 관련된 기능들 중 특정 기능을 통상 수행하는 프로세서, 예컨대, 마이크로프로세서 또는 프로세싱 회로부에 의해 실행가능한 프로그램 코드(예컨대, 소프트웨어 또는 펌웨어)의 일부, 또는 더 큰 시스템과 인터페이싱하는 자립형 하드웨어 또는 소프트웨어 컴포넌트의 형태를 취할 수 있다. 예를 들어, 각각의 모듈은 ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array), 회로, 디지털 논리 회로, 아날로그 회로, 이산 회로들의 조합, 게이트들, 또는 임의의 다른 타입의 하드웨어, 또는 이들의 조합을 포함할 수 있다. 대안으로 또는 추가로, 각각의 모듈은 제어기가 본 명세서에서 기술되는 기능들을 수행하기 위해 프로세서를 프로그래밍하도록 프로세서 판독가능 디바이스(예컨대, 메모리)에 저장된 소프트웨어를 포함할 수 있다. 도 2에 도시된 아키텍처는 도 1에 도시된 제어기(122)의 컴포넌트들(예컨대, RAM, ROM, 프로세서, 인터페이스)을 사용할 수 있는(또는 사용할 수 없는) 하나의 예시적인 구현예이다.
제어기(122)는 메모리 셀들 또는 메모리의 블록들을 재조정(reconditioning)하기 위해 이용되는 재조정 회로부(212)를 포함할 수 있다. 재조정하는 것은 이하에서 설명되는 바와 같이, 불규칙한 워드 라인 유지보수를 수행하는 것의 일부로서 데이터를 새로운 워드 라인 또는 블록으로 재프로그래밍(reprogramming)하는 것 또는 데이터를 그의 현재 로케이션에서 리프레시(refresh)하는 것을 포함할 수 있다.
제어기(122)의 모듈들을 다시 참조하면, 버퍼 관리자/버스 제어기(214)는 RAM(216) 내의 버퍼들을 관리하고 제어기(122)의 내부 버스 중재를 제어한다. RAM은 DRAM 및/또는 SRAM을 포함할 수 있다. DRAM 또는 동적 랜덤 액세스 메모리는 메모리가 전하 형태로 저장되는 반도체 메모리의 타입이다. DRAM 내의 각각의 메모리 셀은 트랜지스터 및 커패시터로 이루어진다. 데이터는 커패시터에 저장된다. 커패시터들은 누설로 인해 전하를 상실하고, 따라서 DRAM들은 휘발성 디바이스들이다. 메모리 내에 데이터를 유지하기 위해, 디바이스는 규칙적으로 리프레시되어야 한다. 대조적으로, SRAM 또는 정적 랜덤 액세스 메모리는 전력이 공급되는 한, 값을 유지할 것이다.
ROM(218)은 시스템 부트 코드(system boot code)를 저장한다. 제어기와 분리되어 위치되어 있는 것으로서 도 2에 도시되어 있지만, 다른 실시예들에서, RAM(216) 및 ROM(218) 중 하나 또는 양측 모두는 제어기 내에 위치될 수 있다. 또 다른 실시예들에서, RAM 및 ROM의 일부분들은 제어기(122) 내부와 제어기 외부에 양측 모두에 위치될 수 있다. 추가로, 일부 구현예들에서, 제어기(122), RAM(216), 및 ROM(218)은 별도의 반도체 다이 상에 위치될 수 있다.
프론트엔드 모듈(208)은 호스트 또는 다음 레벨의 저장 제어기와의 전기적 인터페이스를 제공하는 호스트 인터페이스(220) 및 물리 계층 인터페이스(physical layer interface, PHY)(222)를 포함한다. 호스트 인터페이스(220)의 타입의 선택은 사용되는 메모리의 타입에 종속될 수 있다. 호스트 인터페이스들(220)의 예들은 SATA, SATA 익스프레스, SAS, 파이버 채널(Fibre Channel), USB, PCIe, 및 NVMe를 포함하지만 이들로 제한되지 않는다. 호스트 인터페이스(220)는, 전형적으로, 데이터, 제어 신호들, 및 타이밍 신호들에 대한 전달을 가능하게 한다.
백엔드 모듈(210)은 ECC(Error Correction controller) 엔진(224)을 포함하고, 이 ECC 엔진은 호스트로부터 수신된 데이터 바이트들을 인코딩하고 비휘발성 메모리로부터 판독된 데이터 바이트들을 디코딩 및 에러 정정한다. 커맨드 시퀀서(command sequencer)(226)는 비휘발성 메모리 다이(108)로 송신될 커맨드 시퀀스들, 예컨대, 프로그램 및 소거 커맨드 시퀀스들을 생성한다. RAID(Redundant Array of Independent Dies) 모듈(228)은 RAID 패리티(parity)의 생성 및 결함 데이터의 복구를 관리한다. RAID 패리티는 메모리 디바이스(100)에 기록되는 데이터에 대한 무결성 보호(integrity protection)의 추가 레벨로서 사용될 수 있다. 일부 경우들에서, RAID 모듈(228)은 ECC 엔진(224)의 일부일 수 있다. RAID 패리티는 통상의 명칭이 암시하는 바와 같이 여분의 다이 또는 다이들로서 추가될 수 있지만, 이는 또한, 예컨대 여분의 평면, 또는 여분의 블록, 또는 블록 내의 여분의 워드 라인들로서, 기존의 다이 내에 추가될 수 있다는 것에 유의하여야 한다. 메모리 인터페이스(230)는 비휘발성 메모리 다이(108)에 커맨드 시퀀스들을 제공하고, 비휘발성 메모리 다이로부터 상태 정보를 수신한다. 플래시 제어 계층(232)은 백엔드 모듈(210)의 전체 동작을 제어한다.
메모리 디바이스 또는 장치(100)의 추가 컴포넌트들은 비휘발성 메모리 다이(108)의 메모리 셀들의 마모 레벨링을 수행하는 매체 관리 계층(238)을 포함한다. 메모리 시스템은, 또한, 제어기(122)와 인터페이싱할 수 있는 외부 전기적 인터페이스들, 외부 RAM, 저항들, 커패시터들, 또는 다른 컴포넌트들과 같은 다른 개별 컴포넌트들(240)을 포함한다. 대안의 실시예들에서, 물리 계층 인터페이스(222), RAID 모듈(228), 매체 관리 계층(238) 및 버퍼 관리/버스 제어기(214) 중 하나 이상은 제어기(122)에서 필수가 아닌 선택적인 컴포넌트들이다.
FTL(Flash Translation Layer) 또는 MML(Media Management Layer)(238)은 호스트와의 인터페이싱 및 플래시 에러들을 다룰 수 있는 플래시 관리의 일부로서 통합될 수 있다. 특히, MML은 플래시 관리에서의 모듈일 수도 있고, NAND 관리의 실질을 담당할 수도 있다. 특히, MML(238)은, 호스트로부터의 기록들을 다이(108)의 메모리 구조물(126), 예컨대, 플래시 메모리로의 기록들로 변환하는 메모리 디바이스 펌웨어에서의 알고리즘을 포함할 수 있다. MML(238)이 필요할 수 있는데, 그 이유는, 1) 플래시 메모리가 제한된 내구성을 가질 수 있고/있거나; 2) 플래시 메모리가 단지 다수의 페이지들로만 기록될 수 있고/있거나; 3) 플래시 메모리가 그것이 블록으로서 소거되지 않는 한 기록되지 않을 수 있기 때문이다. MML(238)은 호스트에 대해 가시적(visible)이지 않을 수 있는 플래시 메모리의 이러한 잠재적인 제한들을 이해한다. 따라서, MML(238)은 호스트로부터의 기록들을 플래시 메모리로의 기록들로 변환하는 것을 시도한다. MML(238)을 사용하여 불규칙(erratic) 비트들이 식별 및 기록될 수 있다. 불규칙 비트들의 이러한 기록은 블록들 및/또는 워드 라인들(워드 라인들 상의 메모리 셀들)의 건전성(health)을 평가하는 데 사용될 수 있다.
제어기(122)는 하나 이상의 메모리 다이들(108)과 인터페이싱할 수 있다. 일 실시예에서, 제어기 및 (메모리 디바이스(100)를 함께 포함하는) 다수의 메모리 다이들은, 호스트 내측의 하드 디스크 드라이브 대신에, NAS(network-attached storage) 디바이스로서 에뮬레이팅(emulate)할 수 있거나, 대체할 수 있거나, 이용될 수 있는 등의 솔리드 스테이트 드라이브(SSD)를 구현한다. 추가적으로, SSD는 하드 드라이브로서 작동하게 될 필요가 없다.
도 3은 도 1의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스 또는 장치(600)의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역(604)이 있다. 예를 들어, 회로부는 블록들의 제어 게이트 층들에 접속될 수 있는 전압 드라이버들(605)을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(601)은 또한, 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들과 함께 블록들 아래의 회로부를 지지할 수 있다. 블록들은 메모리 디바이스의 중간 영역(602)에 형성된다. 메모리 디바이스의 상부 영역(603)에는, 하나 이상의 상부 금속 층들이 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 층형(tiered) 측면들을 가지며, 이로부터 수직 접점들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다. 블록들은 또한 다수의 평면들로 배열될 수 있다.
도 4는 도 3의 블록들 중 하나의 블록의 일부의 예시적인 단면도를 도시한다. 블록은 교번하는 전도성 층들 및 유전체 층들의 스택(610)을 포함한다. 본 예에서, 전도성 층들은 데이터 워드 라인 층들(또는 워드 라인들)(WLL0 내지 WLL10)에 더하여, 2개의 SGD 층들, 2개의 SGS 층들, 및 4개의 더미 워드 라인 층들(또는 워드 라인들)(WLD1, WLD2, WLD3, WLD4)을 포함한다. 유전체 층들은 DL0 내지 DL19로 라벨링된다. 추가로, NAND 스트링들(NS1 및 NS2)을 포함하는 스택의 영역들이 도시되어 있다. 각각의 NAND 스트링은 메모리 홀(618 또는 619)을 포함하고, 이 메모리 홀은 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 스택의 영역(622)이 도 6에 더 상세히 도시되어 있다.
스택(610)은 기판(611), 기판 상의 절연 필름(612), 및 소스 라인(SL)의 일부분을 포함한다. NS1은 스택의 하단(614)에 소스 단부(613)를, 그리고 스택의 상단(616)에 드레인 단부(615)를 갖는다. 금속 충전 슬릿들(617, 620)은 스택을 가로질러서 상호접속부들로서 주기적으로 제공될 수 있고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비트 라인(BL0)의 일부분이 또한 도시되어 있다. 전도성 비아(621)가 드레인 단부(615)를 BL0에 접속시킨다.
하나의 접근법에서, 메모리 셀들의 블록은 교번하는 제어 게이트 층들 및 유전체 층들의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.
도 5는 도 4의 스택에서의 메모리 홀/필러(pillar) 직경의 플롯을 도시한다. 수직 축은 도 4의 스택과 정렬되고, 메모리 홀들(618, 619) 내의 재료들에 의해 형성되는 필러들의 폭(wMH), 예컨대 직경을 도시한다. 그러한 메모리 디바이스에서, 스택을 통해 에칭되는 메모리 홀들은 매우 높은 종횡비를 갖는다. 예를 들어, 약 25 내지 30의 깊이 대 직경 비가 통상적이다. 메모리 홀들은 원형 단면을 가질 수 있다. 에칭 프로세스로 인해, 메모리 홀 및 결과적인 필러 폭은 홀의 길이를 따라 가변될 수 있다. 전형적으로, 직경은 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아진다(도 5의 실선). 즉, 메모리 홀들은 테이퍼져서, 스택의 하단에서 좁아진다. 일부 경우에, 약간 좁아지는 것이 선택 게이트 근처의 홀의 상단에서 발생하여, 직경이 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아지기 전에 약간 더 넓어지게 한다(긴 파선). 예를 들어, 메모리 홀 폭은, 본 예에서, 스택 내의 WL9의 레벨에서 최대이다. 메모리 홀 폭은 WL10의 레벨에서 약간 더 작고, WL8 내지 WL0의 레벨들에서 점진적으로 더 작아진다.
메모리 홀 및 결과적인 필러의 직경의 불균일성으로 인해, 메모리 셀들의 프로그래밍 및 소거 속도는 메모리 홀을 따르는 그들의 위치에 기초하여 가변될 수 있다. 메모리 홀의 하단에서 상대적으로 더 작은 직경으로, 터널 산화물을 가로지르는 전기장은 상대적으로 더 강하여, 프로그래밍 및 소거 속도는 메모리 홀들의 상대적으로 더 작은 직경 부분에 인접한 워드 라인들에서의 메모리 셀들에 대하여 더 높다.
짧은 파선에 의해 표현된 다른 가능한 구현예에서, 스택은 (도 12a에 또한 도시된) 2개의 층들로 제조된다. 하부 층에는 먼저 각자의 메모리 홀이 형성된다. 이어서, 상단 층에는 하단 층 내의 메모리 홀과 정렬되는 각자의 메모리 홀이 형성된다. 각각의 메모리 홀은, 스택의 하단으로부터 상단으로 갈수록 폭이 증가하고 이어서 감소하고 다시 증가하는 이중 테이퍼형 메모리 홀이 형성되도록 테이퍼진다.
도 6은 도 4의 스택의 영역(622)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. 본 예에서, SGD 트랜지스터들(680, 681)이 더미 메모리 셀들(682, 683) 및 데이터 메모리 셀(MC) 위에 제공된다. 다수의 층들이, 예컨대 원자층 침착을 이용하여, 메모리 홀(630)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 재료들에 의해 메모리 홀 내에 형성되는 각각의 필러(699) 또는 컬럼은 질화규소(Si3N4) 또는 다른 질화물과 같은 전하 트래핑 층(663) 또는 필름, 터널링 층(664), 채널(665)(예컨대, 폴리실리콘을 포함함), 및 유전체 코어(666)를 포함할 수 있다. 워드 라인 층은 차단 산화물(blocking oxide)/블록 하이-k 재료(660), 금속 배리어(barrier)(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690, 691, 692, 693, 694)이 제공된다. 본 예에서, 금속을 제외한 층들 모두가 메모리 홀 내에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 컬럼 활성 영역(AA)을 형성할 수 있다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널로 복귀된다.
메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.
NAND 스트링은 일정 길이의 채널이 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
도 7a는 도 4와 부합하는 3D 구성의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다. 각각의 서브블록은 다수의 NAND 스트링들을 포함하는데, 여기서는 하나의 예시적인 NAND 스트링이 도시되어 있다. 예를 들어, SB0, SB1, SB2 및 SB3은 예시적인 NAND 스트링들(700n, 710n, 720n, 730n)을 각각 포함한다. NAND 스트링들은 도 4와 부합하는 데이터 워드 라인들, 더미 워드 라인들, 및 선택 게이트 라인들을 갖는다. 블록(BLK)에서, 각각의 서브블록은, x 방향으로 연장되고 공통 SGD 라인을 갖는 NAND 스트링들의 세트를 포함한다. NAND 스트링들(700n, 710n, 720n, 730n)은 각각 서브블록들(SB0, SB1, SB2, SB3) 내에 있다. 블록의 프로그래밍은 한 번에 하나의 서브블록에서 일어날 수 있다. 각각의 서브블록 내에서, 워드 라인 프로그래밍 순서는, 예컨대, WLL0, 즉 소스 측 워드 라인에서 시작하여, WLL10, 즉 드레인 측 워드 라인까지 한 번에 하나의 워드 라인을 진행하는 것으로 따를 수 있다.
NAND 스트링들(700n, 710n, 720n, 730n)은 채널들(700a, 710a, 720a, 730a)을 각각 갖는다.
추가적으로, NAND 스트링(700n)은 SGS 트랜지스터들(700, 701), 더미 메모리 셀들(702, 703), 데이터 메모리 셀들(704, 705, 706, 707, 708, 709, 710, 711, 712, 713, 714), 더미 메모리 셀들(715, 716), 및 SGD 트랜지스터들(717, 718)을 포함한다.
NAND 스트링(710n)은 SGS 트랜지스터들(720, 721), 더미 메모리 셀들(722, 723), 데이터 메모리 셀들(724, 725, 726, 727, 728, 729, 730, 731, 732, 733, 734), 더미 메모리 셀들(735, 736), 및 SGD 트랜지스터들(737, 738)을 포함한다.
NAND 스트링(720n)은 SGS 트랜지스터들(740, 741), 더미 메모리 셀들(742, 743), 데이터 메모리 셀들(744, 745, 746, 747, 748, 749, 750, 751, 752, 753, 754), 더미 메모리 셀들(755, 756), 및 SGD 트랜지스터들(757, 758)을 포함한다.
NAND 스트링(730n)은 SGS 트랜지스터들(760, 761), 더미 메모리 셀들(762, 763), 데이터 메모리 셀들(764, 765, 766, 767, 768, 769, 770, 771, 772, 773, 774), 더미 메모리 셀들(775, 776), 및 SGD 트랜지스터들(777, 778)을 포함한다.
프로그래밍 동작 동안, 최종 임계 전압(Vth) 분포는 하나 이상의 프로그래밍 패스들을 사용함으로써 달성될 수 있다. 각각의 패스는 예를 들어 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)을 사용할 수 있다. 프로그래밍 패스 동안, 프로그램 검증 반복들이 선택된 워드 라인에 대해 수행된다. 프로그램 검증 반복은 프로그램 전압이 워드 라인에 인가되는 프로그램 부분 및 그에 이어지는 하나 이상의 검증 테스트들이 수행되는 검증 부분을 포함한다. 각각의 프로그래밍된 상태는 상태에 대한 검증 테스트에서 사용되는 검증 전압을 갖는다.
도 7b는 도 7a의 서브블록들(SB0 내지 SB3)의 추가 상세사항을 도시한다. 각각의 서브블록 내의 워드 라인들을 따라 x 방향으로 연장되는 예시적인 메모리 셀들이 도시되어 있다. 각각의 메모리 셀은 간략함을 위해 입방체로 도시되어 있다. SB0은 NAND 스트링들(700n, 701n, 702n, 703n)을 포함한다. SB1은 NAND 스트링들(710n, 711n, 712n, 713n)을 포함하고 SB2는 NAND 스트링들(720n, 721n, 722n, 723n)을 포함한다. SB3은 NAND 스트링들(730n, 731n, 732n, 733n)을 포함한다. 비트 라인들은 NAND 스트링들의 세트들에 접속된다. 예를 들어, 비트 라인(BL0)은 NAND 스트링들(700n, 710n, 720n, 730n)에 접속되고, 비트 라인(BL1)은 NAND 스트링들(701n, 711n, 721n, 731n)에 접속되고, 비트 라인(BL2)은 NAND 스트링들(702n, 712n, 722n, 732n)에 접속되고, 비트 라인(BL3)은 NAND 스트링들(703n, 713n, 723n, 733n)에 접속된다. 감지 회로부가 각각의 비트 라인에 접속될 수 있다. 예를 들어, 감지 회로부(780, 781, 782, 783)는 비트 라인들(BL0, BL1, BL2, BL3)에 접속된다. 비트 라인 전압원에는 감지 회로부가 제공될 수 있다.
프로그래밍 및 판독은 한 번에 하나의 워드 라인 및 하나의 서브블록 내의 선택된 셀들에 대해 일어날 수 있다. 이는 각각의 선택된 셀이 각자의 비트 라인 및/또는 소스 라인에 의해 제어되게 한다. 예를 들어, SB0 내의 메모리 셀들의 예시적인 세트(795)가 WLL4에 접속된다. 유사하게, SB1, SB2 및 SB3 내의 데이터 메모리 셀들의 세트들(796, 797, 798)은 WLL4에 접속된다. 본 예에서, 소스 라인들(SL0 내지 SL3)은 전압원(SLVS)에 의해 접속되어 공통 전압으로 구동된다.
다른 가능한 구현예에서, 소스 라인들은 분리되어 있고, 각자의 전압들로 구동될 수 있다.
도 7c는 예시적인 메모리 셀(790)을 도시한다. 메모리 셀은 워드 라인 전압(Vwl)을 수신하는 제어 게이트(CG), 전압(Vd)에서의 드레인, 전압(Vs)에서의 소스, 및 전압(Vch)에서의 채널을 포함한다. 프로그래밍 동안, 셀은 전하 트래핑 층 내로 전자들을 끌어당기는 양(positive)의 제어 게이트-대-채널 전압을 갖는다. 소거 동안, 셀은 전하 트래핑 층으로부터 전자들을 밀어내는 양의 채널-대-게이트 전압을 갖는다.
도 8은 8개의 데이터 상태들이 사용되는 메모리 셀들의 예시적인 Vth 분포를 도시한다. Er, A, B, C, D, E, F 및 G 상태들은 각각 Vth 분포들(820, 821, 822, 823, 824, 825, 826, 827)을 갖는다. A, B, C, D, E, F 및 G 상태들에 대해, 각각 검증 전압들(VvA, VvB, VvC, VvD, VvE, VvF, VvG)을, 각각 판독 전압들(VrA, VrB, VrC, VrD, VrE, VrF, VrG)을, 그리고 각각 111, 110, 100, 000, 010, 011, 001 및 101의 비트들의 예시적인 인코딩을 갖는다. 비트 포맷은 UP/MP/LP이다.
이러한 경우에, 메모리 셀들 각각은 8개의 데이터 상태들 중 하나의 상태로 3 비트의 데이터를 저장한다. 각각의 상태에 대한 예시적인 비트 할당들이 도시되어 있다. 하부, 중간 또는 상부 비트는 각각 하부, 중간 또는 상부 페이지의 데이터를 나타낼 수 있다. 소거 상태(Er)에 더하여 7개의 프로그래밍되어 있는 데이터 상태들(A, B, C, D, E, F, G)이 사용된다. 이러한 비트 시퀀스들에 의해, 하부 페이지의 데이터는 VrA 및 VrE의 판독 전압들(예컨대, 제어 게이트 또는 워드 라인 전압들)을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. Vth<=VrA 또는 Vth>VrE이면, 하부 페이지(LP) 비트=1이다. VrA<Vth<=VrE이면, LP=0이다. 대체적으로, 메모리 셀은 판독 전압이 인가되는 동안 감지 회로부에 의해 감지될 수 있다. 메모리 셀이 감지 시간에 전도성 상태에 있는 경우, 그의 임계 전압(Vth)은 판독 전압보다 작다. 메모리 셀이 비전도성 상태에 있는 경우, 그의 Vth는 판독 전압보다 크다.
데이터의 페이지를 판독하는 데 사용되는 판독 전압들은 각각의 상태에 대한 인코딩된 비트들(코드 워드)에서 0에서 1로의 또는 1에서 0으로의 전이들에 의해 결정된다. 예를 들어, LP 비트는 Er과 A 사이에서 1에서 0으로, 그리고 D와 E 사이에서 0에서 1로 전이된다. 따라서, LP에 대한 판독 전압들은 VrA 및 VrE이다.
중간 페이지의 데이터는 판독 전압들(VrB, VrD, VrF)을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. Vth<=VrB 또는 VrD<Vth<=VrF이면, 중간 페이지(MP) 비트=1이다. VrB<Vth<=VrD 또는 Vth>VrF이면, MP=0이다. 예를 들어, MP 비트는 A와 B 사이에서 1에서 0으로, C와 D 사이에서 0에서 1로, 그리고 E와 F 사이에서 1에서 0으로 전이된다. 따라서, MP에 대한 판독 전압들은 VrB, VrD 및 VrF이다.
상부 페이지의 데이터는 VrC 및 VrG의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. Vth<=VrC 또는 Vth>VrG이면, 상부 페이지(UP) 비트=1이다. VrC<Vth<=VrG이면, UP=0이다. 예를 들어, UP 비트는 B와 C 사이에서 1에서 0으로, 그리고 F와 G 사이에서 0에서 1로 전이된다. 따라서, UP에 대한 판독 전압들은 VrC 및 VrG이다.
앞서 논의된 바와 같이, 메모리 장치에 대한 증가된 평균 전류 인출(Icc)은 메모리 장치(100, 600)를 이용하는 모바일 디바이스의 배터리 수명에 악영향을 미칠 수 있다. 따라서, 더 작은 평균 전류 인출은 모바일 디바이스에 대해 더 지속가능한 동작으로 이어진다. 그러나, 전류 인출 피크는 동등하게 중요하다. 전류 인출 피크가 시스템의 사양(spec)을 초과하는 경우, 전력 공급부는 급랭될 것이고 메모리 장치는 작동하지 않을 것이다. 추가적으로, 서브블록 모드 동작은, 메모리 장치가 용량이 증가함에 따라, 사용자가 한 번에 단 하나의 서브블록만을 프로그래밍하게 하도록 구현될 수 있다.
도 7a 및 도 7b에 도시된 바와 같이 서브블록들을 분할하는 대신, 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록(900)이 도 9에 도시된 바와 같이 배열될 수 있다(즉, 스트링 기반 서브블록 접근법보다는 워드 라인 기반 서브블록 접근법). 도시된 바와 같이, 블록(900)은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록(902)과 제2 서브블록(904)으로 분할된다. 따라서, 서브블록 모드는 사용자가 제1 서브블록(902)(sub-blk0) 또는 제2 서브블록(904)(sub-blk1)을 개별적으로 프로그래밍하게 한다. 2개의 서브블록들(902, 904)만이 예시되어 있지만, 임의의 수의 서브블록들이 활용될 수 있다는 것을 이해하여야 한다.
개방 블록은 메모리 장치(100, 600)의 동작 동안의 통상의 상황이다. 블록(900)이 완전히 프로그래밍되어 있지 않은 (즉, 개방 블록인) 경우, 예를 들어 메모리 장치(100, 600)의 판독 동안, 피크 Icc 및 평균 Icc 둘 모두가 증가하는 것으로 관찰된다. 유사하게, 서브블록 동작의 경우, 복수의 서브블록들(902, 904) 중 하나가 프로그래밍되어 있지 않을 때 피크 Icc 및 평균 Icc 둘 모두가 또한 증가한다. 일부 시나리오에서, 제1 서브블록(902)(sub-blk0) 또는 제2 서브블록(904)(sub-blk1)만이 프로그래밍되어 있을 때 판독 동작이 수행될 수 있다. 도 10a에 가장 잘 도시된 바와 같이, 제1 경우(즉, 경우 1)에서, 예시적인 메모리 장치(100, 600)의 제1 서브블록(902)이 프로그래밍되어 있는 한편 제2 서브블록(904)은 비어 있다(즉, 프로그래밍되어 있지 않다). 제2 경우(즉, 경우 2)에서, 예시적인 메모리 장치(100, 600)의 제2 서브블록(904)이 프로그래밍되어 있는 한편 제1 서브블록(902)은 비어 있다(즉, 프로그래밍되어 있지 않다). 도 10b는 풀 블록 조건들과 비교하여, 제1 경우의 워드 라인(24) 및 제2 경우의 워드 라인(72)의 판독 동작 동안의 예시적인 메모리 장치(100, 600)의 전류 인출을 도시한다. 판독 동작은 채널 또는 메모리 홀 내의 잔류 전자들을 비우는 판독 패스 전압 스파이크(즉, 사전 판독 또는 VREAD 스파이크) 및 VREAD 스파이크를 따르는 판독 검증 단계 둘 모두를 포함한다. 도시된 바와 같이, 피크 전류 인출 및 평균 전류 인출 둘 모두는 풀 블록 조건들에 대해서보다 제1 및 제2 경우들에 대해 더 높다. 구체적으로, 피크 전류 인출 및 평균 전류 인출은 주로 판독 검증 단계 동안 더 높은 것으로 관찰된다.
도 11은 제1 경우(서브블록 경우 1), 제2 경우(서브블록 경우 2), 및 풀 블록 조건들에 대한 전류 인출 피크 및 평균 전류 인출의 워드 라인 종속성을 도시하는데, 이때 워드 라인은 처음 것(예컨대, WL0)이 기판(611)(도 4)에 가장 가까이 있는 것으로 그리고 마지막 것(예컨대, WL100)이 기판(611)으로부터 가장 멀리 있는 것으로 표시된다. 증가하는 워드 라인 번호(도 4의 기판(611)으로부터 z 방향으로 멀어질수록 증가하는 번호)에 대한 피크 전류 인출의 약한 경향(weak trend)이 관찰된다. 도시된 바와 같이, 서브블록 모드에서의 측정 또는 판독은 피크 전류 인출 및 평균 전류 인출을 대략 3.6 내지 7% 및 7.4 내지 8.2%로 각각 부스트(boost)시킨다.
도 12a는 메모리 장치(100, 600)의 2개의 층들의 예시적인 배열체를 도시한다. 논의되는 바와 같이, 장치(100, 600)는 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록(900)을 포함한다. 장치(100, 600)의 메모리 셀들은 특정 워드 라인(906)(예컨대, 임의의 주어진 시간에 판독되는 워드 라인)에 접속된 메모리 셀들의 특정 그룹을 포함한다. 장치(100, 600)는 또한, 워드 라인들에 커플링된 제어 회로(예컨대, 제어 회로부(110) 및 제어기(122))를 포함한다. 하부 층(908) 내의 하부 메모리 홀(MH)에 대한 바이어스 전압은 디폴트 판독 패스 전압(VREAD) 또는 하부 판독 패스 전압(VREADL)일 수 있고, VREADL 전압의 인가의 한계는 (예를 들어, LAY_READ_EN을 사용하여) 제어 회로에 의해 결정될 수 있다. VREADL은 디폴트 판독 패스 전압(VREAD)보다 작고, 메모리 홀의 물리적 형상을 보상하는 것을 돕는다. 그러나, VREADL 또는 VREAD 설정에도 불구하고, 전류 인출 피크 및 평균 전류 인출은, 동일한 워드 라인에 대한 풀 블록 조건(즉, 서브블록들(902, 904) 둘 모두가 프로그래밍되어 있음)과 비교하여 하프(half) 프로그래밍된 서브블록 조건(즉, 서브블록들(902, 904) 중 하나만이 프로그래밍되어 있고 다른 하나는 비어 있거나 프로그래밍되어 있지 않음)의 경우에 더 클 수 있다. 동일한 VREAD 바이어스(VREADL or VREAD)는 특정 워드 라인(906) 에 더한 오프셋 수의 워드 라인들(예컨대, WLn + 2, 오프셋이 2임)과는 다른 워드 라인들에 인가된다. 그것이 하프 프로그래밍된 서브블록 조건인 경우, 비어 있는 층(908, 910) 또는 서브블록(902, 904)은, 도 12b에 도시된 바와 같이, 폐쇄 또는 풀 블록 조건과 비교하여 더 강한 채널 반전을 나타내고 더 높은 전류 인출(Icc)로 이어진다. 특정 워드 라인(906) 및 경계 워드 라인(912)(프로그래밍되어 있는 메모리 셀들과 프로그래밍되어 있지 않은 메모리 셀들 사이의 워드 라인)이 도 12a에 동일한 워드 라인인 것으로 도시되어 있지만, 이들은 또한 별개의 워드 라인들일 수 있다는 것을 이해하여야 한다.
따라서, 피크 및 평균 전류 인출(Icc)을 감소시키는 것을 돕기 위해, 제어 회로(예컨대, 제어 회로부(110) 및 제어기(122))는, 장치가 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는지 여부를 결정하도록 구성된다. 따라서, 장치(100, 600)가 판독 커맨드를 수신할 때, 장치는 판독 커맨드가 서브블록 모드 판독 동작인지 여부를 결정한다. 제어 회로는 또한, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는지 여부에 기초하여 제1 서브블록(902) 및 제2 서브블록(904) 중 하나가 프로그래밍되어 있지 않은지 여부를 결정하도록 구성된다. 제어 회로는 제1 서브블록(902) 및 제2 서브블록(904) 중 하나가 프로그래밍되어 있지 않은지 여부에 기초하여 특정 그룹(즉, 특정 워드 라인(906)에 접속된 메모리 셀들)을 판독하는 동안 제1 서브블록(902) 및 제2 서브블록(904) 중 하나의 서브블록의 워드 라인들에 조정된 판독 전압(예컨대, 더 작은 VREAD)을 인가한다. 일 태양에 따르면, 조정된 판독 전압은 디폴트 판독 패스 전압(VREAD)보다 작다.
더 상세하게는, 제어 회로는, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는 것으로 결정하는 것에 응답하여 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있지 않은지 여부를 결정하도록 구성된다. 제어 회로는 또한, 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 조정된 판독 전압(예컨대, 더 작은 VREAD)을 제1 서브블록(902)의 워드 라인들에 인가하도록 구성된다. 제어 회로는 추가적으로, 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 그리고 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가한다.
그러나, 비어 있는 대신, 제1 서브블록(902)이 프로그래밍되어 있는 경우, 제어 회로는 판독 동작을 실행할 것이지만, 조정된 판독 전압(예컨대, 더 작은 VREAD)을 제1 서브블록(902)의 워드 라인들에 인가하지 않을 것이다. 따라서, 제어 회로는 추가적으로, 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제1 서브블록(902)의 워드 라인들에 인가하도록 구성된다. 제어 회로는 또한, 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가한다. 더욱이, 제어 회로는 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 인가하도록 구성된다.
제어 회로는 또한, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있지 않은 것으로 결정하는 것에 응답하여 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있지 않은지 여부를 결정하도록 구성된다. 제어 회로는 또한, 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 조정된 판독 전압(예컨대, 더 작은 VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하도록 구성된다. 더욱이, 제어 회로는 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 그리고 디폴트 판독 패스 전압(VREAD)을 제1 서브블록(902)의 워드 라인들에 인가하도록 구성된다.
그러나, 비어 있는 대신, 제2 서브블록(904)이 프로그래밍되어 있는 경우, 제어 회로는 판독 동작을 실행할 것이지만, 조정된 판독 전압(즉, 더 작은 VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하지 않을 것이다. 따라서, 제어 회로는 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하도록 구성된다. 제어 회로는 또한, 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하도록 구성된다. 제어 회로는 추가적으로, 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 인가한다.
워드 라인들은 또한, 스택 내의 특정 워드 라인(906)에 인접한 적어도 하나의 제1 이웃 워드 라인(918) 및 스택 내의 특정 워드 라인(906)에 또한 인접한 적어도 하나의 제2 이웃 워드 라인(920)을 포함한다. 적어도 하나의 제1 및 제2 이웃 워드 라인들(918, 920) 각각의 단지 하나만이 도 12a에 도시되어 있지만, 다른 개수의 적어도 하나의 제1 및 제2 이웃 워드 라인들(918, 920)이 고려된다. 제어 회로는 또한, 메모리 셀들의 특정 그룹을 판독하는 동안 디폴트 판독 패스 전압(VREAD)보다 높은 이웃 워드 라인 전압(VREADK)을 적어도 하나의 제1 및 제2 이웃 워드 라인들(918, 920) 각각에 인가한다.
전술된 바와 같이, 제어 회로는 제1 서브블록(902) 및/또는 제2 서브블록(904)이 프로그래밍되어 있는지 비어 있는지(즉, 프로그래밍되어 있지 않음)를 결정하도록 구성된다. 따라서, 일 태양에 따르면, 장치(100, 600)는 메모리 셀들(예컨대, 메모리 구조물(126))에 저장된 논리-물리(logical to physical, L2P) 테이블(913a)(도 1) 및 랜덤 액세스 메모리(예컨대, RAM(122b))에 저장된 임시 L2P 테이블(913b)(도 1)을 포함한다. L2P 테이블(913a) 및 임시 L2P 테이블(913b) 둘 모두는 장치(100, 600)의 어느 블록들(900) 및/또는 서브블록들(902, 904)이 사용되는지(즉, 프로그래밍되어 있는지) 또는 비어 있는지(즉, 프로그래밍되어 있지 않은지)에 관한 정보를 저장하도록 구성된다. L2P 테이블(913a) 내의 엔트리(entry)들은 예를 들어 논리 메모리 페이지들에 대한 물리적 어드레스들을 포함할 수 있다. L2P 테이블(913a) 내의 엔트리들은 또한 장치(100, 600)의 메모리 셀들의 페이지들에 관한 추가 정보를 포함할 수 있다. 따라서, 장치(100, 600)가 사용을 위해 새로운 블록(900)을 개방할 때마다, 제어 회로는 정보를 메모리 셀들 내에, 예를 들어 임시 L2P 테이블(913b)에 기록하도록 구성되어, 새로운 블록(900)에 저장되는 어떠한 데이터도 나중에 위치될 수 있다는 것을 보장한다. 제어 회로가 장치(100, 600)의 전력 사이클이 계획된다는 표시를 수신하는 경우, 제어 회로는 전력 사이클 동안 RAM 내의 임시 L2P 테이블(913b)로부터의 모든 정보를 메모리 셀들 내로 덤프(dump)하여 그것을 보유할 것이다. 전력 사이클이 급격한 전력 오프인 경우, 장치(100, 600)의 어느 블록(900) 및/또는 서브블록들(902, 904)이 사용되는지에 관한 정보의 일부가 손실될 수 있다. 따라서, 제어 회로는 (예컨대, 메모리 셀들에 저장된 L2P 테이블(913a)을 사용하여 개방 블록들(900)에 대한 검색들을 수행함으로써) 그러한 정보를 복구하도록 구성된다. 결과적으로, 제어 회로는 제1 서브블록(902)이 L2P 테이블(913a) 및 임시 L2P 테이블(913b) 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하도록 구성된다. 제어 회로는 또한, 제2 서브블록(904)이 L2P 테이블(913a) 및 임시 L2P 테이블(913b) 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하도록 구성된다.
상기 동작이 메모리 장치(100, 600)가 서브블록 모드에서 동작하고 있는 경우에 대해 논의되었으나; 그 대신, 제어 회로는 장치(100, 600)가 서브블록 모드에서 동작하고 있지 않다고 결정할 수 있다. 서브블록 모드와 다른 모드에서의 장치(100, 600)의 동작은, 발명의 명칭이 "Peak and Average Current Reduction for Open Block Condition"이고 2019년 11월 19일자로 출원되고 본 명세서에 참고로 포함된 미국 특허 출원 제16/688587호에 제시된 바와 같이 수행될 수 있다. 대체적으로, 장치(100, 600)가 서브블록 모드에서 동작하지 않는 것에 응답하여, 제어 회로는 블록(900)의 메모리 셀들이 모두 프로그래밍되어 있는지 여부를 결정하도록 구성된다. 제어 회로는 또한, 블록(900)의 메모리 셀들이 모두 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 프로그래밍되어 있는 메모리 셀들에 접속된 제1 워드 라인 세트(914)와 프로그래밍되어 있지 않은 메모리 셀들에 접속된 제2 워드 라인 세트(916)로 워드 라인들을 분할하는 경계 워드 라인(912)을 결정하도록 구성된다. 제어 회로는 추가적으로, 디폴트 판독 패스 전압(VREAD)에서 델타(Δ) 전압을 뺀 델타 조정된 판독 전압을, 메모리 셀들의 특정 그룹(특정 워드 라인(906)에 접속된 것들)을 판독하는 동안 워드 라인들의 적어도 오프셋 수만큼 스택(예컨대, 스택(610)) 내의 경계 워드 라인(912)으로부터 분리된 제2 워드 라인 세트(916)의 서브세트에 인가하도록 구성된다. 제2 워드 라인 세트(916)의 서브세트는 최대 전체 제2 워드 라인 세트(916)까지 임의의 개수의 워드 라인들(예컨대, 2개의 워드 라인들)을 포함할 수 있다. 동시에, 제어 회로는 메모리 셀들의 특정 그룹을 판독하는 동안 디폴트 판독 패스 전압(VREAD) 또는 하부 판독 패스 전압(VREADL)을 스택 내의 제1 워드 라인 세트(914)에 인가할 수 있다. 워드 라인들의 오프셋 수는 2일 수 있지만(즉, WLn + 2, 오프셋은 2임); 다른 오프셋 양들이 고려된다는 것을 이해하여야 한다. 추가로, 델타(Δ) 전압은 또한 경계 워드 라인(912)의 위치의 함수일 수 있다.
도 12a에 더하여 도 5를 다시 참조하면, 스트링들 각각은 메모리 홀(예컨대, 메모리 홀들(618, 619))을 포함하고, 메모리 홀은 스택을 통해 수직으로 연장되고, 스택 내에서 서로 수직으로 정렬되고 각각이 메모리 셀들의 일부분을 포함하는 복수의 층들(예컨대, 하부 층(908) 및 상부 층(910))을 갖는다. 따라서, 워드 라인들은, 복수의 층들 중 하나의 층(예컨대, 하부 층(908))에 커플링되고 스택 내의 복수의 층들 중 다른 층(예컨대, 상부 층(910))에 인접하게 그리고 그 아래에 배치된 층 주변 워드 라인(922)을 포함할 수 있다. 더욱이, 워드 라인들은, 스택의 상단에 배치되고 워드 라인들의 나머지 위에 놓인 마지막 워드 라인(924)을 포함할 수 있다. 일 태양에 따르면, 하부 층(908)은 메모리 셀들의 제1 서브블록(902)을 포함하고 상부 층(910)은 메모리 셀들의 제2 서브블록(904)을 포함하지만; 서브블록들(902, 904)은 둘 초과의 서브블록들(902, 904)을 포함할 수 있고 그들은 상부 및 하부 층들(908, 910)에 대응하는 것과 다른 상이한 방식으로 배열될 수 있다는 것을 이해하여야 한다.
다시 도 4를 참조하면, 메모리 장치(100, 600)는 또한 종축으로부터 측방향으로(즉, x 방향) 그리고 종축을 따라서(즉, y 방향) 연장되는 주 표면을 갖는 기판(611)을 포함할 수 있다. 워드 라인들은 기판의 주 표면을 따라서 그리고 그 위에서 종방향으로 연장되고, 종축에 직교하는 수직 축(즉, z 방향)을 따르는 워드 라인들 사이에서 절연 층들과 교번하여 스택을 형성한다. 예를 들어, 워드 라인들에 접속된 메모리 셀들은 수직 축을 따라 기판(611)에 가장 가까운 하부 층(908) 또는 상부 층(910)을 시작으로 (예컨대, 하부 층(908)에 대해 WLL0을 시작으로) 프로그래밍되어 수직 축을 따라서 기판(611)으로부터 가장 먼 메모리 셀들에서 종료된다. 더욱이, 하부 층(908)(예컨대, 메모리 셀들의 제1 서브블록(902))은, 예를 들어, 상부 층(910)(예컨대, 메모리 셀들의 제2 서브블록(904))보다 (수직축을 따라서) 기판(611)에 더 가까울 수 있다.
도 13을 참조하면, 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록을 포함하는 메모리 장치를 동작시키는 방법이 또한 제공된다. 앞서 논의된 바와 같이, 블록(900)은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록(902)과 제2 서브블록(904)으로 분할될 수 있다. 메모리 셀들의 블록(900)은 또한 특정 워드 라인(906)에 접속된 특정 그룹을 포함한다. 본 방법은, 장치가 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는지 여부를 결정하는 단계(1000), 및 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는지 여부에 기초하여 제1 서브블록(902) 및 제2 서브블록(904) 중 하나가 프로그래밍되어 있지 않은지 여부를 결정하는 단계(1002)를 포함한다. 본 방법은 제1 서브블록(902) 및 제2 서브블록(904) 중 하나가 프로그래밍되어 있지 않은지 여부에 기초하여 특정 그룹을 판독하는 동안 제1 서브블록(902) 및 제2 서브블록(904) 중 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하는 단계(1004)를 계속한다.
더 상세히 그리고 도 14에 가장 잘 도시된 바와 같이, 본 방법은 장치(100, 600)가 서브블록 모드에서 동작하고 있는지 여부를 결정하는 단계(1006)를 포함한다. 본 방법은 또한, (장치가 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는지 여부를 결정하는 단계(1000) 후에) 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있는 것으로 결정하는 것에 응답하여 메모리 셀들의 제1 서브블록(902)(예컨대, 하부 층(908))이 프로그래밍되어 있지 않은지 여부를 결정하는 단계(1008)를 포함한다. 본 방법은 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 조정된 판독 전압을 제1 서브블록(902)의 워드 라인들에 인가하는 단계(1010)로 진행한다. 본 방법의 다음 단계는, 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 그리고 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하는 단계(1012)이다. 본 방법은 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제1 서브블록(902)의 워드 라인들에 인가하는 단계(1014)로 진행한다. 본 방법의 다음 단계는 메모리 셀들의 제1 서브블록(902)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하는 단계(1016)이다. 본 방법의 다음 단계는 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 인가하는 단계(1018)이다.
본 방법은 또한, 판독되고 있는 특정 그룹이 제2 서브블록(904) 내에 있지 않은 것으로 결정하는 것에 응답하여 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있지 않은지 여부를 결정하는 단계(1020)를 포함한다. 본 방법은 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 조정된 판독 전압을 제2 서브블록(904)의 워드 라인들에 인가하는 단계(1022)로 진행한다. 본 방법의 다음 단계는, 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 그리고 디폴트 판독 패스 전압(VREAD)을 제1 서브블록(902)의 워드 라인들에 인가하는 단계(1024)이다. 더욱이, 본 방법은 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압(VREAD)을 제2 서브블록(904)의 워드 라인들에 인가하는 단계(1026)로 진행한다. 본 방법은 메모리 셀들의 제2 서브블록(904)이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여 디폴트 판독 패스 전압을 제1 서브블록(902)의 워드 라인들에 인가하는 단계(1028), 및 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 인가하는 단계(1030)를 추가로 포함한다.
논의된 바와 같이, 스트링들 각각은 메모리 홀(예컨대, 도 4의 메모리 홀(618 또는 619))을 포함하고, 메모리 홀은 스택을 통해 수직으로 연장되고, 스택 내에서 서로 수직으로 정렬되고 각각이 메모리 셀들의 일부분을 포함하는 복수의 층들(예컨대, 하부 층(908) 및 상부 층(910))을 갖는다(예컨대, 도 5 및 도 12a 참조). 또한, 워드 라인들은 스택 내의 특정 워드 라인(906)에 인접한 적어도 하나의 제1 이웃 워드 라인(918) 및 스택 내의 특정 워드 라인(906)에 인접한 적어도 하나의 제2 이웃 워드 라인(920)을 포함한다. 따라서, 본 방법은, 메모리 셀들의 특정 그룹을 판독하는 동안 디폴트 판독 패스 전압보다 높은 이웃 워드 라인 전압을 적어도 하나의 제1 및 제2 이웃 워드 라인들(918, 920) 각각에 인가하는 단계(1032)를 추가로 포함한다. 더욱이, 워드 라인들(제1 서브블록(902)의 메모리 셀들 - 예컨대, 하부 층(908) - 에 대한 그 워드 라인들)의 미리결정된 제1 그룹은 제1 서브블록(902)과 연관될 수 있고, 워드 라인들(제2 서브블록(904)의 메모리 셀들 - 예컨대, 상부 층(910) - 에 대한 그 워드 라인들)의 미리결정된 제2 그룹은 제2 서브블록(904)과 연관될 수 있다. 장치(100, 600)는 메모리 셀들(예컨대, 메모리 구조물(126))에 저장된 논리-물리(L2P) 테이블(913a) 및 랜덤 액세스 메모리(예컨대, RAM(122b))에 저장된 임시 L2P 테이블(913b)을 포함하고, 이들 각각은 장치(100, 600)의 어느 블록들(900) 및/또는 서브블록들(902, 904)이 사용되는지(즉, 프로그래밍되어 있는지) 또는 비어 있는지(즉, 프로그래밍되어 있지 않은지)에 관한 정보를 저장하도록 구성된다. 따라서, 본 방법은 제1 서브블록(902)이 L2P 테이블(913a) 및 임시 L2P 테이블(913b) 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하는 단계(1034)를 포함한다. 본 방법은 또한 제2 서브블록(904)이 L2P 테이블(913a) 및 임시 L2P 테이블(913b) 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하는 단계(1036)를 포함한다.
본 방법 단계들이 서브블록 모드에서 동작할 때 장치(100, 600)에 의해 수행되지만, 하기 단계들은 장치(100, 600)가 서브블록 모드에서 동작하지 않는 것에 응답하여 수행될 수 있다. 구체적으로, 본 방법은 블록의 메모리 셀들이 모두 프로그래밍되어 있는지 여부를 결정하는 단계(1038)를 추가로 포함한다. 본 방법의 다음 단계는 블록(900)의 메모리 셀들이 모두 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 프로그래밍되어 있는 메모리 셀들에 접속된 제1 워드 라인 세트(914)와 프로그래밍되어 있지 않은 메모리 셀들에 접속된 제2 워드 라인 세트(916)로 워드 라인들을 분할하는 경계 워드 라인(912)을 결정하는 단계(1040)이다. 본 방법은 메모리 셀들의 특정 그룹을 판독하는 동안 판독 전압(Vcgrv)을 특정 워드 라인(906)에 인가하는 단계(1042)를 계속한다. 본 방법의 다음 단계는 디폴트 판독 패스 전압(VREAD)에서 델타 전압을 뺀 델타 조정된 판독 전압을, 메모리 셀들의 특정 그룹을 판독하는 동안 워드 라인들의 적어도 오프셋 수만큼 스택 내의 경계 워드 라인(912)으로부터 분리된 그리고 프로그래밍되어 있지 않은 메모리 셀들에 접속된 워드 라인들의 서브세트에 인가하는 단계(1044)이다.
도 8을 다시 참조하면, 메모리 셀들 각각의 임계 전압은 임계 전압 분포들과 연관된 복수의 데이터 상태들을 한정하는 임계 전압들의 공통 범위 내에 있을 수 있다. 오버드라이브 전압은 메모리 셀들의 특정 그룹을 판독하는 동안 특정 그룹과 다른 메모리 셀들의 워드 라인들에 인가되는 전압인 것으로 알려져 있는데, 여기서 특정 그룹과 다른 메모리 셀들은 전도성 상태에 있다(예컨대, 특정 그룹을 판독할 때 스트링의 다른 메모리 셀들을 전도성으로 만들기 위해 그들에게 패스 전압이 인가됨). 더 상세하게는, 디폴트 판독 패스 전압은 선택되지 않은 메모리 셀이 전도성 또는 온 상태에 있다는 것을 보장하기 위해 메모리 셀의 최고 임계 전압보다 충분히 더 높은 레벨에서 선택된다. 예를 들어, 상태들(E, A, B, C)에 대한 임계 전압들은 각각 -2 V, 0 V, 2 V 및 4 V인 것으로 가정될 수 있고, 온도 보상 없이 디폴트 판독 패스 전압은 6 V일 수 있다. 이러한 경우에, 상태(E)의 저장 요소는 6-(-2)=8 V만큼 과구동되고, 상태(A)의 저장 요소는 6-0=6 V만큼 과구동되고, 상태(B)의 저장 요소는 6-2=4 V만큼 과구동되고, 상태(C)의 저장 요소는 6-4=2 V만큼 과구동된다. 선택되지 않은 메모리 셀이 각각의 경우에 전도성 상태에 있지만, 그의 전도성은 그것이 과구동되는 정도에 기초하여 가변될 것이다. 더 과구동되는 선택되지 않은 메모리 셀은 그가 더 작은 소스-대-드레인 저항 및 더 많은 전류 운반 용량을 갖기 때문에 더 전도성이다. 유사하게, 덜 과구동되는 선택되지 않은 메모리 셀은 그가 더 큰 소스-대-드레인 저항 및 더 작은 전류 운반 용량을 갖기 때문에 덜 전도성이다. 따라서, 선택된 또는 특정 그룹과 동일한 NAND 스트링에 있는 메모리 셀들은 그들 모두가 대체적으로 전도성 상태에 있더라도 그들의 프로그래밍 상태들에 기초하여 상이한 전도성들을 가질 것이다.
도 15는 각각의 데이터 상태에 대한 예시적인 중위 임계 전압들 및 대응하는 오버드라이브 전압들을 도시한다. 예시적인 장치(100, 600)의 경우, 제1 서브블록(902)이 프로그래밍되어 있고 제2 서브블록(904)이 비어 있거나 (프로그래밍되어 있지 않거나) 도 15에 도시된 중위 임계 전압들을 갖는 데이터 상태들(A, B, C, D, E, F) 중 하나와 연관된 임계 전압으로 프로그래밍되어 있는 도 16a에 제1 경우(경우 1)가 도시되어 있다. 각각의 데이터 상태에 대한 평균 전류 인출이, 비어 있는 서브블록(904)에 대한 인가된 VREAD를 에뮬레이팅(emulate)하기 위해 데이터 상태들 각각에 대한 오버드라이브를 이용하여 도 16b의 제1 경우에 대한 데이터 상태에 대해 플로팅된다. 유사하게, 예시적인 장치(100, 600)의 경우, 제2 서브블록(902)이 프로그래밍되어 있고 제1 서브블록(902)이 비어 있거나 (프로그래밍되어 있지 않거나) 도 15에 도시된 중위 임계 전압들을 갖는 데이터 상태들(A, B, C, D, E, F) 중 하나와 연관된 임계 전압으로 프로그래밍되어 있는 도 17a에 제2 경우(경우 2)가 도시되어 있다. 각각의 데이터 상태에 대한 평균 전류 인출이, 비어 있는 서브블록(902)에 대한 인가된 VREAD를 에뮬레이팅하기 위해 데이터 상태들 각각에 대한 오버드라이브를 이용하여 도 17b의 제1 경우에 대한 데이터 상태에 대해 플로팅된다. 예시적인 장치(100, 600)에서, 에뮬레이션 결과는 조정된 판독 전압이 (E 및 F 상태들에 대한 오버드라이브 전압들 사이에서) 대략 3.6 V로서 선택될 수 있다는 것을 보여준다. 구체적으로, 비어 있는 층(908, 910)(제1 및 제2 서브블록들(902, 904))에 대해 대략 3.6 V인 조정된 판독 전압은 폐쇄된 블록 조건(서브블록들(902, 904) 둘 모두가 프로그래밍되어 있고 비어 있지 않은 경우)과 비교하여 유사한 레벨의 평균 전류 인출을 달성할 수 있다. 따라서, 제어 회로(예컨대, 제어 회로부(110) 및 제어기(122))는 복수의 데이터 상태들에 따라 선택된 미리결정된 오버드라이브 전압에 기초하여 조정된 판독 전압(즉, 더 작은 VREAD)을 선택하도록 추가로 구성된다.
도 18a는 제1 서브블록(902)이 프로그래밍되어 있고 제2 서브블록(904)이 (비어 있는 대신) E 데이터 상태로 프로그래밍되어 있는 제1 경우(경우 1)를 도시한다. 도 18b는 제1 경우에 대한 제1 서브블록(902) 내의 특정 워드 라인(WL24)의 판독을 위한 시간에 따른 전류 인출을 도시한다. 도 19a는 제2 서브블록(904)이 프로그래밍되어 있고 제1 서브블록(902)이 (비어 있는 대신) E 데이터 상태로 프로그래밍되어 있는 제2 경우(경우 2)를 도시한다. 도 19b는 제2 경우에 대한 제2 서브블록(904) 내의 특정 워드 라인(WL72)의 판독을 위한 시간에 따른 전류 인출을 도시한다. 다시 말하면, E 데이터 상태는, 프로그래밍되어 있는 서브블록들(902, 904)의 워드 라인들을 판독할 때 조정된 판독 전압을 비어 있는 서브블록들(902, 904)에 인가하는 것을 시뮬레이션하기 위해 비어 있는 층들(908, 910)에 대해 프로그래밍된다. 도시된 바와 같이, 프로그래밍되어 있는 서브블록들(902, 904)의 워드 라인들을 판독할 때 조정된 판독 전압을 비어 있는 서브블록들(902, 904)에 인가하는 것은 비트라인이 램프 업(ramp up)된 후 (예컨대, R4 클록 후) 풀 블록 조건과 비교하여 메모리 홀 채널에 대한 VREAD 오버드라이브를 감소시키고 그에 따라서 평균 및 피크 전류 인출을 효과적으로 감소시킨다.
명확하게, 첨부된 청구범위에서 한정된 범주로부터 벗어나지 않고서, 본 명세서에서 설명되고 예시된 것에 대한 변경이 이루어질 수 있다. 실시예들의 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 그것은 망라하거나 본 발명을 제한하도록 의도되지 않는다. 특정 실시예의 개별 요소들 또는 특징부들은 대체적으로 그러한 특정 실시예로 제한되지 않고, 적용가능한 경우, 구체적으로 도시되거나 설명되지 않더라도, 상호교환가능하고, 선택된 실시예에서 사용될 수 있다. 이는 또한 많은 방식으로 변경될 수 있다. 그러한 변형들은 본 발명으로부터 벗어나는 것으로 간주되는 것이 아니며, 모든 그러한 수정들은 본 발명의 범주 내에 포함되는 것으로 의도된다.
본 명세서에서 사용되는 용어는 특정 예시적인 실시예들을 설명하려는 목적을 위한 것일 뿐이며, 제한하려는 것으로 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, 단수 형태("a", "an" 및 "the")는, 문맥이 명백하게 달리 지시하지 않는 한, 복수 형태를 또한 포함하도록 의도될 수 있다. 용어들 "포함하다", "포함하는", "구비하는" 및 "갖는"은 포괄적이고 그에 따라서 언급된 특징부들, 완전체들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징부들, 완전체들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하지는 않는다. 본 명세서에서 설명되는 방법 단계들, 프로세스들, 및 동작들은, 성능의 순서로서 구체적으로 식별되지 않는 한, 논의되거나 예시된 특정 순서로 그들의 성능을 반드시 요구하는 것으로 해석되지 않는다. 추가적인 또는 대안적인 단계들이 채용될 수 있다는 것이 또한 이해될 것이다.
요소 또는 층이 다른 요소 또는 층 "위에 있거나", "그에 연결되거나", "그에 접속되거나", "그에 커플링된" 것으로 지칭될 때, 이는 다른 요소 또는 층 바로 위에 있거나, 그에 직접 연결되거나, 그에 직접 접속되거나, 또는 그에 직접 커플링될 수 있거나, 또는 개재하는 요소들 또는 층들이 존재할 수 있다. 대조적으로, 요소가 다른 요소 또는 층 "바로 위에 있거나", "그에 직접 연결되거나", "그에 직접 접속되거나", "그에 직접 커플링된" 것으로 지칭될 때, 개재하는 요소들 또는 층들이 존재하지 않을 수 있다. 요소들 사이의 관계를 설명하는 데 사용되는 다른 단어들은 유사한 방식으로 해석되어야 한다(예컨대, "사이에" 대 "사이에 직접", "인접한" 대 "바로 인접한" 등). 본 명세서에 사용되는 바와 같이, 용어 "및/또는"은 관련된 열거 항목들 중 하나 이상의 임의의 및 모든 조합들을 포함한다.
본 명세서에서 용어들 제1, 제2, 제3 등이 다양한 동작들, 요소들, 컴포넌트들, 영역들, 층들 및/또는 섹션들을 설명하는 데 사용될 수 있지만, 이러한 요소들, 컴포넌트들, 영역들, 층들 및/또는 섹션들은 이러한 용어들에 의해 한정되지 않아야 한다. 이 용어들은 하나의 요소, 컴포넌트, 영역, 층 또는 섹션을 다른 영역, 층 또는 섹션과 구분하기 위하여 단지 사용될 수 있다. 본 명세서에서 사용될 때 "제1", "제2" 및 다른 수치 용어들과 같은 용어들은 문맥에 의해 명확하게 나타나지 않는 한 차례 또는 순서를 암시하지 않는다. 따라서, 하기에 논의되는 제1 요소, 컴포넌트, 영역, 층 또는 섹션은 예시적인 실시예의 교시로부터 벗어나지 않고서 제2 요소, 컴포넌트, 영역, 층 또는 섹션으로 지칭될 수 있다.
"내부", "외부", "밑", "아래", "하부", "위", "상부", "상단", "하단" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소의 또는 특징부의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 시 디바이스의 상이한 배향들을 포함하는 것으로 의도될 수 있다. 예를 들어, 도면들 내의 디바이스가 반전되어 있는 경우, 다른 요소들 또는 특징부들 "밑에" 또는 "아래에" 있는 것으로 설명되는 요소들은 다른 요소들 또는 특징부들 "위로" 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위의 그리고 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 달리 배향될 (90도 또는 다른 배향들로 회전될) 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 설명들은 그에 따라 해석된다.

Claims (20)

  1. 장치로서,
    스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록 - 상기 블록은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할되고, 특정 워드 라인에 접속된 특정 그룹을 포함함 -; 및
    상기 워드 라인들에 커플링된 제어 회로를 포함하고, 상기 제어 회로는,
    상기 장치가 상기 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는지 여부를 결정하도록,
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는지 여부에 기초하여 상기 제1 서브블록 및 상기 제2 서브블록 중 하나의 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하도록, 그리고
    상기 제1 서브블록 및 상기 제2 서브블록 중 상기 하나의 서브블록이 프로그래밍되어 있지 않은지 여부에 기초하여 상기 특정 그룹을 판독하는 동안 상기 제1 서브블록 및 상기 제2 서브블록 중 상기 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하도록 구성되는, 장치.
  2. 제1항에 있어서, 상기 스트링들 각각은 메모리 홀을 포함하고, 상기 메모리 홀은 상기 스택을 통해 수직으로 연장되고, 상기 스택 내에서 서로 수직으로 정렬된 하부 층 및 상부 층을 포함하는 복수의 층들을 갖고, 상기 하부 층은 상기 메모리 셀들의 제1 서브블록을 포함하고 상기 상부 층은 상기 메모리 셀들의 제2 서브블록을 포함하는, 장치.
  3. 제1항에 있어서, 상기 제어 회로는,
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는 것으로 결정하는 것에 응답하여 상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하도록,
    상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여:
    상기 조정된 판독 전압을 상기 제1 서브블록의 워드 라인들에 인가하도록, 그리고
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 판독 전압을 상기 특정 워드 라인에 그리고 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하도록,
    상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여:
    상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하도록,
    상기 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하도록, 그리고
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 인가하도록,
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있지 않은 것으로 결정하는 것에 응답하여 상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하도록,
    상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여:
    상기 조정된 판독 전압을 상기 제2 서브블록의 워드 라인들에 인가하도록, 그리고
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 그리고 상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하도록,
    상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여:
    상기 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하도록,
    상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하도록, 그리고
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 인가하도록 추가로 구성되는, 장치.
  4. 제3항에 있어서, 상기 워드 라인들은 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제1 이웃 워드 라인 및 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제2 이웃 워드 라인을 포함하고, 상기 제어 회로는 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 디폴트 판독 패스 전압보다 높은 이웃 워드 라인 전압을 상기 적어도 하나의 제1 및 제2 이웃 워드 라인들 각각에 인가하도록 추가로 구성되는, 장치.
  5. 제3항에 있어서, 상기 조정된 판독 전압은 상기 디폴트 판독 패스 전압보다 작은, 장치.
  6. 제1항에 있어서, 상기 메모리 셀들에 저장된 논리-물리(logical to physical) 테이블 및 임시 논리-물리 테이블을 저장하는 랜덤 액세스 메모리를 추가로 포함하고, 상기 논리-물리 테이블 및 상기 임시 논리-물리 테이블은 상기 제1 서브블록 및 상기 제2 서브블록 중 어느 것이 프로그래밍되어 있는 것인지 또는 프로그래밍되어 있지 않은 것인지에 관한 정보를 저장하도록 구성되고, 상기 제어 회로는,
    상기 제1 서브블록이 상기 논리-물리 테이블 및 상기 임시 논리-물리 테이블 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하도록 추가로 구성되는, 장치.
  7. 제1항에 있어서, 상기 워드 라인들은 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제1 이웃 워드 라인 및 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제2 이웃 워드 라인을 포함하고, 상기 장치가 상기 서브블록 모드에서 동작하지 않는 것에 응답하여, 상기 제어 회로는,
    상기 블록의 메모리 셀들이 모두 프로그래밍되어 있는지 여부를 결정하도록,
    상기 블록의 메모리 셀들이 모두 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 프로그래밍되어 있는 메모리 셀들에 접속된 제1 워드 라인 세트와 프로그래밍되어 있지 않은 메모리 셀들에 접속된 제2 워드 라인 세트로 상기 워드 라인들을 분할하는 경계 워드 라인을 결정하도록,
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 판독 전압을 상기 특정 워드 라인에 인가하도록, 그리고
    디폴트 판독 패스 전압에서 델타 전압을 뺀 델타 조정된 판독 전압을, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 워드 라인들의 적어도 오프셋 수(offset number)만큼 상기 스택 내의 상기 경계 워드 라인으로부터 분리된 그리고 프로그래밍되어 있지 않은 상기 메모리 셀들에 접속된 워드 라인들의 서브세트에 인가하도록 구성되는, 장치.
  8. 제1항에 있어서, 상기 메모리 셀들 각각의 임계 전압은 임계 전압 분포들과 연관된 복수의 데이터 상태들을 한정하는 임계 전압들의 공통 범위 내에 있고, 상기 제어 회로는 상기 복수의 데이터 상태들에 따라 선택된 미리결정된 오버드라이브(overdrive) 전압에 기초하여 상기 조정된 판독 전압을 선택하도록 추가로 구성되고, 상기 미리결정된 오버드라이브 전압은 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 특정 그룹과 다른 메모리 셀들의 워드 라인들에 인가되는 전압이고, 상기 특정 그룹과 다른 상기 메모리 셀들은 전도성 상태에 있는, 장치.
  9. 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 장치의 메모리 셀들의 블록과 통신하는 제어기로서, 상기 블록은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할되고, 특정 워드 라인에 접속된 특정 그룹을 포함하고, 상기 제어기는,
    상기 장치가 상기 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는지 여부를 결정하도록;
    상기 메모리 장치에게, 판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는지 여부에 기초하여 상기 제1 서브블록 및 상기 제2 서브블록 중 하나의 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하라고 지시하도록; 그리고
    상기 메모리 장치에게, 상기 제1 서브블록 및 상기 제2 서브블록 중 상기 하나의 서브블록이 프로그래밍되어 있지 않은지 여부에 기초하여 상기 특정 그룹을 판독하는 동안 상기 제1 서브블록 및 상기 제2 서브블록 중 상기 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하라고 지시하도록 구성되는, 제어기.
  10. 제9항에 있어서, 상기 스트링들 각각은 메모리 홀을 포함하고, 상기 메모리 홀은 상기 스택을 통해 수직으로 연장되고, 상기 스택 내에서 서로 수직으로 정렬된 하부 층 및 상부 층을 포함하는 복수의 층들을 갖고, 상기 하부 층은 상기 메모리 셀들의 제1 서브블록을 포함하고 상기 상부 층은 상기 메모리 셀들의 제2 서브블록을 포함하는, 제어기.
  11. 제9항에 있어서, 상기 제어기는,
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는 것으로 결정하는 것에 응답하여 상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하도록,
    상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여:
    상기 메모리 장치에게, 상기 조정된 판독 전압을 상기 제1 서브블록의 워드 라인들에 인가하라고 지시하도록, 그리고
    상기 메모리 장치에게, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 판독 전압을 상기 특정 워드 라인에 그리고 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하라고 지시하도록,
    상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여:
    상기 메모리 장치에게, 상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하라고 지시하도록,
    상기 메모리 장치에게, 상기 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하라고 지시하도록, 그리고
    상기 메모리 장치에게, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 인가하라고 지시하도록,
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있지 않은 것으로 결정하는 것에 응답하여 상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하도록,
    상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여:
    상기 메모리 장치에게, 상기 조정된 판독 전압을 상기 제2 서브블록의 워드 라인들에 인가하라고 지시하도록, 그리고
    상기 메모리 장치에게, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 그리고 상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하라고 지시하도록,
    상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여:
    상기 메모리 장치에게, 상기 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하라고 지시하도록,
    상기 메모리 장치에게, 상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하라고 지시하도록, 그리고
    상기 메모리 장치에게, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 인가하라고 지시하도록 추가로 구성되는, 제어기.
  12. 제11항에 있어서, 상기 워드 라인들은 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제1 이웃 워드 라인 및 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제2 이웃 워드 라인을 포함하고, 상기 제어기는 상기 메모리 장치에게, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 디폴트 판독 패스 전압보다 높은 이웃 워드 라인 전압을 상기 적어도 하나의 제1 및 제2 이웃 워드 라인들 각각에 인가하라고 지시하도록 추가로 구성되는, 제어기.
  13. 제9항에 있어서, 상기 메모리 장치는 상기 메모리 셀들에 저장된 논리-물리 테이블을 추가로 포함하고, 상기 제어기는 임시 논리-물리 테이블을 저장하는 랜덤 액세스 메모리를 포함하고, 상기 논리-물리 테이블 및 상기 임시 논리-물리 테이블은 상기 제1 서브블록 및 상기 제2 서브블록 중 어느 것이 프로그래밍되어 있는 것인지 또는 프로그래밍되어 있지 않은 것인지에 관한 정보를 저장하도록 구성되고, 상기 제어기는,
    상기 제1 서브블록이 상기 논리-물리 테이블 및 상기 임시 논리-물리 테이블 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하도록 추가로 구성되는, 제어기.
  14. 제9항에 있어서, 상기 워드 라인들은 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제1 이웃 워드 라인 및 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제2 이웃 워드 라인을 포함하고, 상기 장치가 상기 서브블록 모드에서 동작하지 않는 것에 응답하여, 상기 제어기는,
    상기 블록의 메모리 셀들이 모두 프로그래밍되어 있는지 여부를 결정하도록,
    상기 블록의 메모리 셀들이 모두 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 프로그래밍되어 있는 메모리 셀들에 접속된 제1 워드 라인 세트와 프로그래밍되어 있지 않은 메모리 셀들에 접속된 제2 워드 라인 세트로 상기 워드 라인들을 분할하는 경계 워드 라인을 결정하도록,
    상기 메모리 장치에게, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 판독 전압을 상기 특정 워드 라인에 인가하라고 지시하도록, 그리고
    상기 메모리 장치에게, 디폴트 판독 패스 전압에서 델타 전압을 뺀 델타 조정된 판독 전압을, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 워드 라인들의 적어도 오프셋 수만큼 상기 스택 내의 상기 경계 워드 라인으로부터 분리된 그리고 프로그래밍되어 있지 않은 상기 메모리 셀들에 접속된 워드 라인들의 서브세트에 인가하라고 지시하도록 구성되는, 제어기.
  15. 스트링들에 배열되고 스택 내에서 상하로 놓이는 워드 라인들에 접속된 메모리 셀들의 블록을 포함하는 메모리 장치를 동작시키는 방법으로서, 상기 블록은 서브블록 모드에서 전체적으로 프로그래밍되도록 구성된 제1 서브블록과 제2 서브블록으로 분할되고, 특정 워드 라인에 접속된 특정 그룹을 포함하고, 상기 방법은,
    상기 장치가 상기 서브블록 모드에서 동작하는 것에 응답하여, 판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는지 여부를 결정하는 단계;
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는지 여부에 기초하여 상기 제1 서브블록 및 상기 제2 서브블록 중 하나의 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하는 단계; 및
    상기 제1 서브블록 및 상기 제2 서브블록 중 상기 하나의 서브블록이 프로그래밍되어 있지 않은지 여부에 기초하여 상기 특정 그룹을 판독하는 동안 상기 제1 서브블록 및 상기 제2 서브블록 중 상기 하나의 서브블록의 워드 라인들에 조정된 판독 전압을 인가하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 스트링들 각각은 메모리 홀을 포함하고, 상기 메모리 홀은 상기 스택을 통해 수직으로 연장되고, 상기 스택 내에서 서로 수직으로 정렬된 하부 층 및 상부 층을 포함하는 복수의 층들을 갖고, 상기 하부 층은 상기 메모리 셀들의 제1 서브블록을 포함하고 상기 상부 층은 상기 메모리 셀들의 제2 서브블록을 포함하는, 방법.
  17. 제15항에 있어서,
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있는 것으로 결정하는 것에 응답하여 상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하는 단계;
    상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여:
    상기 조정된 판독 전압을 상기 제1 서브블록의 워드 라인들에 인가하는 단계; 및
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 판독 전압을 상기 특정 워드 라인에 그리고 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하는 단계;
    상기 메모리 셀들의 제1 서브블록이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여:
    상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하는 단계;
    상기 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하는 단계; 및
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 인가하는 단계;
    판독되고 있는 상기 특정 그룹이 상기 제2 서브블록 내에 있지 않은 것으로 결정하는 것에 응답하여 상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있지 않은지 여부를 결정하는 단계;
    상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여:
    상기 조정된 판독 전압을 상기 제2 서브블록의 워드 라인들에 인가하는 단계; 및
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 그리고 상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하는 단계;
    상기 메모리 셀들의 제2 서브블록이 프로그래밍되어 있는 것으로 결정하는 것에 응답하여:
    상기 디폴트 판독 패스 전압을 상기 제2 서브블록의 워드 라인들에 인가하는 단계;
    상기 디폴트 판독 패스 전압을 상기 제1 서브블록의 워드 라인들에 인가하는 단계; 및
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 판독 전압을 상기 특정 워드 라인에 인가하는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서, 상기 워드 라인들은 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제1 이웃 워드 라인 및 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제2 이웃 워드 라인을 포함하고, 상기 방법은, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 디폴트 판독 패스 전압보다 높은 이웃 워드 라인 전압을 상기 적어도 하나의 제1 및 제2 이웃 워드 라인들 각각에 인가하는 단계를 추가로 포함하는, 방법.
  19. 제15항에 있어서, 상기 메모리 장치는 상기 메모리 셀들에 저장된 논리-물리 테이블 및 임시 논리-물리 테이블을 저장하는 랜덤 액세스 메모리를 추가로 포함하고, 상기 논리-물리 테이블 및 상기 임시 논리-물리 테이블은 상기 제1 서브블록 및 상기 제2 서브블록 중 어느 것이 프로그래밍되어 있는 것인지 또는 프로그래밍되어 있지 않은 것인지에 관한 정보를 저장하도록 구성되고, 상기 방법은,
    상기 제1 서브블록이 상기 논리-물리 테이블 및 상기 임시 논리-물리 테이블 중 적어도 하나를 사용하여 프로그래밍되어 있지 않은지 여부를 결정하는 단계를 추가로 포함하는, 방법.
  20. 제15항에 있어서, 상기 워드 라인들은 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제1 이웃 워드 라인 및 상기 스택 내의 상기 특정 워드 라인에 인접한 적어도 하나의 제2 이웃 워드 라인을 포함하고, 상기 메모리 장치가 상기 서브블록 모드에서 동작하지 않는 것에 응답하여, 상기 방법은,
    상기 블록의 메모리 셀들이 모두 프로그래밍되어 있는지 여부를 결정하는 단계;
    상기 블록의 메모리 셀들이 모두 프로그래밍되어 있지 않은 것으로 결정하는 것에 응답하여 프로그래밍되어 있는 메모리 셀들에 접속된 제1 워드 라인 세트와 프로그래밍되어 있지 않은 메모리 셀들에 접속된 제2 워드 라인 세트로 상기 워드 라인들을 분할하는 경계 워드 라인을 결정하는 단계;
    메모리 셀들의 상기 특정 그룹을 판독하는 동안 판독 전압을 상기 특정 워드 라인에 인가하는 단계; 및
    디폴트 판독 패스 전압에서 델타 전압을 뺀 델타 조정된 판독 전압을, 메모리 셀들의 상기 특정 그룹을 판독하는 동안 상기 워드 라인들의 적어도 오프셋 수만큼 상기 스택 내의 상기 경계 워드 라인으로부터 분리된 그리고 프로그래밍되어 있지 않은 상기 메모리 셀들에 접속된 워드 라인들의 서브세트에 인가하는 단계를 추가로 포함하는, 방법.
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