CN109791793B - 均衡存储器单元的不同块的擦除深度 - Google Patents

Abstract

本发明公开了存储器设备和相关联技术，它们为存储器单元的不同块提供均匀的擦除深度，所述存储器单元的不同块与电压源的通道栅极的距离不同。在一种方法中，存储器串的源极侧选择栅极晶体管的电压是所述距离的递减函数。在另一种方法中，存储器串的源极端处的擦除电压的量值或持续时间是所述距离的递增函数。相邻的块可以被布置在子集中并且被视为处于共同的距离。在另一种方法中，当块的距离超过阈值时，可以施加附加的擦除脉冲。其他变量诸如初始擦除电压和步长大小也可以作为距离的函数进行调节。

Description

均衡存储器单元的不同块的擦除深度

背景技术

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以垂直布置在三维(3D)堆叠存储器结构中，或水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，其包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，该存储器单元可被布置成串，例如，其中选择栅极晶体管设置在串的末端以选择性地将串的沟道连接至源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1A是示例存储器设备的框图。

图1B描绘了图1A的温度感测电路115的示例。

图2是示例存储器设备100的框图，描绘了控制器122的附加细节。

图3是存储器设备600的透视图，该存储器设备包括图1A的存储器结构126的示例3D配置中的一组块。

图4描绘了图3的块之一的一部分的示例剖视图。

图5描绘了示例晶体管590。

图6描绘了图4的堆叠的区域622的近距离视图。

图7描绘了3D配置中的子块中的NAND串的示例视图，其与图4中的一致。

图8描绘了图7的子块SB0至SB3的附加细节。

图9A描绘了用于执行擦除操作的示例过程，其中均衡不同块的擦除深度。

图9B描绘了用于实现图9A的过程的示例表。

图10描绘了用于执行与图9A的步骤902一致的擦除操作的示例过程。

图11A描绘了在编程操作之后连接到字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。

图11B描绘了在擦除操作中的第一擦除循环之后的一组存储器单元的Vth分布，与图10一致。

图11C描绘了在擦除操作中的第二擦除循环之后的一组存储器单元的Vth分布。

图11D描绘了在示例擦除操作中的第三和最后擦除循环之后的一组存储器单元的Vth分布，其中针对不同块看到不同的擦除深度。

图11E描绘了读取误差与距通道栅极的距离的曲线图。

图12A描绘了在擦除操作之后的一组存储器单元的Vth分布，其中中间块和远块比图11D擦除地更深。

图12B描绘了在擦除操作之后的一组存储器单元的Vth分布，其中所有块具有比图11D中更窄的Vth分布。

图13A描绘了示例擦除操作中的电压的曲线图，与图10一致。

图13B描绘了示例擦除操作中的Vch-Vsgs的曲线图，与图13A一致。

图14A描绘了施加到近块的源极线的示例擦除电压的曲线图，其中使用了基线脉冲宽度w1和基线初始擦除电压Ver_init。

图14B描绘了施加到块中的字线的验证电压的曲线图，与图14A的示例一致。

图14C描绘了施加到远块的源极线的示例擦除电压的曲线图，其中大脉冲宽度w2>w1和基线初始擦除电压Ver_init用于提供更深的擦除。

图14D描绘了施加到远块的源极线的示例擦除电压的曲线图，其中基线脉冲宽度w1和高初始擦除电压Ver_init_high用于提供更深的擦除。

图14E描绘了图14A的曲线图，其被远块用附加的擦除电压1404修改以提供更深的擦除。

图15A描绘了施加到近块的源极线的示例擦除电压的曲线图，其中基线脉冲宽度w1和低初始擦除电压Ver_init_low用于提供更浅的擦除。

图15B描绘了施加到块中的字线的验证电压的曲线图，与图15A的示例一致。

图16A描绘了施加到近块的源极线的示例擦除电压的曲线图，其中小脉冲宽度w3<w1和基线初始擦除电压Ver_init用于提供更浅的擦除。

图16B描绘了擦除脉冲持续时间与块子集距电压源的通道栅极的距离的曲线图，其中持续时间随距离而增加。

图16C描绘了擦除脉冲量值与块子集距电压源的通道栅极的距离的曲线图，其中量值随距离而增加。

图16D描绘了擦除脉冲步长大小与块子集距电压源的通道栅极的距离的曲线图，其中步长大小随距离而增加。

图16E描绘了擦除脉冲初始电压与块子集距电压源的通道栅极的距离的曲线图，其中初始电压随距离而增加。

图16F描绘了字线电压与块子集距电压源的通道栅极的距离的曲线图，其中字线电压随距离而减小。

图16G描绘了用于将擦除电压调节为温度的函数的方法。

图17描绘了在擦除操作中施加到源极线的示例擦除电压的曲线图，其中使用单个擦除脉冲而没有验证测试，并且示例脉冲宽度是w4或w5。

图18A描绘了擦除操作中的Vsl和Vsgs的曲线图，其中Vsl是距离的递增函数，并且Vsgs是固定的。

图18B描绘了擦除操作中的Vsl和Vsgs的曲线图，其中Vsl是固定的，并且Vsgs是距离的递减函数。

图18C描绘了擦除操作中的Vsl和Vsgs的曲线图，其中Vsl是距离的递增函数，并且Vsgs是距离的递减函数。

图19描绘了图1A的列控制电路中的感测块51的示例框图。

图20描绘了图1A的列控制电路中的感测块51的另一个示例框图。

图21A描绘了用于向存储器单元的块提供电压的示例电路。

图21B描绘了在图21A的电路中电压源的通道栅极与用于不同块子集的块之间的距离。

图21C描绘了另一个示例电路中电压源的通道栅极与用于不同块子集的块之间的距离。

具体实施方式

本发明描述了用于均衡存储器单元的不同块的擦除深度的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在位于连接至位线的NAND串的漏极侧上的一个或多个漏极侧SG晶体管(SGD晶体管)与位于连接至源极线的NAND串的源极侧上的一个或多个源极侧SG晶体管(SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以以其他类型的串连接，也可以以其他方式连接。

在3D存储器结构中，存储器单元可以以堆叠的垂直串布置，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设或非数据存储器单元。虚设字线连接至虚设存储器单元。可以在一串存储器单元的漏极和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方式中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程阶段对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程阶段对第二字线WL1进行编程，直到编程完成，以此类推。编程阶段可包括一组增加的编程电压，该组增加的编程电压在相应的编程循环或编程-验证迭代中施加于字线，诸如图9A中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将其锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中在对另一子块中的存储器单元进行编程之前，对一个子块或块的一部分中的存储器单元进行编程。

每个存储器单元可以根据程序命令中的写入数据与数据状态相关联。基于其数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，称为A、B和C数据状态(参见图8)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，称为A、B、C、D、E、F和G数据状态。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。这些数据状态可被称为S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14和S15数据状态，其中S0为擦除状态。

在对存储器单元进行编程之后，可在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接至字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设置为处于预期在相邻数据状态的阈值电压电平之间的电平。

当将新数据写入块时，将该块擦除。这涉及在将存储器单元的控制栅极保持在低电压诸如0V的同时提升沟道电压。可以使用各种方法来提升沟道电压。一种方法提高了存储器串的源极端处的衬底的电压。另外，每个存储器串的源极侧选择栅极晶体管的控制栅极电压升高，以允许空穴(正电荷)进入沟道。另一种方法使用了栅致漏极泄漏(GIDL)在源极和/或漏极侧选择栅极晶体管处生成空穴。然而，不同块的擦除深度可以基于块与选择栅极电压源的通道栅极的距离而变化。

具体地讲，由于沟道电压的充电，已经观察到选择栅极晶体管的控制栅极电压的瞬态耦合。这种耦合经由通道栅极放电。但是，由于不同的块具有与通道栅极不同的距离，因此对于更远的块，放电时间将更长。因为选择栅极保持耦合的时间较长，因此更远的块将经历较浅的擦除。选择栅极的控制栅极的耦合状态导致选择栅极的沟道至控制栅极电压较低，因此较少的空穴可以进入该沟道并使该沟道充电。另一方面，较近的块的较快衰减导致更深的擦除。例如，擦除深度可以在完成擦除操作之后以单元的平均值或中值Vth表示。即使擦除验证测试确保Vth低于验证电平，也会出现不同的擦除深度。

不同的擦除深度是有问题的，因为它们会影响编程过程。例如，擦除太深的单元可能使用附加的编程循环来完成编程。具有相对浅的擦除的单元可能经历了更多的编程干扰。

本文提供的技术解决了上述及其他问题。在一个方面，基于块与电压源的通道栅极的距离来调节块的擦除操作。例如，可以调节一个或多个电压。这些包括擦除电压宽度和/或初始电平。在块中的存储器串的源极端，可以调节Vsl(源极线电压)和/或Vsgs。在块中的存储器串的漏极端，可以调节Vbl和/或Vsgd。在另一种方法中，当块的距离超过阈值时，可以施加附加的擦除脉冲。可以将相邻的块组分配给子集。每个子集的块可以以相同的方式擦除，而不同子集的块被不同地擦除，以提供仍然提供了更均匀的擦除深度的简化具体实施。

这些和其他特征将在下文进一步讨论。

图1A是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126可经由行解码器124通过字线寻址，并且经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52…53(感测电路)并且允许并行读取或编程一页存储器单元。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可以与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

该存储器结构可为2D或3D。存储器结构可包括一个或多个存储器单元阵列，包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个衬底(诸如晶片)上方(而不是在其中)，没有中间衬底。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅衬底上方有源区域的存储器单元阵列的一个或多个物理层中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路在衬底上方还是在衬底内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。可以提供存储区域113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机可由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电子电路)实现。

片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。

在一些具体实施中，可组合一些部件。在各种设计中，除存储器结构126之外的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51,52,…,53、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。

还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲器、隔离电涌、锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码(诸如一组指令)，并且处理器可用于执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程、读取和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a中取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行指令以执行本文描述的功能。

控制器122还可以包括温度感测电路115，其由处理器122c使用以确定是否增加擦除电压的量值或持续时间。还可参见图1B和图16G。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND或NOR配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，其包括包含电荷存储区域的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件是单独可访问的。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND和NOR存储器配置为示例，并且可以以其他方式配置存储器元件。

位于衬底内以及/或者上方的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。

在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的衬底的主表面延伸。衬底可以是存储器元件的层在其之上或之中形成的晶片，或者其可以是在存储器元件形成后附接到其的承载衬底。作为非限制性示例，衬底可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于衬底的主表面，并且x和y方向基本上平行于衬底的主表面)。

作为非限制性示例，3D存储器结构可以垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于衬底的主表面即在y方向上延伸的列)，每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件在多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。

以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和ReRAM配置。

通常，在单体3D存储器阵列中，在单个衬底上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性示例，衬底可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2D阵列可以单独形成，然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的衬底上形成存储器级并然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将衬底减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的衬底上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一衬底上和/或位于单独的衬底上。例如，用于存储器读取-写入操作的控制器可位于单独的控制器芯片上和/或位于与存储器元件相同的衬底上。

本领域的技术人员将认识到，该技术不限于所描述的2D和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的精神和范围内的所有相关存储器结构。

图1B描绘了图1A的温度感测电路115的示例。该电路包括pMOSFET 131a、131b和134、双极型晶体管133a和133b，以及电阻器R1、R2和R3。I1、I2和I3表示电流。Voutput为提供给模数(ADC)转换器129的基于温度的输出电压。Vbg为与温度无关的电压。电压电平生成电路135使用Vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。

ADC将Voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(VTemp)输出至处理器。这是指示存储器设备的温度的数据。在一种方法中，ROM熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储器设备中的基于温度的参数。

通过在晶体管131b两端加上基极-发射极电压(Vbe)和电阻器R2两端的电压降来获得Vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子N)。PMOS晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流I1和I2基本相等。得出Vbg＝Vbe+R2×I2且I1＝Ve/R1，因此I2＝Ve/R1。因此，Vbg＝Vbe+R2×kT ln(N)/R1xq，其中T为温度，k为玻尔兹曼常数，并且q为电荷的单位。晶体管134的源极连接至供电电压Vdd，并且晶体管的漏极和电阻器R3之间的节点是输出电压Voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。

图2是示例存储器设备100的框图，描绘了控制器122的附加细节。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并与主机诸如计算机或电子设备通信的设备。除了这里描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存以确保存储器正常运行、映射出坏的闪存单元，并分配备用存储器单元以替换日后的故障单元。部分备用单元可以用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器还可以执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并重用完整块)。

控制器122与非易失性存储器管芯108之间的接口可以是任何合适的闪存接口。在一个实施方案中，存储器设备100可为基于卡的系统，诸如安全数字(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中，存储器设备可为嵌入式存储器系统的一部分。例如，闪存存储器可以嵌入主机内，诸如以安装在个人计算机中的固态盘(SSD)驱动的形式。

在一些实施方案中，存储器设备100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。

控制器122包括与主机交互的前端模块208、与一个或多个非易失性存储器管芯108交互的后端模块210，以及执行现在将详细描述的功能的各种其他模块。

该控制器的部件可采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能的特定功能的处理器(例如，微处理器)或处理电路执行的程序代码(例如，软件或固件)的一部分、或者与较大系统交接的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、离散电路、门或任何其他类型的硬件的组合、或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，以使控制器执行本文所述的功能。图2中示出的架构是可以(或可以不)使用图1A中示出的控制器122的部件(例如RAM、ROM、处理器、接口)的一个示例具体实施。

控制器122可以包括修复电路212，其用于修复存储器单元或存储器的块。该修复可以包括刷新其当前位置的数据或者将数据重新编程为新的字线或块作为执行不稳定字线维护的一部分，如下所述。

再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区，并且控制控制器122的内部总线仲裁。RAM可包括DRAM和/或SRAM。DRAM或动态随机存取存储器是一种半导体存储器的形式，其中该存储器以电荷的形式存储。DRAM中的每个存储器单元由晶体管和电容器制成。数据存储在电容器中。电容器由于泄漏而失去电荷，因此DRAM是易失性设备。要将数据保存在存储器中，必须定期刷新设备。相比之下，只要供电，SRAM或静态随机存取存储器就会保留一个值。

只读存储器(ROM)218存储系统引导代码。尽管图2所示为与控制器分开定位，但在其他实施方案中，RAM 216和ROM 218中的一者或两者可以位于控制器内。在其他实施方案中，RAM和ROM的部分可以位于控制器122内和控制器外部。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于分离的半导体管芯上。

前端模块208包括提供与主机或下一级存储控制器的电连接的主机接口220和物理层接口(PHY)222。主机接口220类型的选择可取决于所使用的存储器的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤信道、USB、PCIe和NVMe。主机接口220通常便于传输数据、控制信号和定时信号。

后端模块210包括错误校正控制器(ECC)引擎224，其对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程和擦除命令序列，以发送到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可以用作写入到存储器设备100中的数据的附加级别的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在现有的管芯中添加，例如，作为额外的平面、或额外的块或块内的额外字线。存储器接口230将命令序列提供给非易失性存储器管芯108，并从该非易失性存储器管芯接收状态信息。闪存控制层232控制后端模块210的总体操作。

存储器设备100的附加部件包括媒体管理层238，其执行非易失性存储器管芯108的存储器单元的损耗均衡。存储器系统还包括其他分立部件240，诸如外部电气接口、外部RAM、电阻器、电容器或可与控制器122交互的其他部件。在另选实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲器管理器/总线控制器214中的一个或多个是控制器122中不必要的任选部件。

闪存转换层(FTL)或媒体管理层(MML)238可被集成为可以处理闪存错误并与主机连接的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的存储器结构126(例如，闪存存储器)的写入。可能需要MML 238，因为：1)闪存存储器可能具有有限的耐久性；2)该闪存存储器可以只写入多个页面；并且/或者3)除非将闪存存储器作为块擦除，否则可以不写入该闪存存储器。MML 238理解闪存存储器的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为写入闪存存储器。可以使用MML 238来识别和记录不稳定位。该不稳定位的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。

控制器122可以与一个或多个存储器管芯108连接。在一个实施方案中，控制器和多个存储器管芯(一起包括存储器设备100)实现固态驱动器(SSD)，它可以模拟、替换或代替主机内的硬盘驱动器，作为附网存储(NAS)设备等。另外，SSD不需要用作硬盘驱动器。

图3是存储器设备600的透视图，该存储器设备包括图1A的存储器结构126的示例3D配置中的一组块。在衬底上的是存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域604沿每个块的边缘延伸，而外围区域605位于该组块的端部。在一种方法中，SGS晶体管的电压源的通道栅极可以位于该外围区域605中。在这种情况下，块BLK0、BLK1、BLK2和BLK3距离通道栅极逐渐更远。该电路可以包括电压驱动器，其可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。衬底601还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域602中。在存储器设备的上部区域603中，在导电路径中图案化一个或多个上部金属层以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替水平表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，并且在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图4描绘了图3的块之一的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠610。在该示例中，除了数据字线层(或字线)WLL0至WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层(或字线)WLD1、WLD2、WLD3和WLD4。介电层被标记为DL0至DL19。此外，描绘了包括NAND串NS1和NS2的堆叠区域。每个NAND串包含存储器空穴618或619，该空穴填充有形成与字线相邻的存储器单元的材料。在图6中更详细地示出了堆叠的区域622。

该叠堆包括衬底611。在一种方法中，源极线SL的一部分包括衬底中的n型源极扩散层611a，其与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体衬底611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

NS1在堆叠616的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接至堆叠上方的线。狭缝可以在形成字线期间使用，随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接至BL0。

在一方法中，存储器单元块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压源的水平路径。

图5描绘了示例晶体管590。晶体管包括控制栅极CG、漏极D、源极S和沟道CH。在擦除操作期间，晶体管具有正的沟道至控制栅极电压。就存储器单元晶体管而言，可以将控制栅极电压设定为低值，诸如0V，使得沟道至控制栅极电压足够高，以从电荷俘获层排斥电子，从而降低存储器单元的Vth。就选择栅极晶体管而言，可以将控制栅极电压设定为更高的值，诸如10V，使得沟道至控制栅极电压不足够高以降低晶体管的Vth。

图6描绘了图4的堆叠的区域622的近距离视图。存储器单元在字线层和存储器空穴的交叉处形成在堆叠的不同层。在该示例中，SGD晶体管680和681在虚设存储器单元682和683以及数据存储器单元MC上方提供。可以沿着存储器空穴630的侧壁(SW)以及/或者在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器空穴内的材料形成的每个柱699或列可包括电荷俘获层663或膜，诸如氮化硅(Si₃N₄)或其他氮化物、隧道层664、沟道665(例如，包括多晶硅)和电介质核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器空穴中提供。在其他方式中，一些层可以在控制栅极层中。在不同的存储器空穴中类似地形成附加的柱。柱可以形成NAND串的柱状有源区域(AA)。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

每个存储器空穴可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。每个存储器空穴的核心区域填充有主体材料，并且多个环形层位于每个存储器空穴中的核心区域和字线之间。

NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在衬底上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过绝缘层彼此分开。

图7描绘了3D配置中的子块中的NAND串的示例视图，其与图4中的一致。每个子块包括多个NAND串，其中描绘了一个示例性NAND串。例如，SB0、SB1、SB2和SB3分别包括示例性NAND串700n、710n、720n和730n。NAND串具有与图4中的一致的数据字线、虚设字线和选择栅极线。在块BLK中，每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。块的编程可以按一次一个子块地发生。在每个子块内，可以遵循字线编程顺序，例如从WL0源极侧字线开始，并且以一次一个字线前进至WLL10，即漏极侧字线。

NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

另外，NAND串700n包括SGS晶体管700和701、虚设存储器单元702和703、数据存储器单元704、705、706、707、708、709、710、711、712、713和714、虚设存储器单元715和716，以及SGD晶体管717和718。

NAND串710n包括SGS晶体管720和721、虚设存储器单元722和723、数据存储器单元724、725、726、727、728、729、730、731、732、733和734、虚设存储器单元735和736，以及SGD晶体管737和738。

NAND串720n包括SGS晶体管740和741、虚设存储器单元742和743、数据存储器单元744、745、746、747、748、749、750、751、752、753和754、虚设存储器单元755和756，以及SGD晶体管757和758。

NAND串730n包括SGS晶体管760和761、虚设存储器单元762和763、数据存储器单元764、765、766、767、768、769、770、771、772、773和774、虚设存储器单元775和776，以及SGD晶体管777和778。

在编程操作期间，可以通过使用一个或多个编程阶段来实现最终的Vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程阶段期间，对所选择的字线执行编程-验证迭代。编程-验证迭代包括编程部分，其中将编程电压施加于字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。

图8描绘了图7的子块SB0至SB3的附加细节。描绘了示例性存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接至NAND串的组。例如，位线BL0连接至NAND串700n、710n、720n和730n，位线BL1连接至NAND串701n、711n、721n和731n，位线BL2连接至NAND串702n、712n、722n和732n，并且位线BL3连接至NAND串703n、713n、723n和733n。感测电路可以连接至每个位线。例如，感测电路780、781、782和783连接至位线BL0、BL1、BL2和BL3。可以为感测电路提供位线电压源。

可以对一个字线中的所选择的单元和一次一个子块进行编程和读取。这允许每个所选择的单元由相应的位线和/或源极线控制。例如，SB0中的存储器单元的示例组795连接到WLL4。相似地，组796、797和798包括SB1、SB2和SB3中的数据存储器单元连接到WLL4。在该示例中，源极线SL或源极区域由电压源SLVS以电压Vsl驱动。

在另一种可能的具体实施中，源极线是分开的，并且可以在相应的电压下驱动。

图9A描绘了用于执行擦除操作的示例过程，其中针对不同块均衡擦除深度。步骤900包括决定对所选择的块执行擦除操作。例如，当不再需要存储在块中的数据时，控制器122可以决定擦除块。控制器可以响应于来自主机的用户命令或基于其自己的决策制定过程而动作。步骤901包括基于所选择的块距电压源的通道栅极的距离来决定如何执行擦除操作。这可以包括决定对近块执行较浅的擦除，并且/或者对远块执行较深的擦除。例如，步骤903包括调节一个或多个电压。这可以包括步骤905、906和907中的一个或多个。步骤905包括基于距离设定擦除电压宽度和/或初始电平。步骤906包括，在块中的存储器串的源极端，基于距离设定Vsl和/或Vsgs。步骤907包括，在块中的存储器串的漏极端，基于距离设定Vbl(位线电压)和/或Vsgd。步骤904包括设置擦除模式。例如，这可以涉及在没有验证测试的情况下决定是否施加附加的擦除电压。步骤902包括执行擦除操作。

图9B描绘了用于实现图9A的过程的示例表。该表可以将每个块的块标识符(例如，BLK_0到BLK_8)交叉引用到相应的子集，例如，subset0、subset1或subset2。Subset0可以表示相对靠近擦除电压源的通道栅极的块，诸如BLK_0至BLK_3。Subset1可以表示相对于通道栅极的中间范围的块，诸如块BLK_4至BLK_6。Subset2可以表示相对远离通道栅极的块，诸如BLK_7和BLK_8。还可参见与该表一致的图21B。

在一种方法中，随着距离逐渐变大，子集中的块的数量逐渐变少。这是因为远块的选择栅极电压的较慢衰减可以是距离的非线性函数。每个块或子集可以交叉参考到一个或多个擦除电压，本文通常描述为V0、V1和V2，并且交叉参考到擦除模式，本文通常描述为Mode0、Mode1和Mode2。V0、V1和V2可以表示例如Vsl、Vsgs、Vbl、Vsgd、Ver_init、Ver脉冲持续时间和Ver步长大小中的一者或多者。例如，可以在表中参考电压量值和擦除电压，它们可以存储在图1A的存储区域113中。

在块通过擦除验证测试之后，用于远块的擦除模式(诸如，Mode2)可以在没有验证测试的情况下施加附加的擦除电压。在一个示例中，Mode0和Mode1是相同的并且涉及不施加附加的擦除电压，而Mode2涉及在没有验证测试的情况下施加附加的擦除电压。又如，Mode0涉及不施加附加的擦除电压，Mode1涉及施加附加的短持续时间擦除电压，并且Mode2涉及施加附加的更长持续时间的擦除电压。其他选项也是可能的。例如，不同的模式可以包括GIDL擦除或非GIDL擦除、仅从源极侧对沟道进行充电、仅对漏极侧充电、或者对源极侧和漏极侧两者进行充电等。在一个示例中，使用来自源极端和漏极端两者的沟道的充电来擦除远块，同时使用来自源极端或漏极端而不是两端的沟道的充电来擦除近块。这补偿了本来会发生的远块的较浅擦除。

图10描绘了用于执行与图9A的步骤902一致的擦除操作的示例过程。步骤1010将初始擦除电压(Ver)设定为，例如，基线电平Ver__init、低电平Ver_init_low或高电平Ver_init_high。参见，例如，图14A、图14C、图14D、图14E和图16A。步骤1011包括从源极端和/或漏极端对存储器串的沟道充电(增加电压)，并且在存储器单元的字线(控制栅极)上设定低电压诸如0V。步骤1012包括对块执行擦除验证测试。通常，这涉及在感测存储器串中的电流时将擦除验证电压VvEr设定到字线。如果电流足够高，则认为该串通过验证测试。如果所有或几乎所有串都通过验证测试，则该块继而通过验证测试。如果该块在决策步骤1013处通过擦除验证测试，则在步骤1016处完成擦除操作，或在步骤1014处施加附加的擦除电压，而无需验证测试，并且该擦除操作在步骤1016处完成。如果在决策步骤1013处该块未通过擦除验证测试，则Ver可在步骤1015处递增，并且下一个擦除循环在步骤1011处发生。通常擦除循环涉及施加擦除电压，随后执行验证测试，尽管在一些情况下省略了验证测试。

图11A描绘了在编程操作之后连接到字线的一组存储器单元的示例阈值电压(Vth)分布，其中使用了四个数据状态。为擦除(Er)状态存储器单元提供Vth分布1100。三个Vth分布1101、1102和1103分别表示分配的数据状态A、B和C，当它们的Vth分别超过擦除验证电压VvA、VvB或VvC时，存储器单元达到这些状态。本示例使用了四种数据状态。也可使用其他数量的数据状态，诸如八个或十六个。读取电压VrA、VrB和VrC用于从具有该Vth分布的一组单元中读取数据。

Vth分布1100pd表示在经历编程干扰之后的擦除状态单元。这导致分布的上尾增加到高于VvEr并且可能高于VrA，从而导致读取错误。

编程操作可以使用一个或多个编程阶段。单程编程操作涉及一系列多个编程-验证操作(或编程循环)，这些操作从初始Vpgm电平开始执行并且前进至最终的Vpgm电平，直到一组选定的存储器单元的阈值电压达到所分配的数据状态的验证电压。在编程阶段开始时，所有存储器单元最初可能处于擦除状态。在编程阶段完成之后，可以使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vpass(例如，8至10V)施加到剩余的字线。通过测试给定存储器单元的Vth是高于还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。

图11B描绘了在擦除操作中的第一擦除循环之后的一组存储器单元的Vth分布，与图10一致。该示例擦除操作使用三个擦除循环来完成编程。每个连续的编程电压使得编程的单元的Vth朝向擦除状态Vth分布1100降低。Vth分布1101a、1102a和1103a分别表示A、B和C状态。

图11C描绘了在擦除操作中的第二擦除循环之后的一组存储器单元的Vth分布。Vth分布1101b、1102b和1103b分别表示A、B和C状态。

图11D描绘了在示例擦除操作中的第三和最后擦除循环之后的一组存储器单元的Vth分布，其中针对不同块看到不同的擦除深度。擦除状态Vth分布1100a、1110b和1110c分别表示来自擦除电压的电压源的通道栅极的近块、中间块或远块。尽管擦除验证测试可以在相同数量的擦除循环(例如，三个擦除循环)之后由每个块通过，但是该擦除深度基于块的位置而不同。近块比中间块更深地擦除，并且中间块比最少擦除的远块更深地擦除。由于在少量擦除循环之后擦除块的目的，擦除深度可以针对不同的块而不同。提供更均匀擦除深度的一种解决方案是调节擦除过程以为中间块和/或远块提供更深的擦除。另一种方法是调节擦除过程，以为近块提供更浅的擦除。也可以使用这两种方法。

总体擦除状态Vth分布将包括编程状态单元的各个分布与块的擦除状态单元的总和。

图11E描绘了读取误差与距通道栅极的距离的曲线图。实线对应于图11D的Vth分布。该线表明，如果不采取纠正措施来均衡擦除深度，则具有较浅擦除深度的远块的读取错误数量急剧增加。擦除较浅时，擦除状态Vth分布的上尾较高且接近超过VrA。由于编程干扰导致的Vth的给定增加导致读取错误的显著增加。

虚线对应于图12A或图12B的Vth分布，其中采取纠正措施来均衡不同块的擦除深度。

图12A描绘了在擦除操作之后的一组存储器单元的Vth分布，其中中间块和远块比图11D擦除得更深。本文描述的各种方法可以增加擦除深度，诸如增加的擦除电压的量值和/或持续时间，诸如Vsl。Vth分布1100a与图11D中的相同。Vth分布1120b和1120c分别对应于图11D的Vth分布1110b和1110c，但是向下移位。此外，分布1120c(远块)的移位大于分布1120b(中间块)的移位。

作为基于块与擦除电压源的通道栅极的距离来调节块的擦除深度的另选或补充，可以调节一个或多个编程数据状态的擦除验证电压和/或验证电压。例如，参考图11D，对于更深擦除的块，诸如由Vth分布1100a表示的块，可以降低包括VvA的编程数据状态的验证电压。这可以在擦除状态的Vth分布的上尾与VvA之间提供均匀的裕度，VvA是最低编程数据状态的验证电平。这有助于为不同的块提供均匀的编程干扰裕度。尽管如此，提供均匀的擦除深度是有利的，因为它在编程期间不需要后续调节。

图12B描绘了在擦除操作之后的一组存储器单元的Vth分布，其中所有块具有比图11D中更窄的Vth分布。Vth分布1130a、1130b和1130c分别表示擦除操作完成时的A、B和C数据状态。实现较窄Vth分布的一种方法是使用更多擦除验证循环。这可涉及使用较低的Ver_initial、较低的Ver步长大小和/或较短的擦除电压。这导致每个擦除验证循环更温和地降低Vth水平，使得Vth分布保持地更窄。潜在地，在擦除操作完成之后，Vth分布的上尾可以比图11D中的更接近VvEr。然而，VvEr与VvA之间的间距可被设定为提供足够的编程干扰裕度。

图13A描绘了示例擦除操作中的电压的曲线图，与图10一致。在图13A和图13B中，垂直轴描绘了电压，而水平轴描绘了时间。图13A和图13B的水平轴是按时间排列的。一个示例擦除操作涉及从串的源极端向存储器串的沟道中注入空穴。这涉及经由衬底将电压Vsl施加到源极端，如波形1310所描绘。沟道电压Vch跟随Vsl，如波形1311所描绘。波形1300描绘Vsgs。在一个选项中，波形部分1300a之后是靠近Vsgs电压源的通道栅极的块，并且波形部分1300b之后是远离Vsgs电压源的通道栅极的块。

具体地讲，在时间t0处，Vsgs从0V升高到擦除电平Vsgs_er，例如10V，这是电压源输出的电压。从时间t1和t2处开始，Vsl和Vch分别以通常比Vsgs的增加速率慢的速率开始增加。随着Vch的增加，由于从SGS晶体管的沟道至控制栅极的瞬态电容耦合，它倾向于增加Vsgs。例如，Vsgs可以增加到11至12V。当Vsl和Vch在t3处稳定在它们的峰值电平时，例如20-25V，耦合的条件不再存在。此时，Vsgs将逐渐通过通道栅极放电并返回到Vsgs_er的命令电平。然而，由于控制线的较大距离和RC时间常数从衬底延伸到通道栅极，因此远块(例如，t5至t3)的放电时间将比近块(例如，t4至t3)更大。参见图21A至图21C。Vsgs的瞬态增加暂时减少了可以进入通道的空穴量，因此远块的擦除结果较浅。这可参考图13B看到。

因此，近块将具有改善的将空穴电流传递到沟道中的能力，使得如果不使用本文证明的补偿技术，则这些沟道更快地充电并具有更快的擦除速度。

图13B描绘了示例擦除操作中的Vch-Vsgs的曲线图，与图13A一致。如上所提及，Vch是沟道电压，并且Vsgs是SGS选择栅极的实际控制栅极电压。这两者之间的差异对应于可以进入和充电沟道的空穴量。波形1320包括对应于图13A中的部分1300a且表示近块的部分1320a。部分1320b对应于图13A中的部分1300b并且表示远块。由于与近块相比，远块的Vch-Vsgs暂时较低，因此远块的擦除较浅。利用本文提供的技术，补偿这种情况以为不同的块提供均匀的擦除深度。例如，对于远块，可以减小Vsgs或其他擦除电压的量值和/或持续时间以增加Vch-Vsgs。

图14A描绘了施加到近块的源极线的示例擦除电压的曲线图，其中使用了基线脉冲宽度w1和基线初始擦除电压Ver_init。垂直轴描绘Vsl，并且水平轴描绘擦除循环数，如图14A、图14C、图14D、图14E、图15A和图16A所示。擦除电压Vsl具有Ver_init的初始量值，并且在每个连续擦除循环中的量值向上。在该示例中，总共使用了三个循环来完成擦除操作。擦除电压1401、1402和1403分别施加于擦除循环1、2和3中。

图14B描绘了施加到块中的字线的验证电压的曲线图，与图14A的示例一致。垂直轴描绘Vwl(字线电压)，并且水平轴描绘擦除循环数，如图14B和图15B所示。描绘了示例擦除验证电压1411。该电压(VvEr)可具有例如接近0V的量值。通常在每个擦除电压之后施加擦除验证电压，作为块的擦除验证测试的一部分。

图14C描绘了施加到远块的源极线的示例擦除电压的曲线图，其中大脉冲宽度w2>w1和基线初始擦除电压Ver_init用于提供更深的擦除。初始擦除电压与图14A中的相同，但脉冲宽度更大。因此，每个擦除电压具有更强的擦除效果，使得远块的Vth降低到近块的电平，如图12A所示。如前所述，在该示例中，总共使用三个循环来完成擦除操作。擦除电压1421、1422和1423分别施加于擦除循环1、2和3中。

图14D描绘了施加到远块的源极线的示例擦除电压的曲线图，其中基线脉冲宽度w1和高初始擦除电压Ver_init_high用于提供更深的擦除。与图14A的示例相比，提供的更深擦除的一种方式是增加Ver_init。擦除电压之间的步长大小也可以增加，以提供更深的擦除，Ver_init增加或不增加。如前所述，在该示例中，总共使用三个循环来完成擦除操作。擦除电压1431、1432和1433分别施加于擦除循环1、2和3中。可使用类似于图14B的擦除验证电压。

图14E描绘了图14A的曲线图，其被远块用附加的擦除电压1404修改以提供更深的擦除。分别在第一擦除循环、第二擦除循环和第三擦除循环中重复图14A的擦除电压1401、1402和1403，而在第四循环中提供附加擦除电压1404。在一种方法中，每个擦除电压可以具有相同的持续时间w1。或者，附加编程电压1404可以具有不同的持续时间，可能与其他电压相比，具有更小的持续时间(如此处由持续时间ws<w1描绘的)。附加编程电压的目的是为远块提供少量附加的擦除(Vth降低)。可以在远块的单元通过擦除验证测试之后施加附加的擦除电压，如图10的步骤1014所示，从而不使用附加的验证测试。因此，图14B的波形可以与图14E的示例一起使用。

在示例具体实施中，执行擦除操作的控制电路被配置为向选择的块提供一系列擦除电压1401-1403，并在每个擦除电压之后执行验证测试，其中在验证测试通过之后，控制电路被配置为如果距离超过阈值，则向所选择的块提供附加的擦除脉冲1404。当块相对远离通道栅极时，该距离超过阈值。例如，如果块在距离通道栅极最远的块子集中，则该距离超过阈值。

图15A描绘了施加到近块的源极线的示例擦除电压的曲线图，其中基线脉冲宽度w1和低初始擦除电压Ver_init_low用于提供更浅的擦除。与图14A相比，初始擦除电压较低。结果是使用四个擦除循环而不是三个擦除循环来完成擦除操作。这假设使用与图14A中相同的步长大小。获得擦除状态的较窄Vth分布的另一种选项是使用较小的步长大小。因此，图14A的另一另选方案是使用相同的Ver_init但是使用较小的步长大小，例如，对于Vsl。

擦除电压Vsl具有Ver_init_low的初始量值，并且在每个连续擦除循环中的量值向上。擦除电压1501、1502、1503和1504分别施加于擦除循环1、2、3和4中。

图15B描绘了施加到块中的字线的验证电压的曲线图，与图15A的示例一致。描绘了示例擦除验证电压1511。

图16A描绘了施加到近块的源极线的示例擦除电压的曲线图，其中小脉冲宽度w3<w1和基线初始擦除电压Ver_init用于提供更浅的擦除。擦除电压Vsl具有Ver_init的初始量值，并且在每个连续擦除循环中的量值向上。在一种方法中，步长大小可以与图14A中的相同。在该示例中，总共使用了四个循环来完成擦除操作。擦除电压1601、1602、1603和1604分别施加于擦除循环1、2、3和4中。使用较短持续时间擦除电压的结果是使用四个擦除循环而不是三个擦除循环。在图15B中提供了对应的验证电压波形。

图16B描绘了擦除脉冲持续时间与块子集距电压源的通道栅极的距离的曲线图，其中持续时间随距离而增加。因此脉冲宽度的持续时间是距离的递增函数。subset0、近块子集的持续时间最短，subset1、中间块子集的持续时间中等，并且subset2、最远块子集的持续时间最长。最佳持续时间可以通过测试确定。通过增加擦除电压持续时间，可以为远块提供更深的擦除。

图16C描绘了擦除脉冲量值与块子集距电压源的通道栅极的距离的曲线图，其中量值随距离而增加。因此，擦除脉冲的量值是距离的递增函数。subset0、近块子集的量值最低，subset1、中间块子集的量值中等，并且subset2、最远块子集的量值最大。可以通过测试确定最佳量值。通过增加擦除电压量值，可以为远块提供更深的擦除。还可以提供擦除电压量值和持续时间作为距离的递增函数。

图16D描绘了擦除脉冲步长大小与块子集距电压源的通道栅极的距离的曲线图，其中步长大小随距离而增加。因此步长大小是距离的递增函数。较大的步长大小提供了更深的擦除或者

图16E描绘了擦除脉冲初始电压与块子集距电压源的通道栅极的距离的曲线图，其中初始电压随距离而增加。因此初始电压是距离的递增函数。较大的初始电压提供了更深的擦除。

图16F描绘了字线电压与块子集距电压源的通道栅极的距离的曲线图，其中字线电压随距离而减小。通过在沟道充电时在字线上设定较低的电压可以提供更深的擦除深度，因为擦除深度基于存储器单元的沟道至栅极电压。栅极电压越低，沟道至栅极电压越高。如上所指出，在一个示例中，在擦除操作期间可以将0V施加到字线。如果可获得负电压，则可以将电压诸如-1V施加到字线以实现更深的擦除。相似地，可以使用更高的字线电压诸如1V来实现更浅的擦除。这提供了另一个用于调节擦除深度的变量作为距离的函数。

图16G描绘了用于将擦除电压调节为温度的函数的方法。当存储器设备处于相对低的温度时，擦除存储器单元更加困难，因此需要相对高的擦除电压来完成擦除操作。在一些情况下，该擦除电压可能高于电荷泵或其他电压源可以满足的擦除电压。结果，可以增加擦除电压持续时间，但不会增加较低温度下远块的量值。步骤1650获得温度(Temp.)读数，诸如通过使用图1A和图1B的温度传感器115。决策步骤1651执行比较以确定是否Temp.<Tthreshold(阈值温度)。如果决策步骤1651为真，则步骤1653增加远块的擦除电压持续时间。如果决策步骤1651为假，则步骤1652增加远块的擦除电压量值和/或持续时间。在示例具体实施中，擦除电压为Vsl。

在示例具体实施中，控制电路被配置为响应于确定温度低于阈值而将源极端电压的持续时间设定为距离的递增函数，并且响应于确定温度高于阈值，将源极端电压的量值设定为距离的递增函数。

图17描绘了在擦除操作中施加到源极线的示例擦除电压的曲线图，其中使用单个擦除脉冲而没有验证测试，并且示例脉冲宽度是w4或w5。垂直轴描绘了Vsl，而水平轴描绘了时间。在一些情况下，可以施加单个擦除电压来擦除单元，而不执行验证测试。尽管不如具有验证测试的多循环擦除操作那样精确，但是这种类型的擦除操作可以足够精确。在这种情况下，单个擦除脉冲或块的持续时间可以是块与Vsl电压源的通道栅极的距离的递增函数。擦除电压1700具有持续时间w4并且可以用于近块，而擦除电压1710具有更长的持续时间w5并且可以用于远块，以提供期望的均匀擦除深度。

图18A描绘了擦除操作中的Vsl和Vsgs的曲线图，其中Vsl是距离的递增函数，并且Vsgs是固定的。在图18A至图18C中，垂直轴描绘了电压，并且水平轴描绘了从块子集到通道栅极的距离。与图13B中的Vch-Vsgs相当的Vsl-Vsgs被设定为由于Vsl的增加而导致的距离的递增函数，使得远块的擦除深度等于近块的擦除深度。

图18B描绘了擦除操作中的Vsl和Vsgs的曲线图，其中Vsl是固定的，并且Vsgs是距离的递减函数。这是另一种提供Vsl-Vsgs作为距离的递增函数的方法。此处，源极端电压(Vsl)与距离无关。

图18C描绘了擦除操作中的Vsl和Vsgs的曲线图，其中Vsl是距离的递增函数，并且Vsgs是距离的递减函数。这也是另一种提供Vsl-Vsgs作为距离的递增函数的方法。

在图18B和图18C中，Vsgs可以作为距离的函数进行调节。也可以类似地调节Vsgd。较低的Vsgs和/或Vsgd有助于增加进入沟道的空穴电流以及沟道内的空穴产生速率。这有助于更快地为沟道充电并提高擦除速度。

图19描绘了图1A的列控制电路中的感测块51的示例框图。列控制电路可以包括多个感测块，其中每个感测块经由相应的位线对多个存储器单元执行感测，例如读取、编程验证或擦除验证操作。

在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路1950a、1951a、1952a和1953a分别与高速缓存1950c、1951c、1952c和1953c相关联。

在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，感测电路控制器1960可以与该组(例如，十六个)感测电路和锁存器通信。感测电路控制器可以包括预充电电路1961，其向每个感测电路提供用于设置预充电电压的电压。感测电路控制器还可以包括存储器1962和处理器1963。

下文提供了感测电路控制器和感测电路的进一步示例细节。

图20描绘了图1A的列控制电路中的感测块51的另一个示例框图。感测电路控制器2060与包括示例感测电路2050a和2051a的多个感测电路通信。感测电路2050a包括锁存器2050b，其包括跳闸锁存器2026和数据状态锁存器2027。在编程操作期间，数据状态锁存器可以存储识别单元MC1和MC2的分配数据状态的数据，这些单元分别连接到位线2025和2045。如果将数据编程到字线的单元中失败，则可以读取该数据并将其存储在另一个块中，如所讨论的。

感测电路还包括电压钳位2021，诸如晶体管，其在感测节点2022(SEN)处设置预充电电压。感测节点至位线(BL)开关2023选择性地允许感测节点与位线2025通信，例如，感测节点电连接到位线，使得感测节点电压可以衰减。位线2025连接到一个或多个存储器单元，诸如存储器单元MC1。电压钳位2024可以设定位线上的电压，诸如在感测操作期间或在编程电压期间。本地总线LBUS1允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器2050b和电压钳位通信。为了与感测电路2050a通信，感测电路控制器经由线2002向晶体管2004提供电压，以将LBUS1与数据总线DBUS,2003连接。通信可以包括将数据发送到感测电路和/或从感测电路处接收数据。

例如，感测电路控制器可以以例如时间复用的方式与不同的感测电路通信。在一种方法中，线2005可以连接到每个感测电路中的电压钳位。

感测电路2051a包括锁存器2051b，其包括跳闸锁存器2046和数据状态锁存器2047。电压钳位2041可用于在感测节点2042(SEN)处设定预充电电压。感测节点至位线(BL)开关2043选择性地允许感测节点与位线2045通信，并且电压钳位2044可以在位线上设定电压。位线2045连接到一个或多个存储器单元，诸如存储器单元MC2。本地总线LBUS2允许感测电路控制器与感测电路中的部件通信，诸如在一些情况下与锁存器2051b和电压钳位通信。为了与感测电路2051a通信，感测电路控制器经由线2001向晶体管2006提供电压，以将LBUS2与DBUS连接。线2001和2002可以被认为是感测放大器控制线。

示例存储器单元MC1和MC2连接到选定字线WLn。

高速缓存可以与每个感测电路相关联并且连接到DBUS。

在擦除操作期间，跳闸锁存器可以存储由相应存储器单元串的擦除验证测试产生的数据。

图21A描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器2101向字线提供电压并且在块2110的组中选择每个块的栅极。该组可以在平面中并且包括块BLK_0至BLK_8，与图9B一致。行解码器为通道栅极2122提供控制信号，该通道栅极将块连接到行解码器。通常，一次对一个选择的块执行操作，例如编程、读取或擦除。行解码器可以将全局控制线2102连接到本地控制线2103。控制线表示导电路径。在电压源2120的全局控制线上提供电压。电压源可以向连接到全局控制线的开关2121提供电压。控制通道栅极2124(也称为通道晶体管或传输晶体管)，以将电压从电压源2120传递到开关2121。

例如，电压源2120可以在字线(WL)、SGS控制栅极和SGD控制栅极上提供电压。

在块的擦除操作期间，可以在全局控制线上提供0V，该全局控制线连接到待擦除的选择的块的本地字线。可以在全局控制线上提供擦除电压Ver，例如高达20-25V，该全局控制线在一种方法中连接到选择的块的本地源极线，而SGD控制栅极的控制线可以例如浮动。在擦除验证操作期间，可以在连接到选择的块的本地字线的全局控制线上提供验证电压。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

源极线电压源2130经由控制线2132将电压Vsl提供给衬底中的源极线/扩散区域。在一种方法中，源极扩散区2133对于块是共同的。这些块也共享一组位线2142。位线电压源2140向位线提供电压。在一个可能的具体实施中，电压源2120靠近位线电压源。

图21B描绘了在图21A的电路中电压源的通道栅极与用于不同块子集的块之间的距离。距离d0、d1和d2分别表示从通道栅极2124到块的subset0、subset1和subset2的距离。如所提及的，subset0、subset1和subset2分别表示近块子集、中间块子集和远块子集。子集的数量可以是两个或更多个。在该示例中，擦除电压的电压源诸如Vsgs位于该组块的一个端部，使得每个块逐渐远离电压源的通道栅极。其他方法是可能的。例如，参见图21C。

图21C描绘了另一个示例电路中电压源的通道栅极与用于不同块子集的块之间的距离。此处，电压源的通道栅极2124沿着该组块的侧面并且相对于该组块的中间范围。subset3、subset4和subet5分别包括块BLK_0至BLK_1、BLK_2至BLK_6和BLK_7至BLK_8，分别具有到d3、d4和d5的通道栅极的代表性距离。在这个示例中，d4是最短距离，并且d3和d5大致相等，距离更长。基于该较长距离，可以使subset3和subet5的擦除操作更深，以提供与subset4的均匀擦除深度。另选地或除此之外，可以使subset4的擦除操作更浅，以提供具有subset3和subet5的均匀擦除深度。

在一个具体实施中，一种装置包括：存储器单元的多个块；电压源，每个块与该电压源的通道栅极的距离不同；以及控制电路，该控制电路被配置为使用电压源对多个块中的选择的块执行擦除操作，基于选择的块与电压源的距离来执行该擦除操作。

在上述装置的一种方法中，存储器单元排列成串，每个串包括源极端、漏极端、在源极端与漏极端之间延伸的沟道、以及在源极端或漏极端处的选择栅极晶体管；用于执行擦除操作的控制电路被配置为通过偏置选择的块的每个串的选择栅极晶体管来对选择的块的每个串的沟道进行充电，以通过栅致漏极泄漏在沟道中产生空穴；并且为了偏置选择的块的每个串的选择栅极晶体管，控制电路被配置为向选择的块的每个串施加到源极端的源极端电压(例如，Vsl)或者到漏极端的漏极端电压(例如，Vbl)，并且使电压源将选择栅极电压施加到选择的块的每个串的选择栅极晶体管。

在另一具体实施中，一种方法包括：结合存储器单元的选择的块的擦除操作，其中存储器单元布置成串，每个串包括源极端、漏极端、在源极端与漏极端之间延伸的沟道、以及源极端选择栅极晶体管：提供处于导通状态的电压源的通道栅极，以将来自电压源的选择栅极电压传递到每个源极端选择栅极晶体管，同时向每个串的源极端提供源极端电压，其中选择栅极电压是通道栅极与选择的块之间的距离的函数。

在另一具体实施中，一种装置包括：电压源；用于将电压从电压源传递到存储器单元的块的装置，该存储器单元的块被选择进行擦除操作；以及用于使电压源基于块与传递装置的距离提供电压的量值和/或持续时间的装置。

上述装置可以包括例如图1A和图2的存储器设备100的部件。功率控制模块116例如控制在存储器操作期间提供给字线、选择栅极线和位线的功率和电压。此外，上述装置可以包括图20的部件，包括解码器、电压驱动器、开关和通道晶体管。这些装置还可包括图1A和图2中的任何控制电路诸如控制电路110和控制器122。

已出于例证和描述的目的提出本发明的上述详细描述。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (19)

1.一种装置，包括：

存储器单元的多个块，所述存储器单元被布置成串，每个串包括源极端、漏极端、在所述源极端与所述漏极端之间延伸的沟道、以及在所述源极端处的选择栅极晶体管；

第一电压源，所述第一电压源包括通道栅极并提供选择栅极电压；

第二电压源，所述第二电压源提供源极端电压；和

控制电路，所述控制电路被配置为在对所述多个块中的所选择的块的擦除操作中，将所述选择栅极电压连接至所述选择栅极晶体管，并且将所述源极端电压连接至所述源极端，以由栅致漏极泄漏为所选择的块的每个串的所述沟道充电，其中每个选择栅极晶体管具有正的沟道至控制栅极电压，并且所述源极端电压减去所述选择栅极电压的量值基于所选择的块距所述通道栅极的距离的递增函数。

2.根据权利要求1所述的装置，其中：

所述控制电路被配置为通过擦除循环中的步长大小来增加所述源极端电压；并且

所述擦除循环中的所述源极端电压的初始量值基于所述距离的递增函数。

3.根据权利要求1所述的装置，其中：

所述控制电路被配置为通过擦除循环中的步长大小来增加所述源极端电压；并且

所述步长大小是所述距离的递增函数。

4.根据权利要求1所述的装置，其中：

所述源极端电压的持续时间基于所述距离的递增函数。

5.根据权利要求1所述的装置，其中：

所述控制电路被配置为响应于确定温度低于阈值，基于所述距离的递增函数来设定所述源极端电压的持续时间。

6.根据权利要求1所述的装置，其中：

所述存储器单元连接至字线；并且

在所述擦除操作中，所述控制电路被配置为向所述字线施加电压，所述电压基于所述距离的递减函数。

7.根据权利要求1所述的装置，其中：

用于执行所述擦除操作的所述控制电路被配置为在一系列擦除循环中，将所述选择栅极电压连接至所述选择栅极晶体管并将所述源极端电压连接至所述源极端，以及在每个擦除循环中执行验证测试，其中在通过所述验证测试之后，所述控制电路被配置为如果所述距离超过阈值，则向所选择的块提供附加的擦除脉冲。

8.根据权利要求1所述的装置，其中：

对于最靠近所述通道栅极的块，所述量值最低，并且对于最远离所述通道栅极的块，所述量值最高。

9.根据权利要求1所述的装置，其中：

所述源极端电压的量值与所述距离无关。

10.根据权利要求1所述的装置，其中：

所述存储器单元连接至字线；并且

在所述擦除操作中，所述控制电路被配置为当每个串的所述沟道充电时为所述存储器单元设定小于所述选择栅极的控制栅极电压。

11.根据权利要求1所述的装置，其中：

所述控制电路被配置为响应于确定温度高于阈值，基于所述距离的递增函数来设定所述源极端电压的量值。

12.根据权利要求1所述的装置，其中：

所选择的块的每个串的所述源极端包括源极扩散区，所述源极扩散区对于所述多个块是共用的；并且

所述控制电路被配置为在所述多个块中的每个块的擦除操作期间提供所述源极端电压的共同量值和持续时间。

13.一种方法，包括：

与存储器单元的选择的块的擦除操作结合，其中所述存储器单元被布置成串，每个串包括源极端、漏极端、在所述源极端与所述漏极端之间延伸的沟道、以及选择栅极晶体管：

提供处于导通状态的电压源的通道栅极，以将来自所述电压源的选择栅极电压传递到每个选择栅极晶体管，同时向每个串的所述源极端提供源极端电压，其中所述选择栅极电压基于所述通道栅极与所选择的块之间的距离的函数。

14.根据权利要求13所述的方法，其中：

所述选择栅极电压的量值基于所述距离的递减函数。

15.根据权利要求13所述的方法，其中：

所述选择栅极电压的持续时间基于所述距离的递增函数。

16.根据权利要求13所述的方法，其中：

所选择的块在多个块中，所述多个块中的每个块与所述通道栅极的距离不同，所述块在子集中，并且将不同的选择栅极电压交叉引用到每个子集。

17.根据权利要求13所述的方法，其中：

所述源极端电压与所述距离无关。

18.一种装置，包括：

存储器单元的块，所述存储器单元的块被选择以进行擦除操作，所述存储器单元被布置成串，每个串包括源极端、漏极端、在所述源极端与所述漏极端之间延伸的沟道、以及在所述漏极端处的选择栅极晶体管；

用于在所述擦除操作中向所述选择栅极晶体管提供选择栅极电压的构件；以及

用于在所述擦除操作中向所述源极端提供源极端电压的构件，所述源极端电压的持续时间响应于确定温度低于阈值而基于所述块与用于提供所述选择栅极电压的所述构件之间的距离的递增函数，并且所述源极端电压的量值响应于确定所述温度高于阈值而基于所述距离的递增函数。

19.根据权利要求18所述的装置，其中：

所述源极端电压的量值和/或持续时间被设定为使所述块的擦除深度相对于另一块的擦除深度相等，所述另一块具有到用于提供所述选择栅极电压的所述构件的另一距离。

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