CN114927153A - 用于为非易失性存储器改善对于数据保持的功率的读取刷新 - Google Patents

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Abstract

本公开题为“用于为非易失性存储器改善对于数据保持的功率的读取刷新”。本发明提供了一种存储器装置和操作方法。该装置包括存储器单元，该存储器单元各自连接到字线并且被布置在多个块中的一者中，并且被配置为保持对应于数据状态的阈值电压。该存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在该第一读取状况下，字线电压放电，在该第二读取状况下，该字线电压耦合上升到残余电压电平。控制电路确定上电事件，并且基于至少一个数据保持因子以指定间隔针对该多个块中的每一者周期性地将预定刷新读取电压施加该字线持续预定时间段，以响应于确定该上电事件而将该多个块的该存储器单元保持在该第二读取状况。

Description

用于为非易失性存储器改善对于数据保持的功率的读取刷新
技术领域
本申请涉及非易失性存储器装置和非易失性存储器装置的操作。
背景技术
本节段提供与本公开相关联的技术相关的背景信息，并且由此不一定为现有技术。
半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
存储器设备包括存储器单元，这些存储器单元可被布置成串，例如，其中选择栅极晶体管设置在串的末端以选择性地将串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
发明内容
本节段提供了本公开的一般概述，并且不是其全部范围或其所有特征和优点的全面公开。
本公开的目的是提供解决和克服上述缺点的存储器装置和操作该存储器装置的方法。
因此，本公开的一个方面是提供一种包括多个存储器单元的装置。该多个存储器单元中的每一者连接到多个字线中的一者并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压。该多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在该第一读取状况下，该多个字线的字线电压放电，在该第二读取状况下，该多个字线的该字线电压耦合上升到残余电压电平。控制电路耦合到该多个字线并被配置为确定其中该多个存储器单元处于该第一读取状况的该装置的上电事件。该控制电路附加地被配置为基于至少一个数据保持因子以多个指定间隔中的一者针对该多个块中的每一者周期性地将预定刷新读取电压施加到该多个字线中的选定一者持续预定时间段，以响应于确定该装置的该上电事件而该将多个块的该多个存储器单元保持在该第二读取状况。
根据本公开的另一个方面，控制器与包括多个存储器单元的存储器装置通信。该多个存储器单元中的每一者连接到多个字线中的一者并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压。该多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在该第一读取状况下，该多个字线的字线电压放电，在该第二读取状况下，该多个字线的该字线电压耦合上升到残余电压电平。该控制器被配置为确定其中该多个存储器单元处于该第一读取状况的该存储器装置的上电事件。该控制器还被配置为指该示存储器装置基于至少一个数据保持因子以多个指定间隔中的一者针对该多个块中的每一者周期性地将预定刷新读取电压施加到该多个字线中的选定一者持续预定时间段，以响应于确定该存储器装置的该上电事件而该将多个块的该多个存储器单元保持在该第二读取状况。
根据本公开的附加方面，提供了一种操作存储器装置的方法。该存储器装置包括多个存储器单元。该多个存储器单元中的每一者连接到多个字线中的一者并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压。该多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在该第一读取状况下，该多个字线的字线电压放电，在该第二读取状况下，该多个字线的该字线电压耦合上升到残余电压电平。该方法包括以下步骤：确定其中该多个存储器单元处于该第一读取状况的该存储器装置的上电事件。该方法继续以下步骤：基于至少一个数据保持因子以多个指定间隔中的一者针对该多个块中的每一者周期性地将预定刷新读取电压施加到该多个字线中的选定一者持续预定时间段，以响应于确定该存储器装置的该上电事件而该将多个块的该多个存储器单元保持在该第二读取状况。
根据本文提供的描述，另外的适用领域将变得显而易见。本发明内容中的描述和具体示例仅旨在用于例证的目的，并非旨在限制本发明的范围。
附图说明
本文所述的附图仅用于所选实施方案的例示性目的，而不是所有可能的具体实施，并且不旨在限制本公开的范围。
图1A是根据本公开的各方面的示例性存储器装置或设备的框图；
图1B描绘了根据本公开的各方面的示例性存储器单元；
图1C描绘了根据本公开的各方面的图1A的温度感测电路的示例；
图2是示例性存储器设备的框图，其描绘了根据本公开的各方面的控制器的附加细节；
图3是根据本公开的各方面的包括图1的存储器结构的示例性3D配置中的一组块的存储器设备的透视图；
图4描绘了根据本公开的各方面的图3的块中的一者的一部分的示例性剖视图；
图5描绘了根据本公开的各方面的图4的堆叠中的存储器孔/柱直径的曲线图；
图6描绘了根据本公开的各方面的图4的堆叠的区的近距离视图；
图7A描绘了根据本公开的各方面的与图4一致的3D配置中的子块中的NAND串的示例性视图；
图7B描绘了根据本公开的各方面的与图4一致的一组示例性块中的字线和SGD层；
图8A描绘了根据本公开的各方面的存储器单元的示例性阈值电压(Vth)分布，其中与第二读取状况相比，在第一读取状况下使用八个数据状态；
图8B描绘了根据本公开的各方面的图8A的Vth分布的数据的下部页、中部页和上部页的示例性位序列以及相关联读取电压；
图9描绘了根据本公开的各方面的示例性编程操作的波形；
图10A描绘了根据本公开的各方面的编程操作中的示例性波形的曲线图，示出了字线电压的耦合上升；
图10B描绘了根据本公开的各方面的对应于图10的沟道电压(Vch)的曲线图；
图10C描绘了根据本公开的各方面的读取操作中的示例性波形的曲线图，示出了字线电压的耦合上升；
图10D描绘了根据本公开的各方面的对应于图10C的沟道电压(Vch)的曲线图；
图10E描绘了根据本公开的各方面的图10C的波形，示出了字线的耦合上升电压的衰减；
图10F描绘了根据本公开的各方面的与图10E一致的沟道电压的曲线图；
图10G描绘了根据本公开的各方面的与图10E和图10F一致的连接到耦合上升字线的存储器单元的Vth的曲线图；
图11A描绘了根据本公开的各方面的存储器单元上的控制栅极电压和沟道电压，当控制栅极电压在感测操作中减少时，该存储器单元充当电容器；
图11B描绘了根据本公开的各方面的存储器单元的一部分，示出了在弱编程期间到电荷俘获区中的电子注入；
图12示出了根据本公开的各方面的刷新频率和温度查找表，该刷新频率和温度查找表包括多个指定间隔，每个指定间隔对应于管芯温度的多个量值中的一者；
图13A和图13B示出了根据本公开的各方面的跨越阈值窗口的多个存储器单元中的每一者的可能阈值电压，其中多个存储器单元中的每一者可被配置为存储多个位；
图14示出了根据本公开的各方面的在检查数据保持之前和之后的第十四数据状态和第十五数据状态的阈值电压的分布；
图15示出了根据本公开的各方面的操作存储器装置的方法的步骤；
图16A至图16B示出了根据本公开的各方面的在存在或不存在针对示例性存储器装置的刷新或虚设读取的情况下，针对变化的数据保持时间段的扇区故障率(SFR)与失效位计数(FBC)/扇区；
图17示出了根据本公开的各方面的在存在和不存在刷新或虚设读取的情况下，关于2000个写入/擦除周期的80小时数据保持85摄氏度烘烤之后的示例性存储器装置的阈值电压分布；
图18示出了根据本公开的各方面的示例性存储器装置的关于刷新读取的数据保持的阈值电压裕度改善；并且
图19示出了根据本公开的各方面的在存在和不存在刷新或虚设读取的情况下，关于各种写入/擦除周期的80小时数据保持85摄氏度烘烤之后的示例性存储器装置的阈值电压分布。
为了有助于理解，在可能的情况下，使用相同的参考标号来表示附图中共有的相同元件。可以设想是，在一个实施方案中公开的元件可以有利地用于其他实施方案而无需具体叙述。
具体实施方式
在以下描述中，阐述了细节以提供对本公开的理解。在一些情况下，尚未详细描述或示出某些电路、结构和技术，以免模糊本公开。
一般来讲，本公开涉及非常适用于许多应用的类型的非易失性存储器装置。将结合一个或多个示例实施方案来描述本公开的非易失性存储器装置和相关联的操作方法。然而，所公开的具体示例实施方案仅仅是为了清楚地描述本发明的概念、特征、优点和目的，以允许本领域的技术人员理解和实践本公开。具体地，提供了示例实施方案，使得本公开将为全面的，并且将向本领域的技术人员完全传达该范围。阐述了许多具体细节，诸如具体部件、设备和方法的示例，以提供对本公开的实施方案的透彻理解。对于本领域的技术人员将显而易见的是，不需要采用具体细节，示例实施方案可以多种不同形式体现，并且均不应理解为限制本公开的范围。在一些示例实施方案中，没有详细描述众所周知的过程、众所周知的设备结构和众所周知的技术。
在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在位于连接到位线的NAND串的漏极侧上的一个或多个漏极侧SG晶体管(SGD晶体管)与位于连接到源极线的NAND串的源极侧上的一个或多个源极侧SG晶体管(SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。
存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道梯度的逐渐过渡。
在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线WL1进行编程，直到编程完成等。编程遍对可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图9中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。
还可以根据子块编程顺序对存储器单元进行编程，其中在对另一子块中的存储器单元进行编程之前，对一个子块或块的一部分中的存储器单元进行编程。
每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，该三种更高的数据状态被称为A、B和C数据状态。在每单元三位的存储器设备中，存在八个数据状态，包括擦除状态和七个更高的数据状态，该七个更高的数据状态被称为A、B、C、D、E、F和G数据状态(参见图8A)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。这些数据状态可被称为S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14和S15数据状态，其中S0为擦除状态。
在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。
然而，已经观察到，存储器单元的Vth可取决于何时发生读取操作而变化。例如，当发生读取操作时，Vth可在存储器单元中取决于字线的耦合上升状态而变化。可限定其中字线不耦合上升的“第一读取”状况，并且可限定其中字线耦合上升的“第二读取”状况。
在存储器设备中的上电事件之后，存储器单元可处于第一读取状况。当存储器设备上电以供使用时，可发生检查坏块的操作。该操作涉及向字线施加0V或其他低电压。因此，字线电压的任何耦合上升都被放电。
当字线电压被设置为低电平时，字线也可在块中放电。这可在块不活动而在另一个块中执行操作时发生。由于字线随时间推移而放电，因此在最后感测操作之后经过显著量的时间之后，单元也可处于第一读取状况。字线的耦合上升由于无意中的编程或擦除而导致单元中的Vth偏移。由于字线在处于第一读取状况时没有显著地耦合上升，因此不会发生该Vth。
当在上次感测操作之后不久(例如，几秒或几分钟)发生读取时，单元可处于第二读取状况。由于字线在处于第二读取状况时相对较强地耦合上升，因此由于字线电压而存在对单元的编程或擦除，以及存在Vth的对应偏移。具体地讲，具有耦合上升电压的字线可导致对具有相对较低Vth(低于耦合上升电压)的单元(例如，处于较低编程数据状态的单元)的弱编程，从而导致这些单元的Vth上移。另外，可存在对具有相对较高Vth(高于耦合上升电压)的单元(例如，处于较高编程数据状态的单元)的弱擦除，从而导致这些单元的Vth下移。
随着字线放电，单元随着时间(例如，一小时)推移逐渐从第二读取状况过渡到第一读取状况。
字线电压的耦合上升是由感测操作的电压引起的，诸如与编程操作结合发生的验证操作，或在编程操作完成之后发生的读取操作。单元的感测涉及将感测电压(例如，读取/验证电压)施加到选定字线。同时，读取通过电压被施加到未选定字线并且然后阶梯式下降。由于电容耦合，该降压暂时降低了沟道电压。当沟道电压增加回到其标称电平时，这也由于电容耦合而导致字线电压的增加或耦合上升。对于处于较低数据状态的单元，随着被俘获在单元的电荷俘获材料中的电子被去俘获并返回到沟道，Vth逐渐减少。对于处于较高数据状态的单元，随着电子从沟道移除，Vth逐渐增大。参见图8A。本文提供的技术解决了上述及其他问题。
图1A是示例性存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读取/写入电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块51、52.....53(感测电路)并允许并行读取或编程一页存储器单元。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读取/写入电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。状态机可包括时钟112a以确定自上次感测操作以来过去的时间，如下面进一步讨论的。可为例如读取电压组提供存储区113，如下文进一步所述。一般来讲，存储区可存储操作参数和软件/代码。例如，定时器113a还可用于确定到字线的预定刷新读取电压脉冲的时序(下面更详细描述的)。还可提供温度传感器115。
在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。
片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线和位线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。在一种方法中，感测块可包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。
在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52.....53、读取/写入电路128、控制器122等中的任何一者或者其组合。
片外控制器122(其在一个实施方案中为电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。
还可提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。
存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并且将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。
半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。
该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。
NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。
位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。
在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。
以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。
通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。
2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。
图1B描绘了示例性存储器单元200。存储器单元包括接收字线电压Vwl、电压Vd的漏极、电压Vs的源极和电压Vch的沟道的控制栅极CG。
图1C描绘了图1A的温度感测电路115的示例。电路包括pMOSFET131a、131b和134、双极型晶体管133a和133b以及电阻器R1、R2和R3。I1、I2和I3表示电流。Voutput为提供给模数(ADC)转换器129的基于温度的输出电压。Vbg为与温度无关的电压。电压电平生成电路135使用Vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。
ADC将Voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(VTemp)输出至处理器。这是指示存储器设备的温度的数据。在一种方法中，ROM熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储器设备中的基于温度的参数。
通过跨晶体管131b加上基极-发射极电压(Vbe)以及跨电阻器R2加上电压降来获得Vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子N)。PMOS晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流I1和I2基本上相等。我们使Vbg＝Vbe+R2×I2和I1＝Ve/R1，使得I2＝Ve/R1。因此，Vbg＝Vbe+R2×kT ln(N)/R1×q，其中T为温度，k为玻尔兹曼常数，并且q为电荷的单位。晶体管134的源极连接至供电电压Vdd，并且晶体管的漏极和电阻器R3之间的节点是输出电压Voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。
图2是示例性存储器设备100的框图，描绘了控制器122的附加细节。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了本文描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
控制器122与非易失性存储器管芯108之间的接口可为任何合适的闪存接口。在一个实施方案中，存储器设备100可为基于卡的系统，诸如安全数字(SD)卡或微型安全数字(微SD)卡。在另选的实施方案中，存储器系统可为嵌入式存储器系统的一部分。例如，闪存存储器可以嵌入主机内，诸如以安装在个人计算机中的固态盘(SSD)驱动的形式。
在一些实施方案中，存储器设备100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。
控制器122包括与主机交互的前端模块208、与一个或多个非易失性存储器管芯108交互的后端模块210以及执行现在将详细描述的功能的各种其他模块。
该控制器的部件可采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能的特定功能的处理器(例如，微处理器)或处理电路执行的程序代码(例如，软件或固件)的一部分、或者与较大系统交互的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，从而使控制器执行本文所述的功能。图2中描绘的架构是可以(或可以不)使用图1A中描绘的控制器122的部件(例如RAM、ROM、处理器、接口)的一个示例性具体实施。
控制器122可包括修复电路212，其用于修复存储器单元或存储器块。该修复可以包括刷新其当前位置的数据或者将数据重新编程为新的字线或块作为执行不稳定字线维护的一部分，如下所述。
再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区，并且控制控制器122的内部总线仲裁。RAM可包括DRAM和/或SRAM。DRAM或动态随机存取存储器是一种半导体存储器的形式，其中该存储器以电荷的形式存储。DRAM中的每个存储器单元由晶体管和电容器制成。数据存储在电容器中。电容器由于泄漏而释放电荷，因此DRAM是易失性设备。要将数据保存在存储器中，必须定期刷新设备。相比之下，只要供电，SRAM或静态随机存取存储器就会保留一个值。
只读存储器(ROM)218存储系统引导代码。虽然图2所示为与控制器分开定位，但在其他实施方案中，RAM 216和ROM 218中的一者或两者可位于控制器内。在又其他实施方案中，RAM和ROM的部分可位于控制器122内和控制器之外。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于隔开的半导体管芯上。
前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口(PHY)222。可取决于所使用的存储器的类型来选择主机接口220的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe以及NVMe。主机接口220通常便于数据、控制信号和定时信号的传送。
后端模块210包括纠错控制器(ECC)引擎224，该ECC引擎对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和纠错。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可用作写入存储器设备100中的数据的附加级的完整性保护。在一些情况下，RAID模块228可为ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在现有的管芯内添加，例如，作为额外的平面、额外的块或块内的额外字线。存储器接口230将命令序列提供给非易失性存储器管芯108，并且从该非易失性存储器管芯接收状态信息。闪存控制层232控制后端模块210的整体操作。
存储器设备100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的损耗均衡。存储器系统还包括其他分立部件240，诸如外部电气接口、外部RAM、电阻器、电容器或可与控制器122进行交互的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲区管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。
闪存转换层(FTL)或媒体管理层(MML)238可被集成为可处理闪存错误并与主机交互的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地讲，MML 238可包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的存储器结构126(例如，闪存存储器)的写入。可能需要MML 238，因为：1)闪存存储器可能具有有限的耐久性；2)该闪存存储器可以只写入多个页面；并且/或者3)除非将闪存存储器作为块擦除，否则可以不写入该闪存存储器。MML 238理解闪存存储器的这些潜在限制，这些限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为向闪存存储器的写入。可使用MML 238来识别和记录不稳定位。该不稳定位的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。
控制器122可与一个或多个存储器管芯108进行交互。在一个实施方案中，控制器和多个存储器管芯(一起包括存储器设备100)实施固态驱动器(SSD)，其可模拟、替换或代替主机内的硬盘驱动器，作为附网存储(NAS)设备等。另外，SSD不需要用作硬盘驱动器。
图3是存储器设备600的透视图，该存储器设备包括图1A的存储器结构126的示例性3D配置中的一组块。在基板上的为存储器单元(存储元件)的示例块BLK0、BLK1、BLK2和BLK3，以及具有供块使用的电路的外围区域604。例如，电路可包括可连接到块的控制栅极层的电压驱动器605。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板601还可承载块下方的电路，连同一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域602中。在存储器设备的上部区域603中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。
图4描绘了图3的块中的一者的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠616。在该示例中，除了数据字线层(或字线)WLL0至WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层(或字线)WLD1、WLD2、WLD3和WLD4。介电层被标记为DL0至DL19。此外，描绘了堆叠的包括NAND串NS1和NS2的区域。每个NAND串涵盖存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图6中更详细地示出了堆叠的区域622。
该堆叠包括基板611。在一种方法中，源极线SL的一部分包括基板中的n型源极扩散层611a，该n型源极扩散层与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。
NS1在堆叠的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。局部互连件(诸如局部互连件617)可跨堆叠周期性地设置。局部互连件可以是延伸通过堆叠的金属填充的狭缝，诸如以便将源极线/基板连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。局部互连件包括绝缘区617b内的导电区617a(例如，金属)。还描绘了位线BL0的一部分。导电通孔621将NS1的漏极端615连接到BL0。
在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。
在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压源的水平路径。
作为示例，该示例包括每个串中的两个SGD晶体管、两个漏极侧虚设存储器单元、两个源极侧虚设存储器单元和两个SGS晶体管。一般来讲，虚设存储器单元的使用是任选的并且可提供一个或多个虚设存储器单元。另外，可在存储器串中提供一个或多个SGD晶体管和一个或多个SGS晶体管。
可提供绝缘区620以将SGD层的部分彼此分开，以便对于每子块提供一个独立驱动SGD线。在该示例中，字线层对于两个相邻子块是共用的。还参见图7B。在另一个可能的具体实施中，绝缘区620向下延伸到基板以分离字线层。在这种情况下，字线层在每个子块中是分离的。然而，在任一种情况下，块的字线层可在它们的端部处彼此接合，使得它们在块内被共同驱动，如图7B所描绘。
图5描绘了图4的堆叠中的存储器孔/柱直径的曲线图。竖直轴线与图4的堆叠对准，并且描绘了由存储器孔618和619中的材料形成的柱的宽度(wMH)，例如直径。在此类存储器设备中，蚀刻穿过堆叠的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔和所得的柱宽度可沿孔的长度变化。通常，直径从存储器孔的顶部到底部逐渐变小(实线)。也就是说，存储器孔为锥形的，在堆叠的底部变窄。在一些情况下，在选择栅极附近的孔的顶部处出现略微变窄，使得存储器孔的直径在从其顶部到底部逐渐变小之前略微变宽(长虚线)。例如，在该示例中，存储器孔宽度在堆叠中的WL9的层级处最大。存储器孔宽度在WL10的层级处略小，并且在WL8至WL0的层级处逐渐变小。
由于存储器孔和所得柱的直径的不均匀性，存储器单元的编程和擦除速度可基于它们沿存储器孔的位置而变化。在存储器孔的底部具有相对较小的直径的情况下，跨隧道氧化物的电场相对较强，使得与存储器孔的相对较小直径部分相邻的字线中的存储器单元的编程和擦除速度较高。因此，字线耦合上升和放电的量相对大于与存储器孔的相对较大直径部分相邻的字线中的存储器单元的量。
在由短虚线表示的另一种可能的具体实施中，堆叠被制造成两层。底层最先形成有相应的存储器孔。然后，顶层形成有相应的存储器孔，该存储器孔与底层中的存储器孔对准。每个存储器孔为锥形的，使得形成双锥形存储器孔，其中宽度增加，然后再次减小和增加，从堆叠的底部移动到顶部。
图6描绘了图4的堆叠的区域622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。在该示例中，SGD晶体管680和681设置在虚设存储器单元682和683以及数据存储器单元MC上方。可沿存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱699或列可包括电荷俘获层663或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层664(隧道氧化物)、沟道665(例如，包括多晶硅)和介电核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加(例如，随着电荷量的增加而增加)。在擦除操作期间，电子返回到沟道。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
图7A描绘了与图4一致的3D配置中的子块中的NAND串的示例视图。描绘了示例存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。SB0包括NAND串700n、701n、702n和703n。SB1包括NAND串710n、711n、712n和713n。SB2包括NAND串720n、721n、722n和723n。SB3包括NAND串730n、731n、732n和733n。位线连接到NAND串的组。例如，位线BL0连接到NAND串700n、710n、720n和730n，位线BL1连接到NAND串701n、711n、721n和731n，位线BL2连接到NAND串702n、712n、722n和732n，并且位线BL3连接到NAND串703n、713n、723n和733n。感测电路可连接到每个位线。例如，感测电路400、400a、400b和400c分别连接到位线BL0、BL1、BL2和BL3。NAND串是从基板向上延伸的竖直存储器串(例如，竖直串)的示例。
可以对一个字线中的选定的单元和一次一个子块进行编程和读取。这允许每个选定的单元由相应的位线和/或源极线控制。例如，SB0中的存储器单元的示例组795连接到WLL4。类似地，组796、797和798包括SB1、SB2和SB3中的数据存储器单元连接到WLL4。
图7B描绘了与图4一致的一组示例性块中的字线和SGD层。描绘了块BLK0、BLK1、BLK2和BLK3。描绘了每个块中的字线层(WLL)连同示例性SGD线。在每个子块中提供一个SGD线。BLK0包括子块SB0、SB1、SB2和SB3。每个圆圈表示存储器孔或串。子块在x方向上是细长的并且在实践中包含数千个存储器串。另外，超出所描述的那些之外的许多的更多块在基板上布置成行。字线层和SGD/SGS层可从行解码器799接收电压。
图8A描绘了存储器单元的示例性Vth分布，其中与第二读取状况相比，在第一读取状况下使用八个数据状态。八个数据状态仅是示例，因为可使用其他数量，诸如四个、十六个或更多个。对于Er、A、B、C、D、E、F和G状态，我们在第二读取状况下分别具有Vth分布820、821、822、823、824、825、826和827，并且在第一读取状况下分别具有Vth分布820a、821a、822a、823a、824a、825a、826a和827a。针对A、B、C、D、E、F和G状态，我们分别具有编程验证电压VvA、VvB、VvC、VvD、VvE、VvF和VvG。还在第二读取状况下分别描绘了读取电压VrAH、VrBH、VrCH、VrDH、VrEL、VrFL和VrGL，以及在第一读取状况下分别描绘了读取电压VrAL、VrBL、VrCL、VrDL、VrEH、VrFH和VrGH。还分别描绘了位111、110、100、000、010、011、001和101的示例性编码。位格式为：UP/MP/LP。在擦除操作期间使用擦除验证电压VvEr。
该示例指示当数据状态相对较低或较高时，与数据状态在中间范围时相比，与第二读取状况相比的第一读取状况的Vth分布的偏移相对较大。对于逐渐降低或升高的数据状态，偏移可逐渐增大。在一个示例中，在第一读取状况下，VrAL、VrBL、VrCL和VrDL的读取电压分别对于A、B、C和D的相对较低状态是最佳的，并且VrEH、VrFH和VrGH的读取电压分别对于E、F和G的相对较高状态是最佳的。类似地，在第二读取状况下，VrAH、VrBH、VrCH和VrDH的读取电压分别对于A、B、C和D的相对较低状态是最佳的，并且VrEL、VrFL和VrGL的读取电压分别对于E、F和G的相对较高状态是最佳的。因此，在一种可能的具体实施中，对于较低状态，每个状态的两个读取电压中的较低一者在第一读取状况下是最佳的，并且对于较高状态，每个状态的两个读取电压中的较高一者在第一读取状况下是最佳的。
最佳读取电压通常在相邻数据状态的Vth分布之间的中间。因此，当Vth分布偏移时，最佳读取电压偏移。
当自上次编程或读取操作以来存在长延迟时，可发生第一读取状况。示例性序列为：对块进行编程，等待一小时，然后读取块。当存在掉电/上电时，也可发生第一读取状况。示例性序列是：对块进行编程，掉电/上电，然后读取该块。当存在其他块的编程或读取时，也可发生第一读取状况。示例性序列是：对一个块进行编程，对另一个块进行编程，然后读取该一个块。
图8B描绘了数据的下部页、中部页和上部页的示例性位序列以及相关联的读取电压。在这种情况下，存储器单元各自以八个数据状态中的一者存储三位数据。描绘了每个状态的示例位分配。下部位、中间位或上部位可以分别表示下部页、中间页或上部页的数据。除了擦除状态Er之外，还使用七个编程数据状态A、B、C、D、E、F和G。利用这些位序列，可通过使用VrA和VrE的读取电压(例如，控制栅极或字线电压)读取存储器单元来确定下页的数据。如果Vth<＝VrA或Vth>VrE，则下部页(LP)位＝1。如果VrA<Vth<＝VrE，则LP＝0。一般来讲，在施加读取电压时，存储器单元可由感测电路感测。如果存储器单元在感测时间处于导电状态，则其阈值电压(Vth)小于读取电压。如果存储器单元处于非导电状态，则其Vth大于读取电压。
用于读取数据页的读取电压通过在针对每种状态的编码位(代码字)中，从0到1或从1到0的过渡来确定。例如，LP位在Er和A之间从1过渡到0，并且在D和E之间从0过渡到1。因此，LP的读取电压为VrA和VrE。
可通过使用读取电压VrB、VrD和VrF读取存储器单元来确定中间页的数据。如果Vth<＝VrB或VrD<Vth<＝VrF，则中间页(MP)位＝1。如果VrB<Vth<＝VrD或Vth>VrF，则MP＝0。例如，MP位在A和B之间从1过渡到0，在C和D之间从0过渡到1，并且在E和F之间从1过渡到0。因此，MP的读取电压为VrB、VrD和VrF。
可以通过使用VrC和VrG的读取电压读取存储器单元来确定上页的数据。如果Vth<＝VrC或Vth>VrG，则上部页(UP)位＝1。如果VrC<Vth<＝VrG，则UP＝0。例如，UP位在B和C之间从1过渡到0，并且在F和G之间从0过渡到1。因此，UP的读取电压为VrC和VrG。读取电压被描绘为VrA、VrB、VrC、VrD、VrE、VrF和VrG，其中这些中的每一者可表示第一读取值或第二读取值，以最佳值为准。
图9描绘了示例性编程操作的波形。水平轴线描绘了编程循环(PL)编号，并且竖直轴线描绘了控制栅极或字线电压。一般来讲，编程操作可以涉及将脉冲串施加到选定的字线，其中脉冲串包括多个编程循环或编程-验证迭代。编程-验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一个或多个验证电压。
在一种方法中，每个编程电压包括两个步骤。另外，在该示例中使用递增步长脉冲编程(ISPP)，其中编程电压在每个连续编程循环中使用固定或变化的步长逐步增大。该示例在其中编程已完成的单个编程阶段中使用ISPP。也可以在多阶段操作的每个编程阶段中使用ISPP。
波形900包括一系列编程电压901、902、903、904、905....906，这些编程电压被施加到被选择用于编程的字线以及相关联的一组非易失性存储器单元。作为示例，基于被验证的目标数据状态，可在每个编程电压之后提供一个或多个验证电压。可将0V施加到在编程电压与验证电压之间的所选择的字线。例如，可在编程电压901和902中的每一者之后分别施加VvA和VvB的A状态验证电压和B状态验证电压(波形910)。可在编程电压903和904中的每一者之后施加A状态验证电压VvA、B状态验证电压VvB和C状态验证电压VvC(波形911)。在若干附加编程循环(未示出)之后，可在最终编程电压906之后施加VvE、VvF和VvG的E状态验证电压、F状态验证电压和G状态验证电压(波形912)。
图10A描绘了编程操作中的示例性波形的曲线图，示出了字线电压的耦合上升。所示的时间段代表一个程序验证迭代。横轴表示时间，并且纵轴表示字线电压Vwl。编程电压1000从t0至t4被施加到选定字线并达到Vpgm的量值。编程电压可以暂时暂停在中间电平，诸如Vpass，以避免单次大的转换，这可能具有不希望的耦合效应。通过电压1005从t0至t19施加到未选定字线，并且达到Vpass的量值，该量值足够高以提供处于导电状态的单元，从而可以对选定字线的单元进行感测(例如，验证)操作。通过电压包括增加部分、例如在Vpass处的固定幅度部分和降低部分。任选地，通过电压可以相对于编程电压更快地增加，从而在t0之前达到Vpass。
验证电压1010被施加到选定字线。在该示例中，一个接一个地施加所有七个验证电压。在该示例中使用了八级存储器设备。分别在t8、t9、t10、t11、t12、t13和t14施加VvA、VvB、VvC、VvD、VvE、VvF和VvG的验证电压。感测电路可以在每个验证电压期间被激活。从t15至t16，波形从VvG减少至0V或其他稳态电平。
对于未选定的字线，Vpass的降低将导致单元从导电状态转换到非导电状态。具体地讲，当Vpass降到低于截止电平Vcutoff(t18处的点线)以下时，单元的沟道将被截止，例如，单元将变为非导电。当单元变为非导电时，它充当电容器，其中控制栅极为一个板，而沟道为另一个板。当Vcg<Vcutoff或Vcg<(Vth+Vsl)时，单元变为非导电，其中Vcg是单元的控制栅极电压(字线电压)，Vth是单元的阈值电压，而Vsl是源极线电压，源极线电压又大约为单元的源极端子的电压。对于处于最高编程状态(例如，G状态)的单元，Vth可以低至VvG(或由于后编程电荷损失而降低)，并且高至在图8A中的Vth分布827或827a中的G状态的上尾部处的Vth。因此，Vcutoff可以低至VvG+Vsl，也可以高至G状态上尾部+Vsl的Vth。随着通过电压1005从Vcutoff降低至0V，沟道电容性地耦合下降类似的量，如图10B中的曲线1015表示。
当Vsl较大时，沟道截止时的电压摆幅将较大。然而，由于Vch＝Vsl，Vch的最小下耦合电平将基本上独立于Vsl。例如，当Vsl＝1V时，字线电压中的6V摆幅(例如，Vcutoff＝6V)将导致与当Vsl＝0V时字线电压中的5V摆幅(例如，Vcutoff＝5V)大约相同的最小下耦合电平Vch。
曲线1012表示从t19至t20的字线电压的耦合上升。耦合上升被描绘为相对快速地发生，但这未按比例绘制。实际上，例如从t5至t19的验证操作可能消耗大约100微秒，而字线的耦合上升可能显著更长，在毫秒范围内，诸如10毫秒。
图10B描绘了对应于图10A的沟道电压(Vch)的曲线图。对于未选定存储器串(不具有在当前编程循环中被编程的单元的串)，Vch将在例如从t0至t4的编程电压期间被升压到诸如8V(未示出)的电平。这种升压是通过提供处于非导电状态的未选定串的SGD和SGS晶体管以使Vch浮动来实现的。当Vpass和Vpgm被施加到字线时，由于电容耦合，Vch耦合得更高。对于选定的存储器串(具有在当前编程循环中被编程的单元的串)，Vch通常接地，如在编程电压期间所示。
在验证电压期间，例如，对于选定的存储器串，Vch最初可以为大约1V。对于选定的存储器串的沟道，Vch与Vsl大约相同。Vsl基于所使用的感测的类型来设定。示例包括：负感测，其中Vsl为大约1V；以及正感测，其中Vsl为大约0V，并且使用负字线电压。无论Vsl的电平或所使用的感测类型如何，本文描述的技术都适用。
沟道从t18至t19电容性地耦合下降到最小电平，然后从t19至t20开始回到其例如0V的最终电平。如果字线的电压在t19处被允许开始浮动，则电压(曲线1012)通过Vch的增大而电容性地耦合得更高。字线的电压浮动到Vwl_coupled_up的峰值电平，从而达到第二读取状况。例如，Vcutoff可以是6V，使得耦合到沟道的字线电压有6V的变化，例如6-0V。例如，在Vch的初始值为1V且耦合比为90％的情况下，最小Vch可以是大约1-6×0.9＝-4.4V。因此，耦合到单元的字线(例如，控制栅极)的Vch中存在4.4V的增加。Vwl_coupled_up可以是大约4.4×0.9＝4V。通过从字线驱动器断开字线来浮动字线的电压。
图10C描绘了读取操作中的示例性波形的曲线图，示出了字线电压的耦合上升。读取操作类似于验证操作，因为两者都是感测操作，并且都可以提供字线电压的耦合上升。横轴表示时间，并且纵轴表示字线电压Vwl。通过电压1115、1116和1117分别从t0至t3、从t4至t8和从t9至t12施加到未选定字线，并且具有Vpass的量值。通过电压包括增加部分、在Vpass处的部分和降低部分。与图8A和图8B一致，读取电压包括分别用于下部页、中部页和上部页中的每一页的单独波形1120(处于VrAH和VrEL的电平)、1121(处于VrBH、VrDH和VrFL的电平)和1122(处于VrCH和VrGL的电平)。作为示例，读取电压针对第二读取条件被优化，并且被施加到选定的字线。在该示例中使用了八级存储器设备。
对于未选定的字线，Vpass的降低将导致单元从导电状态转换到非导电状态，如所讨论的。t13处的点线指示G状态单元何时变为非导电。随着通过电压1117从Vcutoff减小到0V，沟道电容性地耦合下降类似的量，如图10D中的曲线1035表示。随着t14之后沟道电压的增加，字线电压浮动并被更高地耦合到Vwl_coupled_up。
图10D描绘了对应于图10C的沟道电压(Vch)的曲线图。沟道从t13至t14电容性地耦合下降到Vch_min的最小电平，并且然后从t14至t15开始回到其例如0V的最终电平。如果允许字线电压在t14处开始浮动，则电压(曲线1032)通过Vch的增大(曲线1035)而电容性地耦合得更高。字线的电压浮动到Vwl_coupled_up的峰值电平，如所讨论的那样。
图10E描绘了图10C的波形，示出了字线的耦合上升电压的衰减。时间标度不同于图10A至图10D中的时间标度，并且表示较长时间段(诸如一个或多个小时)。曲线1123描绘了在时间段t041中的读取电压(对应于图10C中的波形1120-1122)。曲线1123a描绘了通过电压(对应于图10C中的波形1115-1117)。曲线1125描绘了由于耦合(在时间段t1-t2中)而导致的VWL到耦合上升电平(Vwl_coupled_up)的增加，之后是VWL在时间段t2-t3中的衰减。通常，与衰变的时间段相比，Vwl的增加相对快速地发生。
图10F描绘了与图10E一致的沟道电压的曲线图。在减少之后是时间段t1-t2中的增加(曲线1126)。Vch从t2至t3为约0V(曲线1127)。
图10G描绘了与图10E和图10F一致的连接到耦合上升字线的存储器单元的Vth的曲线图。对于处于示例性数据状态(诸如A状态)的单元，Vth从t0至t1处于初始电平Vth_initial。这表示第一读取状况。Vth由于与Vch的增加同时发生的耦合而从t1至t2(曲线1128)增加到Vth_coupled_up的峰值电平。这表示第二读取状况。然后Vth从t1至t3逐渐减小回到Vth_initial。
图11A描绘了存储器单元上的控制栅极电压和沟道电压，当控制栅极电压在感测操作中减少时，该存储器单元充当电容器。第一读取问题是由3D中的字线平面或层的堆叠引起的，其中存储器单元的沟道浮动并且不耦合到基板，诸如2D闪存NAND架构中那样。氧化物-氮化物-氧化物(ONO)层中的字线耦合和电子俘获是第一读取问题的来源。
如所讨论的，在读取/验证操作之后，当施加在字线上的读取通过电压(Vpass)斜降时，例如Vth为5V的G状态单元在Vpass减小至5V时切断沟道。然后，当Vpass进一步减小至Vss时，浮动沟道电势被下推至负值。接下来，在读取操作完成之后，通过吸引正电荷，上面所示的沟道中的负电压(约-4.5V)增加。由于数据字线是浮动的，对沟道充电所需的孔的量相对较小，因此选定字线和未选定字线可快速耦合上升到约4V(假设耦合比为90％)。字线上的电势保持在约4V持续一段时间。这将电子吸引和俘获在隧道ONO层中，并且分别导致较低数据状态或较高数据状态的Vth上移或下移。由于字线耦合到浮动沟道电势，字线电压因此在读取操作之后上升到约4V。
顶板表示控制栅极或字线并且底板表示沟道。电容器1040表示当字线电压从8V(Vpass)减少到5V(Vcuoff，诸如VvG或稍高)并且Vch＝0V时的存储器单元。电容器1042表示当字线电压达到0V，使得Vch耦合下降到约-4.5V时的存储器单元。电容器1044表示当相关联的字线电压开始浮动时的存储器单元。电容器1046表示当相关联的字线电压在第二读取状况下达到Vwl_coupled_up时的存储器单元。如果存储器单元的Vth小于4V(例如，单元处于擦除状态或较低编程状态)，则存储器单元将被弱编程以使得其Vth增加。如果存储器单元的Vth大于4V(例如，单元处于较高编程状态)，则存储器单元将被弱擦除以使得其Vth减少。电容器1048表示在经过显著时间量(例如，一小时或更长)，使得字线已放电到第一读取状况之后的存储器单元。
当数据字线电压浮动时，为沟道充电所需的孔的数量相对较小。因此，选定字线可相对快速地耦合上升到例如约4V。选定字线上的电势保持在约4V持续一段时间，从而吸引俘获在隧道氧化物-氮化物-氧化物(ONO)层中的电子并引起Vth上移。如果在下一个读取操作之前的等待足够长，则字线的耦合上升电势将被放电，并且被俘获的电子将被去俘获。第一读取状况将再次发生。
图11B描绘了图6的存储器单元MC的一部分，示出了在弱编程期间电子注入到电荷俘获区中。存储器单元包括控制栅极694、金属阻挡层661a、阻挡氧化物660a、电荷俘获层663、隧道层664、沟道665和介电核心666。由于字线电压升高，产生电场(E)，该电场将电子(参见示例性电子1050)吸引到电荷俘获层中，从而增大Vth。这种弱编程可能是由Poole-Frenkel效应引起的，其中电绝缘体可以导电。这是一种电子隧穿俘获器。弱擦除类似地涉及电场，该电场排斥来自电荷俘获层的电子，从而减少Vth。
如所讨论的，存储器装置的结构(例如，BiCS)可导致块刚好在执行读取操作之后处于第二读取状况或状态(字线具有约4V的残余电势)。在字线电势放电或下降到0V之前块保持在第二读取状况的持续时间取决于环境温度。例如，放电时间可为85摄氏度下约2分钟，55摄氏度下2-3小时，以及25摄氏度下约15小时。写入/擦除(WE)周期之后的数据保持是影响可靠性的关键限制器，因为存储器设备诸如NAND中的接通间距缩放继续降低成本。该问题对四级单元(QLC)的影响要大得多，该四级单元固有地具有较低裕度和较高编程状态。如果块保持在第二读取状况，则数据保持在烘烤(即，高温)期间更好。字线电势防止在高阈值电压Vt状态下通过隧道氧化物的电子损耗。对于电荷俘获层(CTL)中具有较少电子的较低状态，预期在第二读取状况下，由于在隧道层(TNL)和多晶Si界面处吸引电子的字线电压蠕变上升(约4V)，阈值电压Vth将较高。另一方面，在较高状态下，CTL中俘获的电子被俘获在CTL和Blk Ox界面处，这然后导致较低阈值电压Vth。例如，如图8A所示，有效阈值电压Vth偏移。由于在存储器单元处于第二读取状况时进行验证，因此针对该状况优化读取电平。
因此，本文描述了包括多个存储器单元(例如，图1B中的存储器单元200)的存储器装置(例如，图1A中的存储器设备100)。多个存储器单元中的每个存储器单元连接到多个字线(例如，图4中的WLL0至WLL10)中的一个字线，并且被布置在多个块(例如，图7B的BLK0、BLK1、BLK2和BLK3)中的一个块中，并且被配置为保持对应于多个数据状态(例如，图8A中的“Er”、“A”、“B”、“C”、“D”、“E”、“F”和“G”)中的一个数据状态的阈值电压Vth。如上所讨论，多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在该第一读取状况下，多个字线的字线电压放电，在该第二读取状况下，多个字线的字线电压耦合上升(例如，图10A的曲线1012)至残余电压电平(例如，Vwl_coupled_up)。装置还包括控制电路(例如，图1A中的控制电路110、控制器122、行解码器124、源极控制电路127、读取/写入电路128、感测块51、52、53和列解码器132)，该控制电路耦合到多个字线并且被配置为确定多个存储器单元处于第一读取状况的装置的上电事件(上电复位(POR)将块移动到第一读取状况)。控制电路附加地被配置为基于至少一个数据保持因子以多个指定间隔中的一者针对多个块中的每一者周期性地将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段(即，读取刷新)，以响应于确定装置的上电事件而将多个块的多个存储器单元保持在第二读取状况。换句话讲，将固定电压(即，预定刷新读取电压)施加到大块组(1至128个)上的所有字线持续预定时间段(例如，约1毫秒)以将这些块保持在第二读取状况。该操作循环通过所有块组以覆盖整个管芯。这样的读取刷新可改善对于数据保持的功率。
根据一个方面，至少一个数据保持因子包括多个存储器单元的管芯温度，因为温度可影响字线的残余电势放电所花费的时间量。如上所讨论，装置包括温度传感器115(图1A)，该温度传感器与控制电路通信并且被配置为测量多个存储器单元的管芯温度。如图12最佳所示，装置还包括刷新频率和温度查找表，该刷新频率和温度查找表包括多个指定间隔，每个指定间隔对应于管芯温度的多个量值中的一者。由于数据保持在较高温度下比在低温下更差，并且字线电势到第一读取状况的放电跟踪相同趋势，因此根据一个方面，刷新操作在85摄氏度(例如，每2分钟)下比在55摄氏度(例如，每2小时)或25摄氏度(例如，每10小时)下更频繁。因此，控制电路被进一步配置为使用温度传感器来确定多个存储器单元的管芯温度。另选地，NAND中的温度代码特征可用于检测温度并在较高温度下增加刷新频率(多个指定间隔中的较短一者)。控制电路然后被配置为基于刷新频率和温度查找表来确定和利用多个指定间隔中的一者。因此，对于读取刷新，刷新的频率可在NAND中或由装置上的固件控制，并且可取决于标准(如环境温度)进行刷新。
另选地，根据一个方面，至少一个数据保持因子包括与读取多个存储器单元的至少一个子集相关联的失效位计数。如上所讨论，控制电路还包括被配置为在读取多个存储器单元时确定和校正错误的纠错码引擎245(图1A)。因此，控制电路被进一步配置为读取多个存储器单元的至少该子集，并且使用纠错码引擎245来确定多个存储器单元的至少该子集的失效位计数。控制电路还被配置为确定失效位计数是否超过预定失效位计数阈值。然后，控制电路被配置为响应于失效位计数超过预定失效位计数阈值，针对多个块中的每一者将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段。因此，失效位计数或错误计数可触发预定刷新读取电压的施加，以将多个块的多个存储器单元保持在第二读取状况。
现在参考图13A和图13B，针对多个存储器单元中的每一者可能的阈值电压Vth跨越阈值窗口1200，并且多个存储器单元中的每一者可被配置为存储多个位。根据一个方面并且如图所示，多个位可包括四个位(即，四级单元(QLC))，因此多个数据状态包括阈值窗口的第一端1202处的擦除状态(例如，图13A的S0状态)，以及各自对应于阈值电压Vth的多个编程数据状态，该阈值电压Vth高于与擦除状态S0相关联的阈值电压。多个编程数据状态包括在阈值窗口的与第一端1202相对的第二端1204处并且与阈值电压Vth(其高于与擦除状态相关联的阈值电压)相关联的一个或多个较高数据状态(例如，图13A的S14和S15状态)，以及多个编程数据状态(例如，图13A的S1-S13状态)中的至少一个其他状态。如上所述并且现在参考图13B，存储在多个存储器单元中的数据可存储在多个页中，该多个页分别与由多个存储器单元中的每一者存储并且根据多个数据状态的编码方案来进行编码的多个位中的每一者相关联。因此，多个存储器单元的至少子集包括多个页中的至少一页。因此，控制电路被进一步配置为基于多个页中的至少一页中的哪个页与一个或多个较高数据状态相关联来选择多个页中的至少一页。控制电路还被配置为读取存储在多个页中的至少一页中的数据。此外，控制电路被配置为使用纠错码引擎245来确定多个页中的至少一页的失效位计数。虽然本文所讨论的刷新读取主要针对三级单元(TLC)或每个存储器单元和QLC管芯的三位进行讨论，但应当理解，多个存储器单元可被配置为存储任何数量的位。
仍然参考图13A和图13B所示，代替图8A所示的数据状态，多个编程数据状态按阈值电压Vth的量值增加的顺序包括：第一数据状态S1、第二数据状态S2、第三数据状态S3、第四数据状态S4、第五数据状态S5、第六数据状态S6、第七数据状态S7、第八数据状态S8、第九数据状态S9、第十数据状态S10、第十一数据状态S11、第十二数据状态S12、第十三数据状态S13、第十四数据状态S14和第十五数据状态S15。多个页包括顶部页、上部页、中间页和下部页，其分别与由多个存储器单元中的每一者存储并且根据多个数据状态的编码方案来进行编码的四个位中的每一者相关联。因此，根据一个方面，控制电路被进一步配置为将对应于第五数据状态S5、第十数据状态S10、第十二数据状态S12和第十五数据状态S15的读取电压的序列施加到多个字线中的选定一者以读取顶部页的数据。应当理解，取决于存储在多个存储器单元中的每一者中的位数以及编码，可替代地读取其他数据状态。控制电路还被配置为使用纠错码引擎245来确定存储在顶部页中的数据的失效位计数。换句话讲，控制电路可跟踪顶部页的失效位计数并且在失效位计数大于设置的阈值位计数时触发刷新操作。因此，包含较高状态(S15、S14等)的页上的失效位计数劣化可用于跟踪数据保持。在这里所示的示例中，对顶部页中的数据的读取包括对第十五数据状态S15(S14-S15谷)的读取。
作为替代，使用存储在多个页中的一个页中的数据的失效位计数来触发预定刷新读取电压的应用以将多个块的多个存储器单元保持在第二读取状况，至少一个数据保持因子可包括具有阈值电压的多个存储器单元的至少子集在一个或多个较高数据状态之间的增量位计数量。因此，控制电路被进一步配置为使用与一个或多个较高数据状态相关联的默认读取电压并且使用比默认读取电压小预定增量控制栅极电压的经调整读取电压来读取多个存储器单元的至少子集。控制电路还被配置为确定具有大于经调整读取电压且小于默认读取电压的阈值电压的多个存储器单元的至少子集的增量位计数量。控制电路被配置为确定增量位计数量是否超过预定增量位计数量阈值。然后，控制电路响应于增量位计数量超过预定增量位计数量阈值，针对多个块中的每一者将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段(即，刷新读取)。因此，如果两个读取电平(默认读取电压和经调整读取电压)之间的位计数大于预定增量位计数量阈值，则这可用于指示已发生数据保持偏移。
可用于跟踪NAND中的数据保持量的一种技术是在两个不同电压下(例如，默认读取电压和默认读取电压减去预定增量控制栅极电压)执行对第十五数据状态S15的读取并且对两个电平之间的位数进行计数。根据一个方面，此类数据保持跟踪可在没有控制器的情况下完成。数量将是大的后数据保持，并且大于特定位计数或预定增量位计数量阈值的值可用于触发刷新读取。同样，多个位可包括四个位，并且多个编程数据状态可按阈值电压的量值增加的顺序包括：第一数据状态S1、第二数据状态S2、第三数据状态S3、第四数据状态S4、第五数据状态S5、第六数据状态S6、第七数据状态S7、第八数据状态S8、第九数据状态S9、第十数据状态S10、第十一数据状态S11、第十二数据状态S12、第十三数据状态S13、第十四数据状态S14和第十五数据状态S15。图14示出了在检查数据保持之前和之后的第十四数据状态和第十五数据状态的阈值电压Vth的分布。
因此，控制电路被进一步配置为使用与第十五数据状态相关联的默认读取电压(在图14中指示为读取电平)并且使用比默认读取电压小预定增量控制栅极电压(即DVCG)的经调整读取电压(在图14中指示为读取电平-DVCG)来读取多个存储器单元的至少子集，以便确定具有大于经调整读取电压且小于默认读取电压的阈值电压的多个存储器单元的至少子集的增量位计数量(在图14中指示为位计数)。如图14所示，在数据保持之前，增量位计数量仅为小位数。然而，在数据保持之后，增量位计数量是大位数。根据一个方面，多个存储器单元的至少子集是连接到多条字线中的选定一者的多个存储器单元中的一些。此外，预定增量控制栅极电压DVCG可为约100毫伏。
此外，控制电路被进一步配置为确定装置的用户操作是否已启动。控制电路被配置为中断基于至少一个数据保持因子以多个指定间隔中的一者针对多个块中的每一者周期性地将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段，以响应于确定装置的用户操作已启动而将多个块的多个存储器单元保持在第二读取状况。
现在参考图15，还提供了一种操作存储器装置的方法。如以上讨论的，存储器装置包括多个存储器单元。多个存储器单元中的每一者连接到多个字线中的一者，并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压。该多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在该第一读取状况下，该多个字线的字线电压放电，在该第二读取状况下，该多个字线的该字线电压耦合上升到残余电压电平。因此，方法包括1300确定存储器装置的上电事件的步骤，其中多个存储器单元处于第一读取状况(POR(上电复位)致使块进入第一读取状况)。方法继续进行以下步骤：1302基于至少一个数据保持因子以多个指定间隔中的一者针对多个块中的每一者周期性地将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段，以响应于确定存储器装置的上电事件而将多个块的多个存储器单元保持在第二读取状况。换句话讲，在上电复位之后对整个管芯执行读取刷新以设置第二读取状况。针对整个管芯，刷新操作预期需要几十毫秒。
同样，至少一个数据保持因子包括多个存储器单元的管芯温度，并且存储器装置还包括被配置为测量多个存储器单元的管芯温度的温度传感器。装置还包括刷新频率和温度查找表，该刷新频率和温度查找表包括多个指定间隔，每个指定间隔对应于管芯温度的多个量值中的一者(图12)。因此，1302基于至少一个数据保持因子以多个指定间隔中的一者针对多个块中的每一者周期性地将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段，以响应于确定存储器装置的上电事件而将多个块的多个存储器单元保持在第二读取状况的步骤可包括1304执行初始刷新读取的步骤。方法还包括1306使用温度传感器来确定多个存储器单元的管芯温度的步骤。作为替代，方法可包括读取温度代码以确定管芯温度。方法的下一个步骤是1308基于刷新频率和温度查找表来确定和利用多个指定间隔中的一者。因此，可基于查找表确定刷新频率(例如，2分钟至10小时)。
另选地，根据一个方面，至少一个数据保持因子包括与读取多个存储器单元的至少子集相关联的失效位计数。因此，1302基于至少一个数据保持因子以多个指定间隔中的一者针对多个块中的每一者周期性地将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段，以响应于确定存储器装置的上电事件而将多个块的多个存储器单元保持在第二读取状况的步骤可包括1310读取多个存储器单元的至少子集的步骤。方法可继续进行以下步骤：1312使用纠错码引擎来确定多个存储器单元的至少子集的失效位计数。接下来，1314确定失效位计数是否超过预定失效位计数阈值。方法然后包括以下步骤：1316响应于失效位计数超过预定失效位计数阈值，针对多个块中的每一者将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段。
如前所讨论，针对多个存储器单元中的每一者可能的阈值电压Vth跨越阈值窗口1200(图13A)，并且多个存储器单元中的每一者可被配置为存储多个位。根据一个方面并且如图所示，多个位可包括四个位，因此多个数据状态包括阈值窗口的第一端1202(图13A)处的擦除状态(例如，图13A的S0状态)，以及各自对应于阈值电压的多个编程数据状态，该阈值电压高于与擦除状态S0相关联的阈值电压(图13A)。多个编程数据状态包括在阈值窗口的与第一端1202相对的第二端1204处并且与阈值电压(其高于与擦除状态相关联的阈值电压)相关联的一个或多个较高数据状态(例如，图13A的S14和S15状态)，以及多个编程数据状态(例如，图13A的S1-S13状态)中的至少一个其他状态。同样，存储在多个存储器单元中的数据存储在多个页中，该多个页分别与由多个存储器单元中的每一者存储并且根据多个数据状态的编码方案来进行编码的多个位中的每一者相关联。多个存储器单元的至少子集包括多个页中的至少一页。因此，方法还包括基于多个页中的至少一页中的哪个页与一个或多个较高数据状态相关联来选择多个页中的至少一页的步骤。方法的下一个步骤是读取存储在多个页中的至少一页中的数据。方法继续进行以下步骤：使用纠错码引擎来确定多个页中的至少一页的失效位计数。
多个位包括四个位，多个编程数据状态按阈值电压的量值增加的顺序包括：第一数据状态S1、第二数据状态S2、第三数据状态S3、第四数据状态S4、第五数据状态S5、第六数据状态S6、第七数据状态S7、第八数据状态S8、第九数据状态S9、第十数据状态S10、第十一数据状态S11、第十二数据状态S12、第十三数据状态S13、第十四数据状态S14和第十五数据状态S15。多个页包括顶部页、上部页、中间页和下部页，其分别与由多个存储器单元中的每一者存储并且根据多个数据状态的编码方案来进行编码的四个位中的每一者相关联。因此，方法还包括以下步骤：将对应于第五数据状态S5、第十数据状态S10、第十二数据状态S12和第十五数据状态S15的读取电压的序列施加到多个字线中的选定一者以读取顶部页的数据。方法的下一个步骤是使用纠错码引擎来确定存储在顶部页中的数据的失效位计数。
同样，具有阈值电压的多个存储器单元的至少子集在一个或多个较高数据状态之间的增量位计数量可用于触发预定刷新读取电压的施加，以将多个块的多个存储器单元保持在第二读取状况。因此，方法还包括以下步骤：使用与一个或多个较高数据状态相关联的默认读取电压并且使用比默认读取电压小预定增量控制栅极电压的经调整读取电压来读取多个存储器单元的至少子集。方法继续进行以下步骤：确定具有大于经调整读取电压且小于默认读取电压的阈值电压的多个存储器单元的至少子集的增量位计数量。接下来，确定增量位计数量是否超过预定增量位计数量阈值。方法还包括以下步骤：响应于增量位计数量超过预定增量位计数量阈值，针对多个块中的每一者将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段。
如上所讨论，可用于跟踪NAND中的数据保持量的一种技术是在两个不同电压下(例如，默认读取电压和默认读取电压减去预定增量控制栅极电压)执行对第十五数据状态S15的读取并且对两个电平之间的位数进行计数。因此，方法还包括以下步骤：使用与第十五数据状态相关联的默认读取电压并且使用比默认读取电压小预定增量控制栅极电压的经调整读取电压来读取多个存储器单元的至少子集，以便确定具有大于经调整读取电压且小于默认读取电压的阈值电压的多个存储器单元的至少子集的增量位计数量。
此外，该方法还包括以下步骤：1318确定存储器装置的用户操作是否已启动。方法的下一个步骤是1320中断基于至少一个数据保持因子以多个指定间隔中的一者针对多个块中的每一者周期性地将预定刷新读取电压施加到多个字线中的选定一者持续预定时间段，以响应于确定存储器装置的用户操作已启动而将多个块的多个存储器单元保持在第二读取状况。因此，对于用户操作(例如，读取、写入等)，可在任何时间中断刷新。
图16A至图16B示出了针对示例性存储器装置的在具有刷新或虚设读取(图16B)以及没有刷新读取(图16A)的情况下的不同数据保持时间段的扇区故障率(SFR)与失效位计数(FBC)/扇区。对于图16B所示的数据，每60秒在WL95串0LP上完成刷新或虚设读取。如图所示，通过管芯在上电状况和85摄氏度烘烤下收集数据保持数据。当块保持在第二读取状况(即，字线处于约4V处)时，在数据保持之后的失效位计数好约10％。因此，可通过利用本文公开的读取刷新来扩展数据保持能力和耐久性。
图17示出了在存在和不存在刷新或虚设读取的情况下，在关于2000个写入/擦除周期的80小时数据保持85摄氏度烘烤之后的示例性存储器装置的阈值电压Vth分布。如图所示，关于刷新读取，第十二数据状态S12、第十三数据状态S13、第十四数据状态S14和第十五数据状态S15的下尾部显著更好。
图18示出了示例性存储器装置的关于刷新读取的数据保持的阈值电压裕度改善。具体地讲，示例性存储器装置的存储器单元各自存储四个位(即，QLC)，并且针对1、100、500、1000和2000个写入/擦除周期，在85摄氏度下进行小时数据保持烘烤之后测量阈值裕度。在85摄氏度下80小时数据保持烘烤之后，针对2000个写入/擦除周期，阈值电压Vth裕度改善了约750mv。
图19示出了在存在和不存在刷新或虚设读取的情况下，关于各种写入/擦除周期的80小时数据保持85摄氏度烘烤之后的示例性存储器装置的阈值电压分布。如图所示，关于读取刷新，第十二数据状态S12、第十三数据状态S13、第十四数据状态S14和第十五数据状态S15的下尾部显著更好。由本文所公开的刷新读取产生的较高字线电势防止了通过隧道氧化物的电子损失(尤其是写入/擦除循环后)，从而改善数据保持后的下尾部。
显然，在不脱离所附权利要求中限定的范围的情况下，可对本文所述和示出的内容进行改变。已出于说明和描述的目的提供了实施方案的前述描述。它并不旨在穷举或限制本公开。特定实施方案的各个元件或特征部通常不限于该特定实施方案，但在适用的情况下为可互换的，并且可用于选定的实施方案中，即使没有具体示出或描述。同样的情况也可在许多方面有所不同。此类变型不应视为脱离本公开，并且所有此类修改均旨在包括在本公开的范围内。
本文所用的术语仅出于描述特定示例实施方案的目的，而非旨在进行限制。如本文所用，除非上下文另外清楚地指明，否则单数形式“一个”、“一种”和“所述”可旨在也包括复数形式。术语“包括(comprises)”、“包括(comprising)”、“包括(including)”和“具有(having)”为包括性的，并且因此指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。除非特别标识为执行顺序，否则本文所述的方法步骤、过程和操作不应理解为必须要求它们以所论述或所示的特定顺序执行。还应当理解，可采用附加的或另选的步骤。
当元件或层被称为“在另一元件或层上”、“接合到另一元件或层”、“连接到另一元件或层”或“耦合到另一元件或层”时，该元件或层可直接在另一元件或层上、接合到另一元件或层、连接或耦合到另一元件或层，或者可存在居间元件或层。相比之下，当元件被称为“直接在另一元件或层上”、“直接接合到另一元件或层”、“直接连接到另一元件或层”或“直接耦合到另一元件或层”时，可不存在居间元件或层。用于描述元件之间的关系的其他词语应当以类似的方式解释(例如，“在......之间”与“直接在......之间”、“相邻”与“直接相邻”等)。如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。
虽然术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件、部件、区域、层和/或区段，但这些元件、部件、区域、层和/或区段不应受这些术语的限制。这些术语可仅用于将一个元件、部件、区域、层或区段与另一个区域、层或区段区分开。除非上下文明确指出，否则诸如“第一”、“第二”和其他数字术语的术语在用于本文时并不暗指顺序或次序。因此，在不脱离示例实施方案的教导内容的情况下，下文论述的第一元件、部件、区域、层或区段可被称为第二元件、部件、区域、层或区段。
为了便于描述，本文可使用空间相对术语诸如“内(inner)”、“外(outer)”、“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”、“顶部(top)”、“底部(bottom)”等来描述一个元件或特征部与另一个元件(一个或多个)或特征部(一个或多个)的关系，如图所示。除了图中描绘的取向之外，空间相对术语可旨在涵盖使用或操作中的设备的不同取向。例如，如果图中的设备被翻转，则被描述为在其他元件或特征部“下方(below)”或“下面(beneath)”的元件将被取向为在其他元件或特征部“上方(above)”。因此，示例术语“下方(below)”可涵盖上方和下方的取向。该设备可以其他方式取向(旋转90度或处于其他取向)，并且相应地解释本文所用的空间相对描述。

Claims (20)

1.一种装置，包括：
多个存储器单元，所述多个存储器单元中的每一者连接到多个字线中的一者并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压，所述多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在所述第一读取状况下，所述多个字线的字线电压放电，在所述第二读取状况下，所述多个字线的所述字线电压耦合上升到残余电压电平；以及
控制电路，所述控制电路耦合到所述多个字线并被配置为：
确定其中所述多个存储器单元处于所述第一读取状况的所述装置的上电事件，以及
基于至少一个数据保持因子以多个指定间隔中的一者针对所述多个块中的每一者周期性地将预定刷新读取电压施加到所述多个字线中的选定一者持续预定时间段，以响应于确定所述装置的所述上电事件而将所述多个块的所述多个存储器单元保持在所述第二读取状况。
2.根据权利要求1所述的装置，其中所述至少一个数据保持因子包括所述多个存储器单元的管芯温度，所述装置还包括温度传感器，所述温度传感器与所述控制电路通信并且被配置为测量所述多个存储器单元的所述管芯温度：以及刷新频率和温度查找表，所述刷新频率和所述温度查找表包括所述多个指定间隔，每个指定间隔对应于所述管芯温度的多个量值中的一者，并且所述控制电路被进一步配置为：
使用所述温度传感器来确定所述多个存储器单元的所述管芯温度；以及
基于所述刷新频率和所述温度查找表来确定和利用所述多个指定间隔中的一者。
3.根据权利要求1所述的装置，其中所述控制电路还包括被配置为在读取所述多个存储器单元时确定和校正错误的纠错码引擎，所述至少一个数据保持因子包括与读取所述多个存储器单元的至少一个子集相关联的失效位计数，并且所述控制电路被进一步配置为：
读取所述多个存储器单元的至少所述子集；
使用所述纠错码引擎来确定所述多个存储器单元的至少所述子集的所述失效位计数；
确定所述失效位计数是否超过预定失效位计数阈值；以及
响应于所述失效位计数超过所述预定失效位计数阈值，针对所述多个块中的每一者将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段。
4.根据权利要求3所述的装置，其中针对所述多个存储器单元中的每一者可能的所述阈值电压跨越阈值窗口，所述多个存储器单元中的每一者被配置为存储多个位，所述多个数据状态包括在所述阈值窗口的第一端处的擦除状态以及各自对应于高于与所述擦除状态相关联的所述阈值电压的所述阈值电压的多个编程数据状态，所述多个编程数据状态包括在所述阈值窗口的与所述第一端相对的第二端处并且与高于与所述擦除状态相关联的所述阈值电压的所述阈值电压相关联的一个或多个较高数据状态，以及所述多个编程数据状态中的至少一个其他状态，存储在所述多个存储器单元中的数据存储在多个页中，所述多个页分别与由所述多个存储器单元中的每一者存储并且根据所述多个数据状态的编码方案来进行编码的所述多个位中的每一者相关联，所述多个存储器单元的至少所述子集包括所述多个页中的至少一页，并且其中所述控制电路被进一步配置为：
基于所述多个页中的所述至少一页中的哪个页与所述一个或多个较高数据状态相关联来选择所述多个页中的所述至少一页；
读取存储在所述多个页中的所述至少一页中的所述数据；以及
使用所述纠错码引擎来确定所述多个页中的所述至少一页的所述失效位计数。
5.根据权利要求4所述的装置，其中所述多个位包括四个位，所述多个编程数据状态按所述阈值电压的量值增加的顺序包括：第一数据状态、第二数据状态、第三数据状态、第四数据状态、第五数据状态、第六数据状态、第七数据状态、第八数据状态、第九数据状态、第十数据状态、第十一数据状态、第十二数据状态、第十三数据状态、第十四数据状态和第十五数据状态，所述多个页包括顶部页、上部页、中间页和下部页，其分别与由所述多个存储器单元中的每一者存储并且根据所述多个数据状态的所述编码方案来进行编码的所述四个位中的每一者相关联，并且其中所述控制电路被进一步配置为：
将对应于所述第五数据状态、所述第十数据状态、所述第十二数据状态和所述第十五数据状态的读取电压的序列施加到所述多个字线中的所述选定一者以读取所述顶部页的所述数据；以及
使用所述纠错码引擎来确定存储在所述顶部页中的所述数据的所述失效位计数。
6.根据权利要求3所述的装置，其中针对所述多个存储器单元中的每一者可能的所述阈值电压跨越阈值窗口，所述多个存储器单元中的每一者被配置为存储多个位，所述多个数据状态包括在所述阈值窗口的第一端处的擦除状态以及各自对应于高于与所述擦除状态相关联的所述阈值电压的所述阈值电压的多个编程数据状态，所述多个编程数据状态包括在所述阈值窗口的与所述第一端相对的第二端处并且与高于与所述擦除状态相关联的所述阈值电压的所述阈值电压相关联的一个或多个较高数据状态，以及所述多个编程数据状态中的至少一个其他状态，所述至少一个数据保持因子包括具有所述阈值电压的所述多个存储器单元的至少所述子集在所述一个或多个较高数据状态之间的增量位计数量，并且其中所述控制电路被进一步配置为：
使用与所述一个或多个较高数据状态相关联的默认读取电压并且使用比所述默认读取电压小预定增量控制栅极电压的经调整读取电压来读取所述多个存储器单元的至少所述子集；
确定具有大于所述经调整读取电压且小于所述默认读取电压的所述阈值电压的所述多个存储器单元的至少所述子集的所述增量位计数量；
确定所述增量位计数量是否超过预定增量位计数量阈值；以及
响应于所述增量位计数量超过所述预定增量位计数量阈值，针对所述多个块中的每一者将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段。
7.根据权利要求6所述的装置，其中所述多个位包括四个位，所述多个编程数据状态按所述阈值电压的量值增加的顺序包括：第一数据状态、第二数据状态、第三数据状态、第四数据状态、第五数据状态、第六数据状态、第七数据状态、第八数据状态、第九数据状态、第十数据状态、第十一数据状态、第十二数据状态、第十三数据状态、第十四数据状态和第十五数据状态，并且其中所述控制电路被进一步配置为使用与所述第十五数据状态相关联的所述默认读取电压并且使用比所述默认读取电压小所述预定增量控制栅极电压的所述经调整读取电压来读取所述多个存储器单元的至少所述子集，以便确定具有大于所述经调整读取电压且小于所述默认读取电压的所述阈值电压的所述多个存储器单元的至少所述子集的所述增量位计数量。
8.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
确定所述装置的用户操作是否已启动，以及
中断基于所述至少一个数据保持因子以所述多个指定间隔中的所述一者针对所述多个块中的每一者周期性地将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段，以响应于确定所述装置的所述用户操作已启动而将所述多个块的所述多个存储器单元保持在所述第二读取状况。
9.一种与存储器装置通信的控制器，所述存储器装置包括多个存储器单元，所述多个存储器单元中的每一者连接到多个字线中的一者并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压，所述多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在所述第一读取状况下，所述多个字线的字线电压放电，在所述第二读取状况下，所述多个字线的所述字线电压耦合上升到残余电压电平，所述控制器被配置为：
确定其中所述多个存储器单元处于所述第一读取状况的所述存储器装置的上电事件；以及
指示所述存储器装置基于至少一个数据保持因子以多个指定间隔中的一者针对所述多个块中的每一者周期性地将预定刷新读取电压施加到所述多个字线中的选定一者持续预定时间段，以响应于确定所述存储器装置的所述上电事件而将所述多个块的所述多个存储器单元保持在所述第二读取状况。
10.根据权利要求9所述的控制器，其中所述至少一个数据保持因子包括所述多个存储器单元的管芯温度，所述存储器装置还包括温度传感器，所述温度传感器与所述控制器通信并且被配置为测量所述多个存储器单元的所述管芯温度：以及刷新频率和温度查找表，所述刷新频率和所述温度查找表包括所述多个指定间隔，每个指定间隔对应于所述管芯温度的多个量值中的一者，并且所述控制器被进一步配置为：
使用所述温度传感器来确定所述多个存储器单元的所述管芯温度；以及
基于所述刷新频率和所述温度查找表来确定所述多个指定间隔中的一者并且指示所述存储器装置利用所述多个指定间隔中的一者。
11.根据权利要求9所述的控制器，其中所述存储器装置还包括被配置为在读取所述多个存储器单元时确定和校正错误的纠错码引擎，所述至少一个数据保持因子包括与读取所述多个存储器单元的至少一个子集相关联的失效位计数，并且所述控制器被进一步配置为：
指示所述存储器装置读取所述多个存储器单元的至少所述子集；
使用所述纠错码引擎来确定所述多个存储器单元的至少所述子集的所述失效位计数；
确定所述失效位计数是否超过预定失效位计数阈值；以及
响应于所述失效位计数超过所述预定失效位计数阈值，指示所述存储器装置针对所述多个块中的每一者将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段。
12.根据权利要求11所述的控制器，其中针对所述多个存储器单元中的每一者可能的所述阈值电压跨越阈值窗口，所述多个存储器单元中的每一者被配置为存储多个位，所述多个数据状态包括在所述阈值窗口的第一端处的擦除状态以及各自对应于高于与所述擦除状态相关联的所述阈值电压的所述阈值电压的多个编程数据状态，所述多个编程数据状态包括在所述阈值窗口的与所述第一端相对的第二端处并且与高于与所述擦除状态相关联的所述阈值电压的所述阈值电压相关联的一个或多个较高数据状态，以及所述多个编程数据状态中的一个或多个其他状态，所述至少一个数据保持因子包括具有所述阈值电压的所述多个存储器单元的至少所述子集在所述一个或多个较高数据状态之间的增量位计数量，并且其中所述控制器被进一步配置为：
指示所述存储器装置使用与所述一个或多个较高数据状态相关联的默认读取电压并且使用比所述默认读取电压小预定增量控制栅极电压的经调整读取电压来读取所述多个存储器单元的至少所述子集；
确定具有大于所述经调整读取电压且小于所述默认读取电压的所述阈值电压的所述多个存储器单元的至少所述子集的所述增量位计数量；
确定所述增量位计数量是否超过预定增量位计数量阈值；以及
响应于所述增量位计数量超过所述预定增量位计数量阈值，指示所述存储器装置针对所述多个块中的每一者将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段。
13.一种操作存储器装置的方法，所述存储器装置包括多个存储器单元，所述多个存储器单元中的每一者连接到多个字线中的一者并且被布置在多个块中的一者中，并且被配置为保持对应于多个数据状态中的一者的阈值电压，所述多个存储器单元能够在第一读取状况和第二读取状况中的一者下操作，在所述第一读取状况下，所述多个字线的字线电压放电，在所述第二读取状况下，所述多个字线的所述字线电压耦合上升到残余电压电平，所述方法包括以下步骤：
确定其中所述多个存储器单元处于所述第一读取状况的所述存储器装置的上电事件；以及
基于至少一个数据保持因子以多个指定间隔中的一者针对所述多个块中的每一者周期性地将预定刷新读取电压施加到所述多个字线中的选定一者持续预定时间段，以响应于确定所述存储器装置的所述上电事件而将所述多个块的所述多个存储器单元保持在所述第二读取状况。
14.根据权利要求13所述的方法，其中所述至少一个数据保持因子包括所述多个存储器单元的管芯温度，所述存储器装置还包括温度传感器，所述温度传感器被配置为测量所述多个存储器单元的所述管芯温度：以及刷新频率和温度查找表，所述刷新频率和所述温度查找表包括所述多个指定间隔，每个指定间隔对应于所述管芯温度的多个量值中的一者，并且所述方法还包括以下步骤：
使用所述温度传感器来确定所述多个存储器单元的所述管芯温度；以及
基于所述刷新频率和所述温度查找表来确定和利用所述多个指定间隔中的一者。
15.根据权利要求13所述的方法，其中所述存储器装置还包括被配置为在读取所述多个存储器单元时确定和校正错误的纠错码引擎，所述至少一个数据保持因子包括与读取所述多个存储器单元的至少一个子集相关联的失效位计数，并且所述方法还包括以下步骤：
读取所述多个存储器单元的至少所述子集；
使用所述纠错码引擎来确定所述多个存储器单元的至少所述子集的所述失效位计数；
确定所述失效位计数是否超过预定失效位计数阈值；以及
响应于所述失效位计数超过所述预定失效位计数阈值，针对所述多个块中的每一者将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段。
16.根据权利要求15所述的方法，其中针对所述多个存储器单元中的每一者可能的所述阈值电压跨越阈值窗口，所述多个存储器单元中的每一者被配置为存储多个位，所述多个数据状态包括在所述阈值窗口的第一端处的擦除状态以及各自对应于高于与所述擦除状态相关联的所述阈值电压的所述阈值电压的多个编程数据状态，所述多个编程数据状态包括在所述阈值窗口的与所述第一端相对的第二端处并且与高于与所述擦除状态相关联的所述阈值电压的所述阈值电压相关联的一个或多个较高数据状态，以及所述多个编程数据状态中的至少一个其他状态，存储在所述多个存储器单元中的数据存储在多个页中，所述多个页分别与由所述多个存储器单元中的每一者存储并且根据所述多个数据状态的编码方案来进行编码的所述多个位中的每一者相关联，所述多个存储器单元的至少所述子集包括所述多个页中的至少一页，并且其中所述方法还包括以下步骤：
基于所述多个页中的所述至少一页中的哪个页与所述一个或多个较高数据状态相关联来选择所述多个页中的所述至少一页；
读取存储在所述多个页中的所述至少一页中的所述数据；以及
使用所述纠错码引擎来确定所述多个页中的所述至少一页的所述失效位计数。
17.根据权利要求16所述的方法，其中所述多个位包括四个位，所述多个编程数据状态按所述阈值电压的量值增加的顺序包括：第一数据状态、第二数据状态、第三数据状态、第四数据状态、第五数据状态、第六数据状态、第七数据状态、第八数据状态、第九数据状态、第十数据状态、第十一数据状态、第十二数据状态、第十三数据状态、第十四数据状态和第十五数据状态，所述多个页包括顶部页、上部页、中间页和下部页，其分别与由所述多个存储器单元中的每一者存储并且根据所述多个数据状态的所述编码方案来进行编码的所述四个位中的每一者相关联，并且其中所述方法还包括以下步骤：
将对应于所述第五数据状态、所述第十数据状态、所述第十二数据状态和所述第十五数据状态的读取电压的序列施加到所述多个字线中的所述选定一者以读取所述顶部页的所述数据；以及
使用所述纠错码引擎来确定存储在所述顶部页中的所述数据的所述失效位计数。
18.根据权利要求13所述的方法，其中针对所述多个存储器单元中的每一者可能的所述阈值电压跨越阈值窗口，所述多个存储器单元中的每一者被配置为存储多个位，所述多个数据状态包括在所述阈值窗口的第一端处的擦除状态以及各自对应于高于与所述擦除状态相关联的所述阈值电压的所述阈值电压的多个编程数据状态，所述多个编程数据状态包括在所述阈值窗口的与所述第一端相对的第二端处并且与高于与所述擦除状态相关联的所述阈值电压的所述阈值电压相关联的一个或多个较高数据状态，以及所述多个编程数据状态中的至少一个其他状态，所述至少一个数据保持因子包括具有所述阈值电压的所述多个存储器单元的至少所述子集在所述一个或多个较高数据状态之间的增量位计数量，并且其中所述方法还包括以下步骤：
使用与所述一个或多个较高数据状态相关联的默认读取电压并且使用比所述默认读取电压小预定增量控制栅极电压的经调整读取电压来读取所述多个存储器单元的至少所述子集；
确定具有大于所述经调整读取电压且小于所述默认读取电压的所述阈值电压的所述多个存储器单元的至少所述子集的所述增量位计数量；
确定所述增量位计数量是否超过预定增量位计数量阈值；以及
响应于所述增量位计数量超过所述预定增量位计数量阈值，针对所述多个块中的每一者将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段。
19.根据权利要求18所述的方法，其中所述多个位包括四个位，所述多个编程数据状态按所述阈值电压的量值增加的顺序包括：第一数据状态、第二数据状态、第三数据状态、第四数据状态、第五数据状态、第六数据状态、第七数据状态、第八数据状态、第九数据状态、第十数据状态、第十一数据状态、第十二数据状态、第十三数据状态、第十四数据状态和第十五数据状态，并且其中所述方法还包括以下步骤：使用与所述第十五数据状态相关联的所述默认读取电压并且使用比所述默认读取电压小所述预定增量控制栅极电压的所述经调整读取电压来读取所述多个存储器单元的至少所述子集，以便确定具有大于所述经调整读取电压且小于所述默认读取电压的所述阈值电压的所述多个存储器单元的至少所述子集的所述增量位计数量。
20.根据权利要求13所述的方法，还包括以下步骤：
确定所述存储器装置的用户操作是否已启动，以及
中断基于所述至少一个数据保持因子以所述多个指定间隔中的所述一者针对所述多个块中的每一者周期性地将所述预定刷新读取电压施加到所述多个字线中的所述选定一者持续所述预定时间段，以响应于确定所述存储器装置的所述用户操作已启动而将所述多个块的所述多个存储器单元保持在所述第二读取状况。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220115058A1 (en) * 2020-10-14 2022-04-14 Samsung Electronics Co., Ltd. Memory device
CN115295054A (zh) * 2022-09-30 2022-11-04 芯天下技术股份有限公司 一种存储芯片的读取方法、装置、电子设备及存储介质

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12111724B2 (en) * 2021-03-17 2024-10-08 Micron Technology, Inc. Redundant array management techniques
CN115810388A (zh) * 2021-09-16 2023-03-17 长鑫存储技术有限公司 存储器的检测方法及检测装置
JP2023119953A (ja) * 2022-02-17 2023-08-29 キオクシア株式会社 メモリシステム
US11894080B2 (en) * 2022-04-29 2024-02-06 Sandisk Technologies Llc Time-tagging read levels of multiple wordlines for open block data retention
US20230359356A1 (en) * 2022-05-09 2023-11-09 Micron Technology, Inc. Adaptive media management for memory systems

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504766B1 (en) * 2001-06-29 2003-01-07 International Business Machines Corporation System and method for early write to memory by injecting small voltage signal
US6400629B1 (en) * 2001-06-29 2002-06-04 International Business Machines Corporation System and method for early write to memory by holding bitline at fixed potential
US7320100B2 (en) * 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
US8276043B2 (en) * 2008-03-01 2012-09-25 Kabushiki Kaisha Toshiba Memory system
WO2010054670A1 (en) 2008-11-11 2010-05-20 Nokia Corporation Method and device for temperature-based data refresh in non-volatile memories
US8243525B1 (en) 2009-09-30 2012-08-14 Western Digital Technologies, Inc. Refreshing non-volatile semiconductor memory by reading without rewriting
KR101666941B1 (ko) * 2010-07-06 2016-10-17 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템
JP5740296B2 (ja) * 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
US8923054B1 (en) 2013-06-14 2014-12-30 Sandisk Technologies Inc. Pseudo block operation mode in 3D NAND
US10353598B2 (en) 2014-10-06 2019-07-16 Sandisk Technologies Llc System and method for refreshing data in a memory device
US10121553B2 (en) * 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
JP6084318B1 (ja) * 2016-02-22 2017-02-22 力晶科技股▲ふん▼有限公司 揮発性半導体記憶装置のリフレッシュ制御回路及び方法、並びに揮発性半導体記憶装置
KR102644275B1 (ko) 2016-05-19 2024-03-06 삼성전자주식회사 리프레쉬 리드 동작을 수행하는 불휘발성 메모리 장치를 제어하는 메모리 콘트롤러의 동작 방법
US9824767B1 (en) * 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift
US9613676B1 (en) * 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
US9952944B1 (en) 2016-10-25 2018-04-24 Sandisk Technologies Llc First read solution for memory
US10262743B2 (en) 2016-10-25 2019-04-16 Sandisk Technologies Llc Command sequence for first read solution for memory
US10026486B1 (en) 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
US10347315B2 (en) 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
US10839886B2 (en) 2018-06-11 2020-11-17 Western Digital Technologies, Inc. Method and apparatus for adaptive data retention management in non-volatile memory
US10726891B1 (en) * 2019-02-13 2020-07-28 Western Digital Technologies, Inc. Reducing post-read disturb in a nonvolatile memory device
US10996862B2 (en) * 2019-06-17 2021-05-04 Western Digital Technologies, Inc. Adaptive read trim for second read data retention

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220115058A1 (en) * 2020-10-14 2022-04-14 Samsung Electronics Co., Ltd. Memory device
US11631458B2 (en) * 2020-10-14 2023-04-18 Samsung Electronics Co., Ltd. Memory device including an ovonic threshold switch element and a method of operating thereof
CN115295054A (zh) * 2022-09-30 2022-11-04 芯天下技术股份有限公司 一种存储芯片的读取方法、装置、电子设备及存储介质
CN115295054B (zh) * 2022-09-30 2022-12-13 芯天下技术股份有限公司 一种存储芯片的读取方法、装置、电子设备及存储介质

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