CN113053438B - 用于确定存取线的电容和电阻特性的装置和方法 - Google Patents

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Abstract

本申请涉及一种确定存取线的电容与电阻特性的装置和方法。具有存储器单元阵列和用于访问存储器单元阵列的控制器的装置，其中控制器被配置为促使所述装置响应于向存取线施加参考电流而确定存取线的电容和/或电阻值，其中存取线连接到存储器单元阵列的存储器单元的控制栅极。

Description

用于确定存取线的电容和电阻特性的装置和方法
相关申请
本申请要求2019年12月27日提交的美国临时申请第62/954,079号的权益，在此通过引用将其全部内容并入本文。
技术领域
本公开总体上涉及集成电路，并且具体地，在一个或多个实施例中，本公开涉及用于确定存取线的电容和电阻特性的装置和方法。
背景技术
集成电路设备涵盖范围广泛的电子设备。一种特定类型包含存储器设备，通常简称为存储器。存储器设备通常被提供作为计算机或其他电子设备中的内部半导体集成电路设备。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)以及闪存存储器。
闪存存储器已经发展成广泛用于各种电子应用的非易失性存储器的来源。闪存存储器通常使用一个晶体管存储器单元，以实现高存储密度、高可靠性和低功率消耗。通过对电荷存储结构(例如，浮栅或电荷陷阱)进行编程(其通常称为写入)或其他物理现象(例如，相变或极化)而引起的存储器单元的阈值电压(Vt)的变化，决定了每个存储器单元的数据状态(例如，数据值)。闪存存储器和其他非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线设备、移动电话和可移动存储器模块，并且非易失性存储器的用途在不断扩展。
NAND闪存存储器是闪存存储器设备的一种常见类型，之所以这么叫是出于布置基本存储器单元配置的所采用的逻辑形式。通常，用于NAND闪存存储器的存储器单元阵列被布置成使得该阵列的行中的每个存储器单元的控制栅极被连接在一起以形成诸如字线的存取线。阵列的列包含在一对选择栅极(例如，源极选择晶体管和漏极选择晶体管)之间串联连接在一起的存储器单元的串(通常称为NAND串)。每个源极选择晶体管可以连接至源极，而每个漏极选择晶体管可以连接至数据线，诸如列位线。已知在存储器单元的串与源极之间和/或在存储器单元的串与数据线之间使用一个以上选择栅极的变型。
由于存储器制造中通常固有的可变性，各种电路组件的物理属性通常在不同存储器之间或单个存储器的不同部分之间变化。因此，不同的操作参数，例如电压电平或时序特性，可用于不同的存储器或单个存储器的不同部分，以产生相似的操作结果。确定这些操作参数可能涉及使用初始的一组操作参数对包含各种存取操作的存储器执行测试以建立基准操作特性，并响应于测试结果调整操作参数，直到获得期望的操作特性为止。
发明内容
在一方面，本公开提供一种装置，其包括：存储器单元阵列；多个存取线，其中所述多个存取线中的每个存取线连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及控制器，所述控制器用于访问所述存储器单元阵列，其中所述控制器被配置为促使所述装置：向所述多个存取线中的选定存取线施加参考电流；在施加所述参考电流的同时，当所述选定存取线的近端的电压电平被认为超过第一电压电平时识别第一事件；在施加所述参考电流的同时，当所述选定存取线的所述近端的所述电压电平被认为超过第二电压电平时识别第二事件，所述第二电压电平高于所述第一电压电平；以及响应于所述参考电流的电流电平、所述第二事件与所述第一事件之间的时间差，以及所述第二电压电平与所述第一电压电平之间的电压差，确定所述选定存取线的电容值。
在另一个方面，本公开进一步提供一种装置，其包括：存储器单元阵列；多个存取线，其中所述多个存取线中的每个存取线连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及控制器，所述控制器用于访问所述存储器单元阵列，其中所述控制器被配置为促使所述装置：向所述多个存取线中的选定存取线施加参考电流；响应于在施加所述参考电流的同时所述选定存取线的近端的电压电平被认为超过特定电压电平，将所述选定存取线与所述参考电流隔离；将所述选定存取线与所述参考电流隔离之后，确定所述选定存取线的静止电压电平；以及响应于所述参考电流的电流电平以及所述特定电压电平与所述静止电压电平之间的电压差，确定所述选定存取线的电阻值。
在又一个方面，本公开进一步提供一种装置，其包括：存储器单元阵列；多个存取线，其中所述多个存取线中的每个存取线连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及控制器，所述控制器用于访问所述存储器单元阵列，其中所述控制器被配置为促使所述装置：向所述多个存取线中的选定存取线施加参考电流；在施加所述参考电流的同时，当所述选定存取线的近端的电压电平被认为超过第一电压电平时识别第一事件；在施加所述参考电流的同时，当所述选定存取线的所述近端的所述电压电平被认为超过第二电压电平时识别第二事件，所述第二电压电平高于所述第一电压电平；响应于识别所述第二事件，将所述选定存取线与所述参考电流隔离；将所述选定存取线与所述参考电流隔离之后，确定所述选定存取线的静止电压电平；响应于所述参考电流的电流电平以及所述第二电压电平与所述静止电压电平之间的电压差，确定所述选定存取线的电阻值；以及响应于所述参考电流的所述电流电平、所述第二事件与所述第一事件之间的时间差，以及所述第二电压电平与所述第一电压电平之间的电压差，确定所述选定存取线的电容值。
附图说明
图1是根据一实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
图2A-2C是可以在参考图1所述类型的存储器中使用的存储器单元阵列的部分的示意图。
图3是可以在参考图1所述类型的存储器设备中使用的存储器单元阵列和串驱动器的一部分的框示意图。
图4是用于与各种实施例一起使用的存储器阵列结构的概念性透视图。
图5是根据一实施例的到存取线的连接的示意图，该存取线可以用于执行根据一实施例的测试。
图6是根据一实施例的操作存储器的方法。
图7是根据另一实施例的操作存储器的方法。
图8是根据又一实施例的操作存储器的方法。
图9描绘了根据一实施例的图4的各种参数的时序。
具体实施方式
在下面的详细描述中，参考了构成其一部分的附图，并且在附图中通过图示的方式示出了特定实施例。在附图中，相同的附图标记在几个视图中描述了基本相似的组件。在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构、逻辑和电气改变。因此，以下详细描述不应以限制性的含义来理解。
在本文中所使用的术语“半导体”可以指的是例如材料层、晶片或衬底，并且包含任何基础半导体结构。“半导体”应理解为包含硅蓝宝石(SOS)技术、硅绝缘体(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的硅的外延层，以及本领域技术人员众所周知的其他半导体结构。此外，当在下面的描述中引用半导体时，先前的工艺步骤可能已经被用来在基础半导体结构中形成区域/结，并且术语半导体可以包含含有这种区域/结的底层。
除非从上下文中明显看出，否则本文所用的术语“导电(conductive)”及其各种相关形式，例如导电(conduct)、导电(conductively)、导电(conducting)、导电(conduction)、导电(conductivity)等，是指电传导。类似地，除非从上下文中明显看出，否则本文所使用的术语“连接(connecting)”及其各种相关形式，例如，连接(connect)、连接(connected)、连接(connection)等，是指电连接。
在本文中应当认识到，即使在可能希望值相等的情况下，工业加工和操作的可变性和准确性也可能导致与其期望值的差异。这些可变性和准确性通常将取决于在集成电路设备的制造和操作中所使用的技术。照此，如果值按预期是相等的，则无论它们的结果值如何，这些值都将被视为相等。
图1是根据一实施例采用存储器100(例如，存储器设备)形式的第一装置的简化框图，其与采用处理器130形式的第二装置进行通信，作为采用电子系统形式的第三装置的一部分。电子系统的一些示例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线设备、移动电话等。处理器130(例如在存储器设备100外部的控制器)可以是存储器控制器或其他外部主机设备。
存储器设备100包含逻辑上排列成行和列的存储器单元阵列104。逻辑行的存储器单元通常连接至同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接至同一数据线(通常称为位线)。单个存取线可以与一个以上的存储器单元逻辑行相关联，且单个数据线可以与一个以上的逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够被编程为至少两个目标数据状态中的一个。
行解码电路108和列解码电路110被提供用来对地址信号进行解码。地址信号被接收和解码以访问存储器单元阵列104。存储器设备100还包含输入/输出(I/O)控制电路112，以管理到存储器设备100的命令、地址和数据的输入以及来自存储器设备100的数据和状态信息的输出。地址寄存器114与I/O控制电路112、行解码电路108和列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入的命令。修整寄存器127可以与控制逻辑116通信。修整寄存器127可以表示易失性存储器、锁存器或其他易失性或非易失性的存储位置。对于一些实施例，修整寄存器127可以表示存储器单元阵列104的一部分。根据实施例，修整寄存器127可以存储与存取线的电容和电阻值的确定有关的信息。
控制器(例如，存储器设备100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的访问并生成用于外部处理器130的状态信息，即，控制逻辑116被配置为在存储器单元阵列104上执行访问操作(例如，感测操作[其可以包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路108和列解码电路110通信，以响应于地址来控制行解码电路108和列解码电路110。控制逻辑116可以包含指令寄存器128，其可以表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可以表示固件。另选地，指令寄存器128可以表示存储器单元阵列104中的存储器单元分组，例如存储器单元的保留块。
控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118按照控制逻辑116的指示锁存传入或传出的数据，以在存储器单元阵列104分别忙于写入或读取其他数据时临时存储数据。在编程操作(例如，写入操作)期间，可以将数据从高速缓存寄存器118传递到数据寄存器120，以传输到存储器单元阵列104；随后，可以将新数据从I/O控制电路112锁存到高速缓存寄存器118中。在读取操作期间，可以将数据从高速缓存寄存器118传递到I/O控制电路112，以输出到外部处理器130；随后，可以将新数据从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可以形成存储器设备100的页面缓冲器(例如，可以形成其一部分)。页面缓冲器可以进一步包含感测设备(图1中未示出)，以例如通过感测连接至该存储器单元的数据线的状态来感测存储器单元阵列104中的存储器单元的数据状态。状态寄存器122可以与I/O控制电路112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
存储器设备100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可以包含芯片使能CE#、命令锁存使能CLE、地址锁存使能ALE、写入使能WE#、读取使能RE#以及写入保护WP#。取决于存储器设备100的性质，可以通过控制链路132进一步接收附加的或另选的控制信号(未示出)。存储器设备100通过多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并通过I/O总线134将数据输出到处理器130。
例如，可以在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，随后可以将其写入命令寄存器124。可以在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，随后可以将其写入地址寄存器114。对于8位设备，可以在I/O控制电路112处通过输入/输出(I/O)引脚[7:0]接收数据，或者对于16位设备，可以通过输入/输出(I/O)引脚[15:0]接收数据，随后可以将其写入高速缓存寄存器118。随后可以将数据写入数据寄存器120以用于对存储器单元阵列104进行编程。对于另一个实施例，可以省略高速缓存寄存器118，并且可以将数据直接写入数据寄存器120。数据也可以通过8位设备的输入/输出(I/O)引脚[7:0]或16位设备的输入/输出(I/O)引脚[15:0]输出。尽管可以参考I/O引脚，但是它们可以包含提供由外部设备(例如，处理器130)电连接至存储器设备100的任何导电节点，诸如通常使用的导电垫或导电凸块。
本领域技术人员将理解，可以提供附加的电路和信号，并且图1的存储器设备100已经经过了简化。应当认识到，参考图1描述的各种块组件的功能可以不必被分离到集成电路设备的不同组件或组件部分。例如，集成电路设备的单个组件或组件部分可以适用于执行图1的一个以上块组件的功能。另选地，集成电路设备的一个或多个组件或组件部分可以被组合以执行图1的单个块组件的功能。
另外，尽管根据用于接收和输出各种信号的流行惯例描述了特定的I/O引脚，但是应当注意，在各种实施例中可以使用其他组合或数量的I/O引脚(或其他I/O节点结构)。
图2A是诸如NAND存储器阵列之类的存储器单元阵列200A的一部分的示意图，其可以用于参考图1所述类型的存储器中，例如，作为存储器单元阵列104的一部分。存储器阵列200A包含诸如字线2020至202N的存取线，以及诸如位线2040至204M的数据线。字线202可以按照多对一关系连接至图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可以形成在半导体上，该半导体可以例如被导电地掺杂以具有一定导电类型，诸如p型导电性(例如以形成p阱)，或n型导电性(例如形成n阱)。
存储器阵列200A可以被布置成行(每个对应于字线202)和列(每个对应于位线204)。每列可包含一串串联连接的存储器单元(例如，非易失性存储器单元)，诸如NAND串2060至206M中的一个。每个NAND串206可以连接(例如，选择性地连接)至公共源极(SRC)216，并且可以包含存储器单元2080至208N。存储器单元208可以表示用于存储数据的非易失性存储器单元。每个NAND串206的存储器单元208可以串联连接在诸如选择栅极2100至210M中一个(例如，可以是源极选择晶体管，通常称为选择栅极源极)的选择栅极210(例如，场效应晶体管)与诸如选择栅极2120至212M中一个(例如，可以是漏级选择晶体管，通常称为选择栅极漏级)的选择栅极212(例如，场效应晶体管)之间。选择栅极2100至210M可以共同连接至选择线214，诸如源极选择线(SGS)，且选择栅极2120至212M可以共同连接至选择线215，诸如漏极选择线(SGD)。尽管被描绘为传统的场效应晶体管，但是选择栅极210和212可以利用类似于(例如，与之相同)存储器单元208的结构。选择栅极210和212可以表示串联连接的多个选择栅极，其中串联的每个选择栅极被配置为接收相同或独立的控制信号。
每个选择栅极210的源极可以连接至公共源极216。每个选择栅极210的漏极可以连接至对应的NAND串206的存储器单元2080。例如，选择栅极2100的漏极可以连接至对应的NAND串2060的存储器单元2080。因此，每个选择栅极210可以被配置为选择性地将对应的NAND串206连接至公共源极216。每个选择栅极210的控制栅极可以连接至选择线214。
每个选择栅极212的漏极可以连接至对应的NAND串206的位线204。例如，选择栅极2120的漏极可以连接至对应的NAND串2060的位线2040。每个选择栅极212的源极可以连接至对应的NAND串206的存储器单元208N。例如，选择栅极2120的源极可以连接至对应的NAND串2060的存储器单元208N。因此，每个选择栅极212可以被配置为将对应的NAND串206选择性地连接至对应的位线204。每个选择栅极212的控制栅极可以连接至选择线215。
图2A中的存储器阵列可以是准二维存储器阵列，并且可以具有通常为平面的结构，例如，其中公共源极216、NAND串206和位线204在基本上平行的平面中延伸。另选地，图2A中的存储器阵列可以是三维存储器阵列，例如，其中NAND串206可以基本上垂直于含有公共源极216的平面和含有位线204的平面而延伸，含有该位线的平面可以基本上平行于含有公共源极216的平面。
存储器单元208的典型构造包含可以确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如，浮栅、电荷陷阱或被配置为存储电荷的其他结构)，以及控制栅极236，如图2A所示。数据存储结构234可以同时包含导电和电介质结构，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可以进一步具有已定义的源极/漏极(例如，源极)230和已定义的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接至字线202(并且在某些情况下形成该字线)。
一列存储器单元208可以是选择性地连接至给定位线204的NAND串206或多个NAND串206。一行存储器单元208可以是共同连接至给定字线202的存储器单元208。一行存储器单元208可以但不必包含共同连接至给定字线202的所有存储器单元208。存储器单元208的行通常可以被分成存储器单元208的一或多组物理页面，并且存储器单元208的物理页面通常包含共同连接至给定字线202的每隔一个的存储器单元208。例如，共同连接至字线202N并选择性地连接至偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页面，而共同连接至字线202N并选择性地连接至奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页面。尽管在图2A中未明确示出位线2043-2045，但是从图中显而易见的是，存储器单元阵列200A的位线204可以从位线2040到位线204M连续地编号。共同连接至给定字线202的其他存储器单元208的分组也可以定义存储器单元208的物理页面。对于某些存储器设备，共同连接至给定字线的所有存储器单元都可以被视为存储器单元的物理页面。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元(在某些实施例中，仍可能是整个行)的物理页面的一部分(例如，存储器单元的上页面或下页面)可以被视为存储器单元的逻辑页面。存储器单元块可以包含被配置为一起擦除的那些存储器单元，诸如连接至字线2020-202N的所有存储器单元(例如，共享公共字线202的所有NAND串206)。除非明确地进行了区分，否则本文中对存储器单元的页面的引用是指存储器单元的逻辑页面中的存储器单元。
尽管结合NAND闪存讨论了图2A的示例，但是本文描述的实施例和构思并不限于特定的阵列架构或结构，并且可以包含其他结构(例如，SONOS或被配置为存储电荷的其他数据存储结构)和其他架构(例如AND阵列、NOR阵列等)。
图2B是存储器单元阵列200B的一部分的另一示意图，其可以在参考图1所述类型的存储器中使用，例如，作为存储器单元阵列104的一部分。在图2B中相同编号的元件对应于关于图2A提供的描述。图2B提供了三维NAND存储器阵列结构的一个示例的附加细节。三维NAND存储器阵列200B可以结合垂直结构，该垂直结构可以包含半导体柱，其中柱的一部分可以用作NAND串206的存储器单元的沟道区域。NAND串206可以各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常称为选择栅极漏极)选择性地连接至位线2040-204M和通过选择晶体管210(例如，可以是源极选择晶体管，通常称为选择栅极源极)选择性地连接至公共源极216。多个NAND串206可以选择性地连接至同一位线204。NAND串206的子集可以通过偏置选择线2150-215K来连接至它们相应的位线204，以选择性地激活各自在NAND串206和位线204之间的特定选择晶体管212。可以通过偏置选择线214来激活选择晶体管210。每个字线202可以连接至存储器阵列200B的多行存储器单元。通过特定的字线202共同相互连接的存储器单元的行可以统称为层。
三维NAND存储器阵列200B可以形成在外围电路226上。外围电路226可以表示用于访问存储器阵列200B的各种电路。外围电路226可以包含互补电路元件。例如，外围电路226可以同时包含在同一半导体衬底上形成的n沟道和p沟道晶体管两者，工艺通常被称为CMOS或互补金属氧化物半导体。尽管由于集成电路制造和设计上的进步，CMOS通常不再使用严格的金属氧化物半导体构造，但为方便起见，仍保留CMOS名称。
图2C是存储器单元阵列200C的一部分的另一示意图，其可以在参考图1所述类型的存储器中使用，例如，作为存储器单元阵列104的一部分。在图2C中相同编号的元件对应于关于图2A提供的描述。存储器单元阵列200C可以包含串联连接的存储器单元的串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)以及源极216，如图2A中所示。例如，存储器单元阵列200A的一部分可以作为存储器单元阵列200C的一部分。图2C描绘了将NAND串206分组为存储器单元块250，例如存储器单元块2500-250L。存储器单元块250可以是可以在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称为擦除块。每个存储器单元块250可以表示通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。用于存储器单元块2500的源极216可以是与用于存储器单元块250L的源极216相同的源极。例如，每个存储器单元块2500-250L可以共同选择性地连接至源极216。一个存储器单元块250的存取线202以及选择线214和215可以分别不直接连接至存储器单元块2500-250L中的任何其他存储器单元块的存取线202以及选择线214和215。
数据线2040-204M可以连接(例如，选择性地连接)至缓冲器部分240，该缓冲器部分可以是存储器的数据缓冲器的一部分。缓冲器部分240可以对应于存储器平面(例如，存储器单元块2500-250L的集合)。缓冲器部分240可以包含用于感测在相应数据线204上指示的数据值的感测电路(图2C中未示出)。
图3是可以在参考图1所述类型的存储器设备中使用的存储器单元阵列和串驱动器的一部分的示意图，并且描绘了局部存取线(例如，局部字线)202和全局存取线(例如，全局字线)302之间的多对一关系。
如图3所示，多个存储器单元块250可以使其局部存取线(例如，局部字线)202共同选择性地连接至多个全局存取线(例如，全局字线)302。为了简单起见，未描绘出漏极选择线和源极选择线及其对应的晶体管。尽管图3仅描绘了存储器单元块2500和250L(块0和块L)，但是附加的存储器单元块250可以以相似的方式使它们的局部存取线202共同连接至全局存取线302。类似地，尽管图3仅描绘了四个局部存取线202，但是存储器单元块250可以包含更少或更多的局部存取线202。存储器单元块2500-250L可以属于存储器单元的单个平面。
为了利于对共同耦合到一组给定的全局存取线302的特定存储器单元块250的存储器存取操作，每个存储器单元块250可以具有与它们的局部存取线202呈一对一关系的对应的一组块选择晶体管346。针对给定存储器单元块250的一组块选择晶体管346的控制栅极可以使其控制栅极共同连接至对应的块选择线348。例如，对于存储器单元块2500，局部存取线20200可以通过块选择晶体管34600选择性地连接至全局存取线3020，局部存取线20210可以通过块选择晶体管34610选择性地连接至全局存取线3021，局布存取线20220可以通过块选择晶体管34620选择性地连接至全局存取线3022，且局部存取线20230可以通过块选择晶体管34630选择性地连接至全局存取线3023，而块选择晶体管34600-34630可响应于在块选择线3480上接收的控制信号。用于存储器单元块250的块选择晶体管346可被统称为串驱动器，或简称为驱动器电路。例如，这种驱动器电路可以形成在外围电路226中。每个块选择晶体管346可以表示局部存取线与其相应的全局存取线的选择性连接。电压生成系统344可以连接(例如，选择性地连接)到每个全局存取线302，以将相应的电压电平施加到每个全局存取线302以执行访问操作。电压生成系统344可以响应于从控制器(例如，控制逻辑116)接收的控制信号。电压生成系统344可以进一步被配置为生成供各种实施例使用的其他电压电平。
图4是用于与各种实施例一起使用的存储器阵列结构的概念性透视图。如关于图2B所指出的，存储器阵列结构可以具有其中多行存储器单元的存取线被共同连接的层。这可以采取许多导电板的形式。图4描绘了如何将此类导电板连接到全局存取线。
图4描绘了两个不同的存储器单元块的两层，例如，对于两个不同存储器单元块的每一个，例如存储器单元块250n和250(n+1)，两层对应于两个相应的全局存取线，例如，全局存取线302a和全局存取线302(a+1)。例如，图4的存储器单元块250n可以对应于图3的存储器单元块2500，而图4的存储器单元块250(n+1)可以对应于图3的存储器单元块250L。类似地，例如，图4的全局存取线302(a+1)可以对应于图3的全局存取线3023，而图4的全局存取线302a可以对应于图3的全局存取线3022。
全局存取线302a可以通过块选择晶体管346a-n选择性地连接到用于存储器单元块250n的局部存取线202a-n，并且可以通过块选择晶体管346a-(n+1)选择性地连接到用于存储器单元块250(n+1)的局部存取线202a-(n+1)。全局存取线302(a+1)可以通过块选择晶体管346(a+1)-n选择性地连接到用于存储器单元块250n的局部存取线202(a+1)-n，并且可以通过块选择晶体管346(a+1)-(n+1)选择性地连接到用于存储器单元块250(n+1)的局部存取线202(a+1)-(n+1)。块选择晶体管346a-n和346(a+1)-n可以使它们的控制栅极连接到块选择线348n。块选择晶体管346a-(n+1)和346(a+1)-(n+1)可以使它们的控制栅极连接到块选择线348(n+1)。
局部存取线202a-n可以连接到导电板452a-n，该导电板可以形成局部存取线202a-n的一部分。局部存取线202(a+1)-n可以连接到导电板452(a+1)-n，该导电板可以形成局部存取线202(a+1)-n的一部分。局部存取线202a-(n+1)可以连接到导电板452a-(n+1)，该导电板可以形成局部存取线202a-(n+1)的一部分。局部存取线202(a+1)-(n+1)可以连接到导电板452(a+1)-(n+1)，该导电板可以形成局部存取线202(a+1)-(n+1)的一部分。导电板452a-n和452a-(n+1)可以被制造为邻接的导电板，然后通过沿其长度456去除邻接的导电板的一部分并用电介质材料填充所产生的空隙而彼此隔离以形成隔离区域454。隔离区域454可以例如由电介质材料形成。导电板452(a+1)-n和452(a+1)-(n+1)可被制造为邻接的导电板，然后通过去除邻接的导电板的一部分并且用电介质材料填充所产生的空隙而彼此隔离以形成隔离区域454(a+1)。隔离区域454(a+1)可以由例如电介质形成。
每个局部存取线202的近端4580可以与其相应的全局存取线302的选择性连接最接近。例如，局部存取线202(a+1)-n的近端4580可以是连接到块选择晶体管346(a+1)-n的局部存取线202(a+1)-n的端部。每个局部存取线可以具有与它的相应全局存取线302的选择性连接相对的远端4581。例如，局部存取线202(a+1)-n的远端4581可以是导电板452(a+1)-n的与块选择晶体管346(a+1)-n的连接相对的端部。
图5是根据一实施例的用于根据一实施例测试的到存取线(例如，局部存取线202)的连接的示意图。图5中相同的附图标记对应于它们在图2A-4中的描述。局部存取线202可以由分布式RC模型560表示。分布式RC模型560可以是Pi(或∏)模型，如图5所示。也可以使用其他分布式RC模型，例如，Tau(或T)模型。无论选择哪种模型，分布式RC模型通常都包含串联连接的电阻和并联连接的电容。对于所描绘的Pi模型，分布式RC模型560可以包含串联连接的n个电阻，并且具有Rwl/n的电阻值，其中Rwl可以表示局部存取线202的总电阻。分布式RC模型560可以进一步包含并联连接的n+1个电容，其中n-1个电容的电容值为Cwl/n，初始和末端电容的电容值可以为Cwl/2n，其中Cwl可以表示局部存取线202的总电容。随着n的值接近更大的值(诸如无穷大)，分布式RC模型560可以趋向于更准确地反映局部存取线202两端的电压差的行为。
全局存取线302可以通过晶体管(例如，nFET)564和晶体管(例如，nFET)566选择性地连接至电流源562。电流源562(例如，电流镜)可以连接至电压节点568，该电压节点可以被配置为接收顶轨电源电压，诸如电源电压Vcc。电流源562可以生成已知电流电平Iref。需注意，为简单起见，在图5中未示出全局存取线302到电压生成电路的连接，例如用于生成和施加用于正常存取操作的电压电平。
晶体管564可以是全局存取线选择晶体管，以选择性地将全局存取线302连接至其他电路，例如被配置为提供用于存储器单元阵列的存取的变化电压电平的电压生成系统。晶体管564可以响应于在节点570上接收到的控制信号。晶体管566可以是如本文所述的用于测试的使能晶体管。晶体管566可以响应于从逻辑572接收的控制信号，该逻辑可以表示控制器的一部分(例如，功能)，例如控制逻辑116。
在激活晶体管564和566时，节点574可以连接至全局存取线302和电流源562。节点574可以进一步连接至比较器576的第一输入(例如，非反相输入)。比较器576的第二输入(例如，反相输入)可以连接至电压节点578。电压节点578可以被配置为例如从电压生成系统接收可变电压电平Vref。比较器576进一步包含连接至逻辑572的输出。通过在将电流电平Iref施加到全局存取线302的同时改变电压节点578的电压电平，比较器576的输出的转变可以用于向逻辑572指示响应于电流电平Iref的施加全局存取线302的电压电平是否高于或低于可变电压电平Vref的电压电平。逻辑572可以包含计数器580、与晶体管566的控制栅极通信(例如，与其连接)的第一输出582以及可以提供给控制器(例如，控制逻辑116)的第二输出584。计数器580可以是时钟计数器，并且可以响应于相关联的时钟信号而递增计数，例如，对于相关联的时钟信号的每个周期，计数器580递增一次。以这种方式，通过知道相关联的时钟信号的周期，计数器580的计数的每次递增可以表示相同的时间段，并且计数器580的每个增大的计数值可以表示在时间上从初始计数值(例如，计数值零)开始的相应(例如，增大)差值。
可通过将已知电流电平(例如，参考电流Iref)施加到节点574并确定第一事件(例如，当节点574的电压电平超过第一电压电平的时间)与第二事件(例如，当节点574的电压电平超过高于第一电压电平的第二电压电平的时间)之间的时间差来确定(例如，估计)存取线202的电容特性。可以使用参考电流Iref的电流电平、第一事件与第二事件之间的时间差以及第二电压电平与第一电压电平之间的电压差的知识来确定存取线202的电容值。另外，可以通过将已知电流电平(例如，参考电流Iref)施加到节点574，响应于节点574的电压电平超过(例如变得高于)特定电压电平而将节点574与参考电流Iref隔离，并且在将其与参考电流Iref隔离之后确定节点574的静止电压电平来确定(例如，估计)存取线的电阻特性。参考电流Iref的电流电平以及特定电压电平与静止电压电平之间的电压差的知识可用于确定存取线202的电阻值。
各种实施例有利于对存取线的电容和/或电阻特性的测量。对存取线的电容和/或电阻特性的测量可用于更精确地确定操作参数，例如电压电平或时序特性。
图6是根据一实施例的操作存储器的方法。该方法可以采用计算机可读指令的形式，例如，存储到指令寄存器128中的计算机可读指令。此类计算机可读指令可以由控制器(例如，控制逻辑116)执行，以促使存储器(例如，存储器的相关组件)执行该方法。
在601处，可以向多个存取线中的选定存取线施加参考电流，例如局部存取线202。例如，选定存取线(例如局部存取线202)可以例如通过其相应的全局存取线302连接到参考电流源。选定存取线可以进一步被连接到比较器的第一输入，该比较器的第二输入被连接到被配置为接收参考电压(例如可变参考电压)的电压节点。例如，参考图5，块选择晶体管346可以从块选择线348接收足以激活(例如，逻辑高电平)的控制信号，晶体管564可以从节点570接收足以激活(例如，逻辑高电平)的控制信号，并且晶体管566可以从逻辑572接收足以激活(例如，逻辑高电平)的控制信号。以这种方式，局部存取线202可以连接到其相应的全局存取线302、电流源562以及比较器576的第一(例如，非反相)输入。
在603处，在施加参考电流的同时，当选定存取线的近端的电压电平超过(例如，被认为超过)第一电压电平时，可以识别第一事件。例如，参考图5，电压节点578可以被配置为接收第一电压电平作为参考电压Vref。节点574的电压电平可以被认为表示局部存取线202的近端的电压电平。当参考电流Iref被施加到节点574时，局部存取线202的电压电平可以按预期升高。当节点574的电压电平低于第一电压电平时，比较器576的输出可以具有第一逻辑电平，例如逻辑低电平，并且当节点574的电压电平超过(例如，高于)第一电压电平时，比较器576的输出可以具有第二逻辑电平，例如逻辑高电平。因此，比较器576的输出到其第二逻辑电平的特定转变，例如在该示例中为逻辑高电平，可以识别第一事件。
在电压节点578处于第一电压电平时，响应于比较器576的输出的逻辑电平的特定转变，逻辑572可以启动计数器580。逻辑572可以以初始计数值(例如，零的计数值)启动计数器580。逻辑572可在其输出584上进一步提供指示，该指示被配置为使电压节点578的电压电平增大到高于第一电压电平的第二电压电平。作为增大电压节点578的电压电平的结果，当电压节点578的电压电平可能超过电压节点574的电压电平时，比较器576的输出可以转变回到其第一逻辑电平。
在605处，在施加参考电流的同时，当选定存取线的近端的电压电平超过(例如，被认为超过)第二电压电平时，可以识别第二事件。例如，参考图5，当节点574的电压电平低于第二电压电平时，比较器576的输出可以具有其第一逻辑电平，并且当节点574的电压电平超过第二电压电平时，比较器576的输出可以再次转变到其第二逻辑电平，并且该特定转变可以识别第二事件。
在电压节点578处于第二电压电平时，响应于比较器576的输出的逻辑电平的特定转变，逻辑572可以停止计数器580，或者以其他方式存储与第二事件的时间相对应的计数值。
在607处，可以响应于参考电流的电流电平、第二事件与第一事件之间的时间差以及第二电压电平与第一电压电平之间的电压差来确定选定存取线的电容值。
可以使用I-V等式确定(例如，估计)电容值：
其中V1＝第一电压电平
V2＝第二电压电平
Cwl＝总电容
t2＝第二事件的时间
t1＝第一事件的时间
Iref＝参考电流
等式1可以简化为：
等式2可以另选地表达为：
需注意，等式3中的电容Cwl通常包含局部存取线202的电容连同全局存取线302及其与电流源562和比较器576的连接的寄生电容。通过在块选择晶体管346被去激活的情况下重复图6的方法，可以在与局部存取线202隔离的同时确定这些寄生电容的电容值，并且去除了寄生电容的影响的校正电容值可以有利于更精确地确定(例如，估计)局部存取线202本身的电容。
第一电压电平和第二电压电平的电压电平可以被选择成使得第一事件与第二事件之间的时间差是选定存取线的预期RC时间常数的倍数。对于一些实施例，第一电压电平和第二电压电平的电压电平可以被选择成使得在第一事件与第二事件之间预期时间差是选定存取线的预期RC时间常数的至少两倍。对于其他实施例，第一电压电平和第二电压电平的电压电平可以被选择成使得在第一事件与第二事件之间预期时间差是选定存取线的预期RC时间常数的至少五倍。另外，对于一些实施例，第一电压电平的电压电平可以被选择成使得达到第一事件的时间是选定存取线的预期RC时间常数的倍数。
计数器580的相关联的时钟信号可以具有大约30ns的周期。相关联的时钟信号的周期的较低值(例如，较高的频率)可以有利于更精确地确定时序值。通常，可以将计数器580的相关联的时钟信号的周期选择为小于选定存取线的预期RC时间常数。对于一些实施例，计数器580的相关联的时钟信号的周期可以比选定存取线的预期RC时间常数小至少一个数量级。对于其他实施例，计数器580的相关联的时钟信号的周期可以比选定存取线的预期RC时间常数小两个数量级。
图7是根据一实施例的操作存储器的方法。该方法可以采用计算机可读指令的形式，例如，存储到指令寄存器128中的计算机可读指令。此类计算机可读指令可以由控制器(例如，控制逻辑116)执行，以促使存储器(例如，存储器的相关组件)执行该方法。
在711处，可以向多个存取线中的选定存取线施加参考电流，例如局部存取线202。例如，选定存取线(例如局部存取线202)可以例如通过其相应的全局存取线302连接到参考电流源。选定存取线可以进一步被连接到比较器的第一输入，该比较器的第二输入被连接到被配置为接收参考电压(例如可变参考电压)的电压节点。例如，参考图5，块选择晶体管346可以从块选择线348接收足以激活(例如，逻辑高电平)的控制信号，晶体管564可以从节点570接收足以激活(例如，逻辑高电平)的控制信号，并且晶体管566可以从逻辑572接收足以激活(例如，逻辑高电平)的控制信号。以这种方式，局部存取线202可以连接到其相应的全局存取线302、电流源562以及比较器576的第一(例如，非反相)输入。当参考电流Iref被施加到节点574时，局部存取线202的电压电平可以按预期升高。
在713处，响应于在施加参考电流的同时选定存取线的近端的电压电平超过特定电压电平，可以将选定存取线与参考电流隔离。例如，参考图5，电压节点578可以被配置为接收特定电压电平作为参考电压Vref。节点574的电压电平可以被认为表示局部存取线202的近端的电压电平。当节点574的电压电平低于特定电压电平时，比较器576的输出可以具有第一逻辑电平，例如逻辑低电平，并且当节点574的电压电平超过特定电压电平时，比较器576的输出可以具有第二逻辑电平，例如逻辑高电平。因此，比较器576的输出到其第二逻辑电平的特定转变，例如在该示例中为逻辑高电平，可以识别节点574的电压电平何时超过特定电压电平。
在电压节点578处于特定电压电平时，响应于比较器576的输出的逻辑电平的特定转变，逻辑572可以例如通过对其输入582施加逻辑低电平并由此对晶体管566的控制栅极施加逻辑低电平来使晶体管566去激活。这可以将全局存取线302以及由此将局部存取线202与电流源562隔离。可以允许局部存取线202电浮动。需注意，在允许局部存取线202电浮动的同时，块选择晶体管346和晶体管564可以保持激活。
在715处，在将选定存取线与参考电流隔离之后，可以确定选定存取线的静止电压电平。静止电压电平可以表示在电浮动时选定存取线的平衡电压电平。例如，当选定存取线的近端超过特定电压电平时，由于选定存取线的RC特性，可能期望选定存取线的远端的电压电平低于特定电压电平，以及在选定存取线远端产生延迟响应。然而，由于电荷守恒，在足够的静止时间后，按预期选定存取线的近端和远端将稳定在相同的电压电平。
选定存取线可以被允许静止(例如，电浮动)一段时间，该时间段是选定存取线的预期RC时间常数的倍数。对于一些实施例，可以允许选定存取线电浮动选定存取线的预期RC时间常数的至少两倍。对于其他实施例，可以允许选定存取线电浮动选定存取线的预期RC时间常数的五倍。可以使用计数器580确定静止的周期。例如，计数器580的计数值可以被设置为初始值，并且静止周期可以对应于特定计数值。例如，在计数器580的相关时钟信号具有30ns的周期的情况下，5μs的静止周期可以近似地对应于从初始计数值零开始的计数值167。
静止电压电平可以通过例如在选定存取线电浮动时减小(例如，递减)施加到节点578的电压电平来确定。比较器576的输出到其第一逻辑电平(例如，在该示例中为逻辑低电平)的不同转变(例如不同于特定转变)可以识别节点578的电压电平何时超过节点574的电压电平。被认为引起比较器576的输出的不同转变的节点578的电压电平可以被认为表示(例如，等于)静止电压电平。节点578递减的ΔV较小值可以有利于更精确地确定静止电压电平。对于其中使用数模转换器(DAC)产生参考电压Vref的电压电平的实施例，减小参考电压Vref的电压电平可以涉及递减到DAC的输入值。
在717处，可以响应于参考电流的电流电平以及特定电压电平与静止电压电平之间的电压差来确定选定存取线的电阻值。
电阻值可以取决于所选的分布式RC模型。例如，对于Pi模型，电荷守恒定律可以得到以下等式：
其中V2＝特定电压电平
Vfinal＝静止电压电平
Cwl＝总电容
Rwl＝总电阻
Iref＝参考电流
等式4可以简化为：
等式5可以进一步简化为：
当n→∞时，等式6可以表达为：
等式7可以解析为：
等式8可以可另选地表达为：
需注意，等式9中的电阻Rwl通常包含局部存取线202的电阻连同全局存取线302及其与电流源562和比较器576的连接的电阻。通过在块选择晶体管346被去激活的情况下重复图7的方法，可以在与局部存取线202隔离的同时确定这些电阻的电阻值，并且去除了附加电阻的影响的校正电阻值可以有利于更精确地确定(例如，估计)局部存取线202本身的电阻。
图8是根据一实施例的操作存储器的方法。该方法可以采用计算机可读指令的形式，例如，存储到指令寄存器128中的计算机可读指令。此类计算机可读指令可以由控制器(例如，控制逻辑116)执行，以促使存储器(例如，存储器的相关组件)执行该方法。图8的方法可以表示图6和7的方法的处理，以同时确定电容值和电阻值。
在821处，可以向多个存取线中的选定存取线施加参考电流，例如局部存取线202。例如，选定存取线(例如局部存取线202)可以例如通过其相应的全局存取线302连接到参考电流源。选定存取线可以进一步被连接到比较器的第一输入，该比较器的第二输入被连接到被配置为接收参考电压(例如可变参考电压)的电压节点。例如，参考图5，块选择晶体管346可以从块选择线348接收足以激活(例如，逻辑高电平)的控制信号，晶体管564可以从节点570接收足以激活(例如，逻辑高电平)的控制信号，并且晶体管566可以从逻辑572接收足以激活(例如，逻辑高电平)的控制信号。以这种方式，局部存取线202可以连接到其相应的全局存取线302、电流源562以及比较器576的第一(例如，非反相)输入。
在823处，在施加参考电流的同时，当选定存取线的近端的电压电平超过(例如，被认为超过)第一电压电平时，可以识别第一事件。例如，参考图5，电压节点578可以被配置为接收第一电压电平作为参考电压Vref。节点574的电压电平可以被认为表示局部存取线202的近端的电压电平。当参考电流Iref被施加到节点574时，局部存取线202的电压电平可以按预期升高。当节点574的电压电平低于第一电压电平时，比较器576的输出可以具有第一逻辑电平，例如逻辑低电平，并且当节点574的电压电平超过第一电压电平时，比较器576的输出可以具有第二逻辑电平，例如逻辑高电平。因此，比较器576的输出到其第二逻辑电平的特定转变，例如在该示例中为逻辑高电平，可以识别第一事件。
在电压节点578处于第一电压电平时，响应于比较器576的输出的逻辑电平的特定转变，逻辑572可以启动计数器580。逻辑572可以以初始计数值(例如，零的计数值)启动计数器580。逻辑572可在其输出584上进一步提供指示，该指示被配置为使电压节点578的电压电平增大到高于第一电压电平的第二电压电平。作为增大电压节点578的电压电平的结果，当电压节点578的电压电平超过电压节点574的电压电平时，比较器576的输出可以转变回到其第一逻辑电平。
在825处，在施加参考电流的同时，当选定存取线的近端的电压电平超过(例如，被认为超过)第二电压电平时，可以识别第二事件。例如，参考图5，当节点574的电压电平低于第二电压电平时，比较器576的输出可以具有其第一逻辑电平，并且当节点574的电压电平超过第二电压电平时，比较器576的输出可以再次转变到其第二逻辑电平，并且该特定转变可以识别第二事件。
在电压节点578处于第二电压电平时，响应于比较器576的输出的逻辑电平的特定转变，逻辑572可以停止计数器580，或者以其他方式存储与第二事件的时间相对应的计数值。
在827处，响应于识别第二事件，可以将选定存取线与参考电流隔离。例如，当电压节点578处于第二电压电平时，响应于比较器576的输出的逻辑电平的特定转变，逻辑572可以例如通过对其输入582施加逻辑低电平来使晶体管566去激活。这可以将全局存取线302以及由此将局部存取线202与电流源562隔离。可以允许局部存取线202电浮动。需注意，在允许局部存取线202电浮动的同时，块选择晶体管346和晶体管564可以保持激活。
在829处，在将选定存取线与参考电流隔离之后，可以确定选定存取线的静止电压电平。如参考图7所讨论的，静止电压电平可以表示在电浮动时选定存取线的平衡电压电平。
在831处，可以响应于参考电流的电流电平以及静止电压电平与第二电压电平之间的电压差来确定选定存取线的电阻值。如参考图7所讨论的，当块选择晶体管346被去激活时，可以通过重复图8的方法来校正该电阻值。
在833处，可以响应于参考电流的电流电平、第二事件与第一事件之间的时间差以及第二电压电平与第一电压电平之间的电压差来确定选定存取线的电容值。如参考图6所讨论的，当块选择晶体管346被去激活时，可以通过重复图8的方法来校正该电容值。
图9描绘了根据一实施例的图5的各种参数的时序。图9可以对应于参考图8所述讨论类型的方法。迹线941可以对应于参考电流Iref随时间变化的电流电平。迹线943可以对应于参考电压Vref随时间变化的电压电平。迹线945可以对应于选定存取线的近端随时间变化的电压电平(例如，如在节点574处表示的)。迹线947可以对应于选定存取线的远端随时间变化的电压电平。需注意，迹线947可以表示所期望的对参考电流的延迟响应，并且迹线947的电压电平在实践中可能无法确定。迹线949可以对应于比较器576的输出随时间变化的逻辑电平。
在时间t0处，可以连接选定存取线以接收参考电流Iref。参考电压Vref可以具有第一电压电平V1。并且，响应于Vref的电压电平超过选定存取线的电压电平，比较器576的输出可以具有逻辑低电平。响应于参考电流，迹线945按预期将增大。
在时间t1处，响应于选定存取线的电压电平增加到高于第一电压电平V1的程度，比较器576的输出的逻辑电平可以转变为逻辑高电平。作为响应，参考电压Vref的电压电平可以增大到第二电压电平V2。响应于参考电压Vref的电压电平增大到超过选定存取线的电压电平的电压电平，比较器的输出可以转变回到逻辑低电平。
在时间t2处，响应于选定存取线的电压电平增加到高于第二电压电平的程度，比较器576的输出的逻辑电平可以再次转变为逻辑高电平。作为响应，选定存取线可以与参考电流Iref隔离。选定存取线可以被允许电浮动。随着选定存取线电浮动，迹线945的电压电平按预期可以减小到静止(例如，平衡的)电压电平。在被认为是选定存取线的预期RC时间常数的倍数的一段时间之后，可以认为选定存取线已达到其静止电压电平。
在时间t3处，在选定存取线的电压电平被认为达到静止电压电平Vfinal之后，参考电压Vref的电压电平可以被减小(例如递减)，直到比较器576的输出转变回到逻辑低电平为止，例如，指示电压电平Vref已经减小到低于静止电压电平Vfinal的电压电平。对于一些实施例，可以认为在时间t4被认为导致比较器576的输出转变的参考电压Vref的电压电平等于静止电压电平Vfinal。对于参考电压电平Vref的递减，较小的ΔV值可以有利于更精确地确定静止电压电平Vfinal。
结论
尽管本文中已经图示和描述了特定的实施例，但是本领域的普通技术人员将理解，被计算为实现相同目的的任何布置都可以代替所示的特定实施例。实施例的许多适应修改对于本领域普通技术人员将是显而易见的。因此，本申请旨在涵盖实施例的任何适应修改或变型。

Claims (20)

1.一种存储器装置，其包括：
存储器单元阵列；
多个存取线，其中所述多个存取线中的每个存取线连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及
控制器，所述控制器用于访问所述存储器单元阵列，其中所述控制器被配置为促使所述存储器装置：
向所述多个存取线中的选定存取线施加参考电流；
在施加所述参考电流的同时，当所述选定存取线的近端的电压电平被认为超过第一电压电平时识别第一事件；
在施加所述参考电流的同时，当所述选定存取线的所述近端的所述电压电平被认为超过第二电压电平时识别第二事件，所述第二电压电平高于所述第一电压电平；以及
响应于所述参考电流的电流电平、所述第二事件与所述第一事件之间的时间差，以及所述第二电压电平与所述第一电压电平之间的电压差，确定所述选定存取线的电容值。
2.根据权利要求1所述的存储器装置，其中所述控制器被配置为促使所述存储器装置向所述选定存取线施加所述参考电流包括：所述控制器被配置为促使所述存储器装置将所述选定存取线连接到电流源。
3.根据权利要求2所述的存储器装置，其中所述多个存取线是多个局部存取线，其中所述选定存取线是所述多个局部存取线中的选定局部存取线，并且其中所述控制器被配置为促使所述存储器装置将所述选定局部存取线连接到所述电流源包括：所述控制器被配置为促使所述存储器装置通过特定全局存取线将所述选定局部存取线连接到所述电流源，其中所述特定全局存取线选择性地连接到所述选定局部存取线并选择性地连接到所述多个局部存取线中的不同的局部存取线。
4.根据权利要求3所述的存储器装置，其中所述控制器被配置为促使所述存储器装置确定所述选定存取线的所述电容值包括：所述控制器被配置为促使所述存储器装置在连接到所述特定全局存取线的同时确定所述选定存取线的第一电容值，并且在所述特定全局存取线与所述选定局部存取线隔离的同时确定第二电容值，以及响应于所述第一电容值和所述第二电容值确定所述选定存取线的校正电容值。
5.根据权利要求1所述的存储器装置，其进一步包括：
比较器，所述比较器具有第一输入、第二输入和输出，所述第一输入选择性地连接到所述选定存取线的所述近端，所述第二输入连接到被配置为接收可变参考电压电平的电压节点；
其中所述控制器被配置为促使所述存储器装置当所述选定存取线的所述近端的所述电压电平被认为超过所述第一电压电平时识别所述第一事件包括：所述控制器被配置为促使所述存储器装置：
在所述比较器的所述第一输入连接到所述选定存取线的同时，向所述比较器的所述第二输入施加所述第一电压电平；以及
在向所述比较器的所述第二输入施加所述第一电压电平的同时确定所述比较器的所述输出何时进行特定转变。
6.根据权利要求5所述的存储器装置，其中所述控制器被配置为促使所述存储器装置当所述选定存取线的所述近端的所述电压电平被认为超过所述第二电压电平时识别所述第二事件包括：所述控制器被配置为促使所述存储器装置：
在所述比较器的所述第一输入连接到所述选定存取线的同时，向所述比较器的所述第二输入施加所述第二电压电平；以及
在向所述比较器的所述第二输入施加所述第二电压电平的同时确定所述比较器的所述输出何时进行所述特定转变。
7.根据权利要求1所述的存储器装置，其中所述控制器被配置为促使所述存储器装置确定所述选定存取线的所述电容值包括：所述控制器被配置为促使所述存储器装置根据等式Cwl＝Iref*(t2-t1)/(V2-V1)来确定所述选定存取线的所述电容值，其中Cwl是所述选定存取线的所述电容值，Iref是所述参考电流的所述电流电平，t2是所述第二事件的时间，t1是所述第一事件的事件，V2是所述第二电压电平，而V1是所述第一电压电平。
8.根据权利要求1所述的存储器装置，其中所述第一电压电平和所述第二电压电平被选择成使得所述第二事件与所述第一事件之间的时间差是所述选定存取线的预期RC时间常数的倍数。
9.根据权利要求8所述的存储器装置，其中所述第一电压电平和所述第二电压电平被选择成使得所述第二事件与所述第一事件之间的所述时间差是所述选定存取线的所述预期RC时间常数的至少两倍。
10.一种存储器装置，其包括：
存储器单元阵列；
多个存取线，其中所述多个存取线中的每个存取线连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及
控制器，所述控制器用于访问所述存储器单元阵列，其中所述控制器被配置为促使所述存储器装置：
向所述多个存取线中的选定存取线施加参考电流；
响应于在施加所述参考电流的同时所述选定存取线的近端的电压电平被认为超过特定电压电平，将所述选定存取线与所述参考电流隔离；
将所述选定存取线与所述参考电流隔离之后，确定所述选定存取线的静止电压电平；以及
响应于所述参考电流的电流电平以及所述特定电压电平与所述静止电压电平之间的电压差，确定所述选定存取线的电阻值。
11.根据权利要求10所述的存储器装置，其中所述控制器被配置为促使所述存储器装置向所述选定存取线施加所述参考电流包括：所述控制器被配置为促使所述存储器装置将所述选定存取线连接到电流镜。
12.根据权利要求10所述的存储器装置，其中所述多个存取线是多个局部存取线，其中所述选定存取线是所述多个局部存取线中的选定局部存取线，并且其中所述控制器被配置为促使所述存储器装置将所述选定局部存取线连接到电流源包括：所述控制器被配置为促使所述存储器装置：
激活所述选定局部存取线与特定全局存取线之间的第一晶体管，其中所述特定全局存取线进一步地通过第二晶体管选择性地连接到所述多个局部存取线中的不同的局部存取线；
激活所述特定全局存取线与特定节点之间的第三晶体管；以及
激活所述特定节点与所述电流源之间的第四晶体管。
13.根据权利要求12所述的存储器装置，其中所述控制器被配置为促使所述存储器装置确定所述选定存取线的所述电阻值包括：所述控制器被配置为促使所述存储器装置在所述第一晶体管被激活的同时确定所述选定存取线的第一电阻值，在所述第一晶体管被去激活的同时确定第二电阻值，并响应于所述第一电阻值和所述第二电阻值来确定所述选定存取线的校正电阻值。
14.根据权利要求12所述的存储器装置，其进一步包括：
比较器，所述比较器具有第一输入、第二输入和输出，所述第一输入连接到所述特定节点，所述第二输入连接到被配置为接收可变参考电压电平的电压节点；
其中所述控制器被配置为响应于在施加所述参考电流的同时所述选定存取线的所述近端的所述电压电平被认为超过所述特定电压电平而促使所述存储器装置将所述选定存取线与所述参考电流隔离包括：所述控制器被配置为促使所述存储器装置：
在所述第一晶体管、所述第三晶体管和所述第四晶体管各自均被激活时，向所述比较器的所述第二输入施加所述特定电压电平；
在向所述比较器的所述第二输入施加所述特定电压电平的同时确定所述比较器的所述输出何时进行特定转变；以及
响应于在向所述比较器的所述第二输入施加所述特定电压电平的同时所述比较器的所述输出进行所述特定转变而将所述第四晶体管去激活。
15.根据权利要求10所述的存储器装置，其中所述控制器被配置为促使所述存储器装置确定所述选定存取线的所述电阻值包括：所述控制器被配置为促使所述存储器装置根据等式Rwl＝3*(V2–V最终)/Iref来确定所述选定存取线的所述电阻值，其中Rwl是所述选定存取线的所述电阻值，Iref是所述参考电流的所述电流电平，V2是第二电压电平，V最终是所述静止电压电平。
16.一种存储器装置，其包括：
存储器单元阵列；
多个存取线，其中所述多个存取线中的每个存取线连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及
控制器，所述控制器用于访问所述存储器单元阵列，其中所述控制器被配置为促使所述存储器装置：
向所述多个存取线中的选定存取线施加参考电流；
在施加所述参考电流的同时，当所述选定存取线的近端的电压电平被认为超过第一电压电平时识别第一事件；
在施加所述参考电流的同时，当所述选定存取线的所述近端的所述电压电平被认为超过第二电压电平时识别第二事件，所述第二电压电平高于所述第一电压电平；
响应于识别所述第二事件，将所述选定存取线与所述参考电流隔离；
将所述选定存取线与所述参考电流隔离之后，确定所述选定存取线的静止电压电平；
响应于所述参考电流的电流电平以及所述第二电压电平与所述静止电压电平之间的电压差，确定所述选定存取线的电阻值；以及
响应于所述参考电流的所述电流电平、所述第二事件与所述第一事件之间的时间差，以及所述第二电压电平与所述第一电压电平之间的电压差，确定所述选定存取线的电容值。
17.根据权利要求16所述的存储器装置，其中所述多个存取线是多个局部存取线，其中所述选定存取线是所述多个局部存取线中的选定局部存取线，并且其中所述控制器被配置为促使所述存储器装置向所述选定局部存取线施加所述参考电流包括：所述控制器被配置为促使所述存储器装置：
激活所述选定局部存取线与特定全局存取线之间的第一晶体管，其中所述特定全局存取线进一步地通过第二晶体管选择性地连接到所述多个局部存取线中的不同的局部存取线；
激活所述特定全局存取线与特定节点之间的第三晶体管；以及
激活所述特定节点与产生所述参考电流的电流源之间的第四晶体管。
18.根据权利要求17所述的存储器装置，其进一步包括：
比较器，所述比较器具有第一输入、第二输入和输出，所述第一输入连接到所述特定节点，所述第二输入连接到被配置为接收可变参考电压电平的电压节点；
其中所述控制器被配置为促使所述存储器装置当所述选定存取线的所述近端的所述电压电平被认为超过所述第二电压电平时识别所述第二事件包括：所述控制器被配置为促使所述存储器装置：
在所述第一晶体管、所述第三晶体管和所述第四晶体管各自均被激活时，向所述电压节点施加所述第二电压电平；以及
在向所述电压节点施加所述第二电压电平的同时确定所述比较器的所述输出何时进行特定转变。
19.根据权利要求18所述的存储器装置，其中所述控制器被配置为促使所述存储器装置确定所述选定存取线的所述静止电压电平包括：所述控制器被配置为促使所述存储器装置：
在所述第四晶体管被停用的同时，以及所述第一晶体管和所述第三晶体管各自被激活的同时，降低施加到所述电压节点的电压电平；以及
在向所述电压节点施加所述第二电压电平的同时确定所述比较器的所述输出何时进行不同的转变。
20.根据权利要求19所述的存储器装置，其中所述控制器被配置为促使所述存储器装置降低施加至所述电压节点的所述电压电平包括：所述控制器被配置为促使所述存储器装置递减施加于所述电压节点的所述电压电平。
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