KR20120084268A - 3차원 메모리 어레이 구조 - Google Patents

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KR20120084268A
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Abstract

선택된 비트 라인에 서로 다른 바이어스 조건을 적용함으로써 어레이 내 메모리 셀들 간에 임계 전압 변화를 보상하기 위한 기술이 여기서 설명된다. 3차원 어레이 내 메모리 셀의 다양한 레벨에, 전역 비트라인을 연결하기 위한 기술이 여기서 또한 설명되며, 이는 전역 비트라인 간에 커패시턴스 차이의 최소화를 제공할 수 있다.

Description

3차원 메모리 어레이 구조 {ARCHITECTURE FOR A 3D MEMORY ARRAY}
본 발명은 3차원 어레이를 제공하기 위해 멀티 레벨의 메모리 셀이 배열되는 메모리 소자와 같이, 어레이 내에서 셀 특성의 변화가 바뀔 수 있는 고밀도 메모리 소자에 관한 것이다.
집적 회로 내 소자의 임계 치수(CD)는 공통 셀 기술의 한계까지 축소되고 있고, 어레이들은 점점 커지고 있으며, 어레이 내 메모리 셀은 마진(margin) 감지에 영향을 미치는 방식으로 변하는 특성을 가질 수 있다. 고밀도 구현을 위한 일 경향에서, 저장 용량을 높이고 비트 당 단가를 낮추기 위해, 설계자들은 멀티 레벨의 메모리 셀을 적층하는 기술을 살펴보고 있다. 예를 들어, Lai, 외 "A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory", IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006, 및 Jung 외, "Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node", IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006에서, 전하 트래핑 메모리 기술에 박막 트랜지스터 기술이 적용된다.
또한, Johnson 외, "512-Mb PROM With a Three-Dimesional Array of Diode/Anti-fuse Memory Cells", IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003에 안티-퓨즈 메모리를 위해 크로스-포인트 어레이 기술이 적용되었다. Johnson의 설계에서, 멀티 레벨의 워드라인 및 비트라인이 제공되고, 교차점에서 메모리 요소들이 위치한다. 메모리 요소들은 워드라인에 연결되는 p+형 폴리실리콘 애노드와, 비트라인에 연결되는 n형 폴리실리콘 캐소드를 포함하며, 애노드 및 캐소드는 안티-퓨즈 물질에 의해 분리된다.
3차원 어레이에서, 다양한 레벨에서 구조물의 전기적 특성 차이는 다양한 레벨에 있는 메모리 셀의 메모리 상태에 대응하는 임계 전압 변화를 포함한, 프로그래밍, 소거, 및 전하 저장의 동역학의 차이를 이끌 수 있다. 따라서, 모든 레벨에 대해 수용가능한 마진 내에서 동일한 임계 전압을 달성하기 위해, 프로그래밍 및 소거 프로세스는 어떤 방식으로 표적 셀의 레벨과 함께 변화하도록 구성되어야 한다. 이러한 변화는 메모리 셀의 내구성 문제 및 그외 다른 복잡도를 야기할 수 있다.
3차원 어레이에서, 어레이의 다양한 레벨에 액세스하는데 사용하기 위해 배열되는 전역 비트라인과 같은 액세스 라인은, 액세스 라인에 연결된 회로에 의해 맞닥뜨리는 커패시턴스 및 인덕턴스와 같은 특성이 액세스되고 있는 셀의, 어레이 내 어느 레벨인지, 등과 같은 위치에 따라 변할 수 있도록, 배치될 수 있다. 예를 들어, 전역 비트라인은 메모리 셀을 읽고 쓰는 데 사용되는 디코더 회로로 연장되는 것이 일반적이다. 다양한 레벨에 대한 수직 연결 간의 차이와, 레벨들 간의 다른 차이는 전역 비트라인 간에 커패시턴스 변화를 야기할 수 있다. 이러한 커패시턴스 변화는 읽기, 프로그램, 및 소거 작업 중 전역 비트라인 전압에 영향을 미치며, 프로그래밍된 상태와 소거된 상태 사이의 큰 읽기 마진과, 최악의 경우의 커패시턴스를 보상하기 위한 느린 감지 시간과 같은, 규약 요건을 야기할 수 있다.
따라서, 어레이 내 셀 특성의 변화를 보상하는 기술을 제공하고, 레벨들 간의 차이로부터 나타나는 복잡성을 감소시키는 3차원 집적 회로 메모리를 제공하는 것이 바람직하다.
선택된 비트 라인에 서로 다른 바이어스 조건을 적용함으로써 어레이 내 메모리 셀들 간에 임계 전압 변화를 보상하기 위한 기술이 여기서 설명된다.
보상 기술은 3차원 어레이를 포함하는 메모리 구조와, 3차원 어레이를 포함하지 않는 메모리 구조에서 전개될 수 있고, 동적 셀 특성의 관리를 제공하여 임계 전압 변화를 도출한다.
3차원 어레이에서, 어레이 내 각각의 레벨 내 비트라인, 특히, 로컬 비트라인에 서로 다른 읽기 바이어스 조건을 적용함으로써 레벨들 간의 임계 전압 변화를 보상하는 레벨-의존 읽기 작업이 설명된다.
3차원 어레이 내 메모리 셀의 다양한 레벨에, 전역 비트라인을 포함한, 액세스 라인들을 연결하기 위한 기술이 여기서 또한 설명되며, 이는 전역 비트라인 간에 커패시턴스 차이의 최소화를 제공할 수 있다.
도 1은 여기서 설명되는 대로 작동할 수 있는 NAND 플래시 메모리 어레이를 포함하는 집적 회로의 개략적 블록도다.
도 2는 3차원 NAND 플래시 메모리 어레이의 부분 개략도다.
도 3은 3차원 NAND 플래시 메모리 어레이의 일례의 부분 사시도다.
도 4는 하측 레벨에 메모리 셀 채널 영역을 형성하는 반도체 물질 스트립의 두께가 상측 레벨의 두께보다 큰 경우의 예를 도시한다.
도 5는 서로 다른 4개의 레벨에 다수의 프로그래밍된 메모리 셀에 대한 임계 전압의 예시적 분포를 도시한다.
도 6은 여기서 설명되는 대로 레벨-의존 읽기 작업을 실행하기 위한 작동 시퀀스의 순서도다.
도 7은 선택된 메모리 셀 상에서 레벨-의존 읽기 작업을 실행하는데 사용하기 적합한 회로의 개략도다.
도 8은 레벨-의존 읽기 작업을 실행하기 위해 도 7에 도시되는 회로를 작동하기 위한 예시적인 타이밍도다.
도 9는 복수의 레벨의 메모리 셀을 갖는 복수의 블록에 대한 전역 비트라인의 연결의 예시적 레이아웃 모습을 도시한다.
도 10, 11, 12, 13은 도 9에 도시되는 구조물의 수직 커넥터의 단면도를 도시한다.
도 14는 메모리 셀의 복수의 레벨에 각각 연결되는 전역 비트라인을 갖는 3차원 메모리 어레이를 포함하는 집적 회로의 단순한 블록도다.
도 15는 일 디코딩 구조에서 페이지 버퍼에 전역 비트라인이 연결되는 방식을 도시하는 개략도다.
도 16은 메모리 셀의 복수의 레벨에 각각 연결되는 전역 비트라인을 갖는 3차원 NAND 플래시 메모리 어레이 구조의 사시도다.
도 17은 도 16에 도시되는 구조로 배열되는 메모리 셀들을 갖는 복수의 멀티레벨 블록에 대한 전역 비트라인의 연결의 예시적 레이아웃 화면을 도시한다.
선택된 비트라인에 서로 다른 바이어스 조건을 적용함으로써 어레이 내 메모리 셀들 간에 임계 전압 변화를 보상하기 위한 기술이 여기서 설명된다.
보상 기술은 3차원 어레이를 포함한 메모리 구조에서 전개될 수 있고, 3차원 어레이를 포함하지 않는 메모리 구조에도 적용될 수 있어서, 임계 전압 변화를 야기하는 동적 셀 특성의 관리를 제공할 수 있다.
여기서 설명되는 집적 회로 소자는 메모리 어레이 및 바이어스 회로를 포함한다. 바이어스 회로는, 읽기 작업 중 또는 셀 상의 다른 작업 중 선택된 메모리 셀에 대한 비트라인에 서로 다른 바이어스 조건을 적용함으로써, 메모리 어레이의 물리적 구조 내에 선택된 메모리 셀의 위치와 상관되는 임계 전압의 변화를 보상하고, 임계 전압은 어레이 내 메모리 셀의 메모리 상태에 대응한다. 3차원 어레이 내 메모리 셀의 레벨 또는 평면과 상관된 변화와 같은, 메모리 어레이의 물리적 배열 내 선택된 메모리 셀의 위치와 상관된 임계 전압의 변화는, 셀 당 2비트 이상을 저장하기 위해 복수의 임계 레벨을 구축하도록 유도되는 임계 전압의 변화와 구별되어야 한다.
서로 다른 바이어스 조건은 페이지 액세스 중과 같이 복수의 비트라인에 동시에 인가될 수 있고, 페이지 내 셀들은 어레이 내 서로 다른 위치에 배치될 수 있다. 바이어스 조건은, 페이지 읽기 중과 같이, 단일한 읽기 명령에 따라 복수의 메모리 셀로부터 데이터를 제공하는 읽기 액세스 중 시간 상 겹쳐지도록 인가될 경우, 본 설명의 목적을 위해 "동시에" 인가된다.
3차원 어레이에서, 어레이의 각각의 레벨의 로컬 비트라인에 서로 다른 읽기 바이어스 조건을 적용함으로써 레벨들 간에 임계 전압 변화를 보상하는 레벨-의존 읽기 작업이 설명된다. 레벨-의존 읽기 작업은 서로 다른 워드라인 WL 전압의 인가없이, 또는, 이를 허용하는 어레이 구조에서 WL 전압의 변화와 조합하여, 전개될 수 있다.
여기서 설명되는 집적 회로는 메모리 셀의 복수의 레벨을 포함하는 메모리 어레이를 포함한다. 복수의 레벨들의 레벨은 로컬 비트라인과, 로컬 비트라인에 연결되는 메모리 셀을 포함한다. 전역 비트라인은 어레이 내 로컬 비트라인의 대응 세트에 연결된다. 집적 회로는 메모리 어레이 내 메모리 셀을 선택하기 위한 디코딩 회로를 포함한다. 집적 회로는 선택된 바이어스 전압을 제공하기 위해 전역 비트라인에 연결되는 바이어스 회로를 더 포함한다. 바이어스 회로는 제어 신호에 따라, 선택된 메모리 셀에 대응하는 전역 비트라인을 위한 바이어스 전압을 선택한다.
전역 비트라인 간에 커패시턴스 차이를 최소화시키기 위해 제공될 수 있는 3차원 어레이 내 메모리 셀의 다양한 레벨에 전역 비트라인을 연결하기 위한 기술이 여기서 또한 설명된다. 일 형태에서, 다양한 레벨에 대한 커넥터는, 전역 비트라인 각각에 연결되는 레벨의 레벨 인덱스의 통계 함수(가령, 합, 평균, 등)이 상수로 동일하도록, 전역 비트라인 상에 배열된다.
여기서 설명되는 집적 회로는 복수의 블록을 포함한다. 복수의 블록 내 블록들은 복수의 레벨 L(z)을 포함한다. 복수의 레벨의 레벨 L(z)은, 어레이 내 대응 메모리 셀에 연결되는, 로우(row)를 따라 복수의 워드라인과, 칼럼을 따라 복수의 로컬 비트라인을 갖는 메모리 셀의 2차원 어레이를 각자 포함한다. 집적 회로는 복수의 전역 비트라인을 더 포함한다. 복수의 전역 비트라인 내 전역 비트라인들은 복수의 커넥터를 포함한다. 주어진 전역 비트라인에 연결되는 복수의 커넥터 내 커넥터들은 복수의 블록 내 대응 로컬 비트라인에 연결된다. 여기서 설명되는 실시예에서, 주어진 전역 비트라인 상에는, 복수의 블록 중 하나 내 대응 로컬 비트라인이 복수의 블록 중 다른 하나의 대응 로컬 비트라인과는 다른 레벨 L(z) 상에 놓인다. 동일한 전역 비트라인을 따라 서로 다른 블록 내 서로 다른 레벨에 상기 전역 비트라인을 연결함으로써, 전역 비트라인의 커패시턴스가 조정될 수 있다. 또한, 메모리 셀의 복수의 블록을 공유하는 한 세트의 전역 비트라인에 이러한 설계 기법을 적용함으로써, 상기 한 세트의 전역 비트라인의 각각의 부재의 커패시턴스가 동일한 값에 가까워질 수 있다. 바이어스 회로는, 선택된 메모리 셀의 레벨 L(z)에 기초하여, 선택된 메모리 셀의 메모리 상태에 대응하는 임계 전압의 변화를 보상하는 복수의 전역 비트라인에 연결될 수 있다.
본 발명의 실시예의 상세한 설명이 도 1-17을 참조하여 제공된다.
도 1은 여기서 설명되는 바와 같이 작동할 수 있는 NAND 플래시 메모리 어레이(160)를 포함하는 집적 회로(175)의 간단한 블록도다. 일부 실시예에서, 어레이(160)는 멀티 레벨의 셀을 포함할 수 있다. 로우 디코더(161)는 메모이 어레이(160) 내 로우를 따라 배열되는 복수의 워드라인(162)에 연결된다. 블록(166)의 칼럼 디코더는 본 예에서 데이터 버스(167)를 통해 한 세트의 페이지 버퍼(163)에 연결된다. 전역 비트라인(164)은 메모리 어레이(160) 내 칼럼을 따라 배열되는 로컬 비트라인(도시되지 않음)에 연결된다. 버스(165) 상에서 칼럼 디코더(블록(166)) 및 로우 디코더(블록(161))에 어드레스가 공급된다. 범용 프로세서 또는 전용 애플리케이션 회로, 또는 어레이(160)에 의해 지원되는 시스템-온-칩 기능을 제공하는 모듈들의 조합과 같은, 집적 회로 상의 다른 회로(174)(가령, 입/출력 포트 포함)로부터 데이터-인 라인(173)을 통해 데이터가 공급된다. 라인(173)을 통해 입/출력 포트에, 또는, 집적 회로(175) 내부 또는 외부의 다른 데이터 수신지에, 데이터가 공급된다.
상태 머신(169)으로 본 예에서 구현되는 컨트롤러는 여기서 설명되는 다양한 작동을 수행하기 위해 블록(168)의 전압 공급원을 통해 발생되거나 제공되는 바이어스 배열 공급 전압의 인가를 제어하기 위한 신호를 제공한다. 이러한 작동은, 어레이(160)의 각각의 레벨에 대해 서로 다른 읽기 바이어스 조건을 갖는, 소거, 프로그램, 및 레벨-의존 읽기를 포함한다. 컨트롤러는 당 분야에 잘 알려진 바와 같이 전용 로직 회로를 이용하여 구현될 수 있다. 대안의 실시예에서, 컨트롤러는 범용 프로세서를 포함하고, 이는 동일한 집적 회로 상에 구현되어 장치의 작동을 제어하기 위해 컴퓨터 프로그램을 실행한다. 또 다른 실시예에서, 전용 로직 회로 및 범용 프로세서의 조합을 이용하여 컨트롤러를 구현한다.
명료성을 위해, 여기서 "프로그램"(program)이라는 용어는 메모리 셀의 임계 전압을 증가시키는 작업을 의미한다. 프로그래밍된 메모리 셀에 저장된 데이터는 "0" 또는 "1"로 표현될 수 있다. 여기서 "소거"(erase)라는 용어는 메모리 셀의 임계 전압을 감소시키는 작업을 의미한다. 소거 메모리 셀에 저장된 데이터는 프로그래밍된 상태의 역으로, "1" 또는 "0"으로, 표현될 수 있다. 또한, 밀티비트 셀은 다양한 임계 레벨로 프로그래밍될 수 있고, 단일한 최저 임계 레벨 또는 최고 임계 레벨로 소거될 수 있다. 더욱이, 여기서 "쓰기"(write)라는 용어는 메모리 셀의 임계 전압을 변화시키는 작업을 말하며, 프로그램 및 소거를 모두 포괄하는 의도를 갖는다.
도 2는 도 1의 경우와 유사한 장치에 이용가능한 3차원 NAND 플래시 메모리 어레이의 일부분의 개략도다. 본 예에서, 메모리 셀의 3개의 레벨이 도시되며, 이는 여러 개의 레벨을 포함할 수 있는 메모리 셀의 블록을 나타낸다.
워드라인 WLn -1, WLn, WLn +1을 포함하는 복수의 워드라인이 제 1 방향을 따라 평행하게 연장된다. 워드라인은 로우 디코더(261)와 전기적으로 연결된다. 워드라인은 메모리 셀의 게이트에 연결되며, 게이트는 직렬로 NAND 스트링으로 배열된다. 워드라인 WLn은 워드라인을 나타낸다. 도 2에 도시되는 바와 같이, 워드라인 WLn은 워드라인 WLn 아래에 놓인 다양한 레벨 각각의 메모리 셀의 게이트에 수직으로 연결된다.
복수의 로컬 비트라인이 칼럼을 따라 배열되어 메모리 어레이의 다양한 레벨에 NAND 스트링을 형성한다. 도 2에 도시되는 바와 같이, 어레이는 제 3 레벨 상에 로컬 비트라인 BL31과, 제 2 레벨 상에 로컬 비트라인 BL21과, 제 1 레벨 상에 로컬 비트라인 BL11을 포함한다.
메모리 셀은 대응 워드라인과 대응 로컬 비트라인 사이에 유전 전하 트래핑 구조를 갖는다. 본 도해에서, 단순함을 위해 NAND 스트링에 3개의 메모리 셀이 존재한다. 예를 들어, 제 3 레벨 상에서 로컬 비트라인 BL31에 의해 형성되는 하나의 NAND 스트링은 메모리 셀(220, 222, 224)을 포함한다. 전형적인 구현예에서, NAND 스트링은 16개, 32개, 또는 그 이상의 메모리 셀을 포함할 수 있다.
스트링 선택 라인 SSLn -1, SSLn, SSLn +1을 포함하는 복수의 스트링 선택 라인이 그룹 디코더(258)(로우 디코더(261)의 일부분일 수 있음)와 전기적으로 연결된다. 스트링 선택 라인은 메모리 셀 NAND 스트링의 제 1 단부에 배열되는 스트링 선택 트랜지스터의 게이트에 연결된다. 도 2에 도시되는 바와 같이, 각각의 스트링 선택 라인은 다양한 레벨 각각에서 스트링 선택 트랜지스터의 칼럼의 게이트에 수직으로 연결된다. 예를 들어, 스트링 선택 라인 SSLn +1은 3개의 레벨의 스트링 선택 트랜지스터(210, 212, 214)의 게이트에 연결된다.
특정 레벨 상의 로컬 비트라인은 대응 스트링 선택 트랜지스터에 의해 특정 레벨 상의 연장부에 선택적으로 연결된다. 예를 들어, 제 3 레벨 상의 로컬 비트라인은 상기 레벨의 대응 스트링 선택 트랜지스터에 의해 연장부(240)에 선택적으로 연결된다. 마찬가지로, 제 2 레벨 상의 로컬 비트라인은 연장부(242)에 선택적으로 연결되고, 제 1 레벨 상의 로컬 비트라인은 연장부(244)에 선택적으로 연결된다.
각각의 레벨 상의 연장부는 대응 전역 비트라인에 연결되는 수직 커넥터와 접촉하기 위한 대응 접촉 패드를 포함한다. 예를 들어, 제 3 레벨의 연장부(240)는 접촉 패드(230) 및 수직 커넥터(200)를 통해 전역 비트라인 GBLn -1에 연결된다. 제 2 레벨 상의 연장부(242)는 전역 패드(232) 및 수직 커넥터(202)를 통해 전역 비트라인 GBLn에 연결된다. 제 1 레벨 상의 연장부(244)는 전역 비트라인 GBLn +1에 연결된다.
전역 비트라인 GBLn -1, GBLn, GBLn +1은 어레이 내 추가적인 블록(도시되지 않음)에 연결되고, 페이지 버퍼(263)까지 연장된다. 이러한 방식으로, 3차원 디코딩 네트워크가 구축되고, 선택된 메모리 셀의 페이지에, 하나의 워드라인, 비트라인 전부 또는 일부, 그리고 하나의 스트링 선택 라인을 이용하여 액세스한다.
블록 선택 트랜지스터가 NAND 스트링의 제 2 단부에 배열된다. 예를 들어, 블록 선택 트랜지스터(260)는 메모리 셀(220, 222, 224)에 의해 형성되는 NAND 스트링의 제 2 단부에 배열된다. 접지 선택 라인 GSL은 블록 선택 트랜지스터의 게이트에 연결된다. 접지 선택 라인 GSL은 로우 디코더(261)와 전기적으로 연결되어, 여기서 설명되는 작업 중 바이어스 전압을 수신한다.
블록 선택 트랜지스터는, 공통 소스 라인 CSL 상에 제공되는 기준 전압에 블록 내 모든 NAND 스트링의 제 2 단부를 선택적으로 연결하는데 사용된다. 공통 소스 라인 CLS은 여기서 설명되는 작업 중 바이어스 회로(도시되지 않음)로부터 바이어스 전압을 수신한다. 여기서 설명되는 일부 작업에서, CSL은 접지에 또는 접지 근처에 있는 종래의 "소스" 역할보다는 NAND 스트링의 대향 단부에 연결되는 비트라인의 전압보다 높은 기준 전압으로 바이어스된다.
도 3은 선택된 셀의 레벨과 상관된 임계 전압의 변화를 보상하기 위해, 읽기 작업 중 레벨-의존 바이어스를 인가할 수 있는 3차원 NAND 플래시 메모리 어레이의 일례의 부분 사시도다. 도 3에서, 3차원 어레이를 구성하는 워드라인 및 비트라인의 모습을 보여주기 위해 충전 물질이 제거되어 있다.
메모리 어레이는 아래의 반도체 또는 다른 구조물(도시되지 않음) 위의 절연층(310) 상에 형성된다. 메모리 어레이는 로우 디코더에 대한 연결을 위해 배열되고, 워드라인 WL1, WL2로 작용하는, 복수의 전도 라인(325-1, 325-2)을 포함한다. 전도 라인(325-1, 325-2)의 상부 표면 상에 실리사이드 층이 형성될 수 있다.
전도 라인(325-1, 325-2)은 다양한 레벨에서 로컬 비트라인으로 작용하는 반도체 물질 스트립과 공형이다. 예를 들어, 반도체 물질 스트립(312)은 제 3 레벨의 로컬 비트라인으로 작용하고, 반도체 물질 스트립(313)은 제 2 레벨의 로컬 비트라인으로 작용하며, 반도체 물질 스트립(314)은 제 1 레벨의 로컬 비트라인으로 작용한다. 반도체 물질 스트립은 절연층(도시되지 않음)에 의해 분리된다.
반도체 물질 스트립은 p형 반도체 물질일 수 있다. 전도 라인(325-1, 325-2)은 동일한 또는 서로 다른 전도도 타입을 갖는 반도체 물질일 수도 있고, 이와 다른 전도성의 워드라인 물질일 수도 있다. 예를 들어, 반도체 물질 스트립은 p형 폴리실리콘 또는 p형 단결정 실리콘을 이용하여 제조될 수 있고, 전도 라인(325-1, 325-2)은 비교적 강하게 도핑된 p+형 폴리실리콘을 이용하여 제조될 수 있다.
대안으로서, 반도체 물질 스트립이 n형 반도체 물질일 수 있다. 전도 라인(325-1, 325-2)은 동일한 또는 서로 다른 전도도 타입을 갖는 반도체 물질일 수 있다. 이러한 n형 스트립 배열은 매립 채널, 공핍 모드 전하 트래핑 메모리 셀로 귀결된다. 예를 들어, 반도체 물질 스트립은 n형 폴리실리콘 또는 n형 단결정 실리콘을 이용하여 제조될 수 있고, 전도 라인(325-1, 325-2)은 강하게 도핑된 p+형 폴리실리콘을 이용하여 제조될 수 있다. n형 반도체 물질 스트립의 전형적인 도핑 농도는 약 1018/cm3일 수 있고, 이용가능한 실시예의 범위는 대략 1017/cm3 내지 1019/cm3 사이이다. n형 반도체 물질 스트립의 이용은 NAND 스트링을 따라 전도도를 개선시키기 위해 정션없는 실시예에 특히 유용할 수 있고, 따라서, 높은 읽기 전류를 가능하게 할 수 있다.
메모리 셀들은, 로컬 비트라인으로 작용하는 반도체 물질 스트립과 전도 라인(325-1, 325-2) 사이에 전하 저장 구조를 갖는다. 예를 들어, 제 3 레벨의 로컬 비트라인으로 작용하는 반도체 물질 스트립(312)과 전도 라인(325-1) 사이에 메모리 셀(380)이 형성된다. 본 도해에서, 단순화를 위해 하나의 NAND 스트링에 2개의 메모리 셀이 존재한다. 여기서 설명되는 실시예에서 각각의 메모리 셀은, 전도 라인(325-1, 325-2)과 대응 반도체 물질 스트립 사이의 계면의 양 측부 상에 액티브 전하 저장 영역을 갖는 더블 게이트 전계 효과 트랜지스터다.
본 예에서, 전하 저장 구조는 터널링층, 전하 트래핑층, 및 차단층을 포함한다. 일 실시예에서, 터널링층은 실리콘 옥사이드(O)이고, 전하 저장층은 실리콘 나이트라이드(N)이며, 차단 유전체층은 실리콘 옥사이드(O)다. 대안으로서, 메모리 셀은, 예를 들어, 실리콘 옥시나이트라이드(SixOyNz), 실리콘-풍부 나이트라이드, 실리콘-풍부 옥사이드, 나노-입자가 충전된 트래핑층, 등을 포함하는, 다른 전하 저장 구조를 포함할 수 있다.
일 실시예에서, 제로 바이어스 하에 역전된 "U"-형 가전자대를 형성하는 물질의 조합을 포함하는 유전 터널링층을 포함하는 밴드갭 가공(bandgap engineered) SONOS (BE-SONOS) 전하 저장 구조를 이용할 수 있다. 일 실시예에서, 복합 터널링 유전층은 홀 터널링층으로 불리는 제1층과, 대역 오프셋층으로 불리는 제 2 층과, 고립층으로 불리는 제 3 층을 포함한다. 본 실시예에서 홀 터널링층은 예를 들어 동위치 증기 발생 ISSG를 이용하여 반도체 물질 스트립의 측부 표면 상에 형성되는 실리콘 다이옥사이드를 포함하며, 증착 중 주변에 NO 첨가에 의해, 또는, 포스트 증착 NO 어닐링에 의해 선택적인 질화 과정이 진행될 수도 있다. 제 1 층의 실리콘 다이옥사이드의 두께는 20 옹스트롬 미만이고, 15 옹스트롬 또는 그 미만인 것이 바람직하다. 대표 실시예의 두께는 10옹스트롬 또는 12 옹스트롬일 수 있다.
스트링 선택 라인 SSLn, SSLn +1은 메모리 셀 NAND 스트링의 제 1 단부에 스트링 선택 트랜지스터의 게이트에 연결된다. 스트링 선택 트랜지스터는 멀티레벨 스트링 선택 게이트 구조와 대응 NAND 스트링의 반도체 물질 스트립 사이에 형성된다. 예를 들어, 스트링 선택 트랜지스터(350)는 반도체 물질 스트립(312)과 스트링 선택 게이트 구조(329) 사이에 형성된다. 스트링 선택 게이트 구조(329)는 접촉 플러그(365)를 통해 스트링 선택 라인 SSLn에 연결된다.
반도체 물질 스트립은 연장부에 의해 동일 레벨의 다른 반도체 물질 스트립에 선택적으로 연결된다. 예를 들어, 제 3 레벨의 반도체 물질 스트립들은 연장부(340)를 통해 서로에게 선택적으로 연결된다. 마찬가지로, 제 2 레벨의 반도체 물질 스트립들은 연장부(342)를 통해 서로 선택적으로 연결되고, 제 1 레벨의 반도체 물질 스트립들은 연장부(344)를 통해 서로 선택적으로 연결된다.
제 3 레벨의 연장부(340)는 접촉 패드(330) 및 수직 커넥터(300)를 통해 전역 비트라인 GBLn -1에 연결된다. 제 2 레벨의 연장부(342)는 접촉 패드(332) 및 수직 커넥터(302)를 통해 전역 비트라인 GBLn에 연결된다. 제 1 레벨의 연장부(344)는 전역 비트라인 GBLn +1에 연결된다.
전역 비트라인 GBLn -1, GBLn, GBLn +1은 어레이 내 추가적인 블록(도시되지 않음)에 연결되고, 페이지 버퍼(263)로 연장된다.
블록 선택 트랜지스터들은 NAND 스트링의 제 2 단부에 배열된다. 예를 들어, 블록 선택 트랜지스터(351)는 반도체 물질 스트립(312)에 의해 형성되는 NAND 스트링의 제 2 단부에 배열된다. 접지 선택 라인 GSL으로 작용하는 게이트 구조(349)는 블록 선택 트랜지스터의 게이트에 연결된다.
블록 선택 트랜지스터는 NAND 스트링의 제 2 단부에 배열된다. 예를 들어, 블록 선택 트랜지스터(351)는 반도체 물질 스트립(312)에 의해 형성되는 NAND 스트링의 제 2 단부에 배열된다. 접지 선택 라인 GSL로 작용하는 게이트 구조(349)는 블록 선택 트랜지스터의 게이트에 연결된다.
블록 선택 트랜지스터는 블록 내 모든 NAND 스트링의 제 2 단부들을, 공통 소스 라인 CSL(370) 상에 제공되는 기준 전압에 선택적으로 연결하는데 사용된다. CSL(370)은 워드라인과 평행하게 연장된다.
도 3에 도시되는 구조는, 예를 들어, 2011년 1월 31일자 미국특허출원 제13/018,110호에 설명된 기술을 이용하여 제작될 수 있고, 그 내용은 본 발명에 포함된다.
작동 시에, 각각의 메모리 셀은 임계 전압에 따라 데이터 값을 저장한다. 선택된 메모리 셀의 읽기 또는 쓰기는 워드라인, 비트라인, 스트링 선택 라인, 접지 선택 라인, 및 공통 소스 라인에 적정 전압을 인가함으로써 구현될 수 있다.
프로그래밍 작업 시에, 적정 전압을 인가하여, 선택된 메모리 셀의 전하 저장층 내로 전자의 터널링을 유도할 수 있다. 프로그래밍 작업은 선택된 메모리 셀의 임계 전압을 증가시킨다. 선택된 메모리 셀은 파울러-노드하임(FN) 전자 터널링을 이용하여 프로그래밍될 수 있다.
소거 작업 시에, 적정 전압을 인가하여, 선택된 메모리 셀의 전하 저장층 내로 정공 터널링을 유도하거나, 전하 저장층으로부터 전자 터널링을 유도할 수 있다. 소거 작업은 선택된 메모리 셀의 임계 전압을 감소시킨다.
읽기 작업 시에, 적정 읽기 전압을 인가하여, 선택된 메모리 셀에 흐르는 전류가 감지될 수 있다. 데이터 값은 읽기 작업 중 선택된 메모리 셀에 흐르는 전류에 기초하여 결정될 수 있다. 읽기 전압은, 읽기 작업 중 소거된 메모리 셀이 턴-온되도록(즉, 전류를 전도하도록) 그리고 프로그래밍된 메모리 셀이 오프 상태로 유지되도록(즉, 전류가 거의 또는 전혀 흐르지 않도록) 선택될 수 있다.
3차원 어레이에서, 레벨들 간 차이는 전하 저장 동역학의 차이를 야기하고, 다양한 레벨에 있는 메모리 셀의 메모리 상태에 대응하는 임계 전압의 변화를 야기한다. 도 4는 하측 레벨의 메모리 셀의 채널 영역을 형성하는 반도체 물질 스트립의 두께가 상측 레벨의 두께보다 큰 예를 도시한다. 채널 두께의 차이는 소자를 형성하는데 사용되는 식각 프로세스로 인해 발생할 수 있다.
메모리 셀의 각각의 레벨에 대해 동일한 프로그래밍 및 소거 작업이 이용될 경우, 채널 두께의 이러한 차이와 레벨들 간의 다른 차이는, 다양한 레벨에 있는 메모리 셀의 임계 전압의 폭넓은 분포로 나타날 수 있다. 도 5는 서로 다른 4개의 레벨에서 다수의 프로그래밍된 메모리 셀에 대한 임계 전압의 일례의 분포를 도시한다. 도 5에 도시되는 예에서, 레벨 4의 프로그래밍된 메모리 셀은 레벨 1의 프로그래밍된 메모리 셀의 분포(510)보다 일반적으로 높은 분포(500) 내의 임계 전압을 갖는다.
따라서, 메모리 셀의 모든 레벨에 대해 특정 메모리 상태서 동일한 임계 전압을 구현하기 위해, 소정의 방식으로 선택된 메모리 셀의 레벨과 함께 변하도록 프로그래밍 및 소거 프로세스가 적응될 수 있다. 이러한 적응은 메모리 셀의 내구성 문제와, 그외 다른 복잡도의 문제를 야기할 수 있다.
추가적으로, 각각의 레벨에 대해 동일한 읽기 작업이 이용될 경우, 다양한 레벨에 있는 메모리 셀들 간의 임계 전압 변화가 프로그래밍된 상태와 소거 상태 사이에서 읽기 마진을 감소시킨다. 읽기 마진이 좁을 경우, 복잡한 회로가 요구되고, 일기 프로세스가 느려질 수 있다.
폭넓은 읽기 마진을 달성하기 위한 한가지 기술은, 하측 레벨의 메모리 셀을 읽고 확인하기 위해 하측 워드라인 전압을 인가하고 상측 레벨의 메모리 셀을 읽고 확인하기 위해 상측 워드라인 전압을 인가하는 것이다. 이 기법은 도 5에서, 읽기 전압 VREAD에 대한 서로 다른 4개의 라인과, 프로그램 확인 전압 VPV에 대한 서로 다른 4개의 라인으로 나타난다. 그러나, 워드라인이 도 2 및 도 3에 도시되는 어레이 구조 내 각각의 레벨에 있는 메모리 셀에 연결되기 때문에, 선택된 메모리 셀의 레벨에 기초하여 서로 다른 워드라인 전압을 인가할 경우, 각 레벨의 메모리 셀의 동시 판독이 배제된다.
여기서 설명되는 레벨-의존 읽기 작업은 어레이(160)의 각각의 레벨 내 셀에 대한 액세스를 위해 비트라인에 서로 다른 읽기 바이어스 조건을 적용함으로써 임계 전압 변화를 보상하며, 따라서, 서로 다른 레벨에서 읽기 작업에 대한 비트라인 상의 전류가 서로 다른 레벨 상에 있는 메모리 셀에 대한 임계 전압이 변화하는 중에도 치밀한 분포 내에서 유지된다. 이렇게 함에 있어서, 여기서 설명되는 기술은 각각의 레벨에 대해 프로그래밍된 상태와 소거 상태 사이에서 비교적 폭넓은 읽기 마진을 유지할 수 있고, 서로 다른 읽기 워드라인 전압을 요구하지 않는다.
도 6은 여기서 설명되는 바와 같은 레벨-의존 읽기 작업을 실행하기 위한 작업 시퀀스(600)의 순서도다.
단계 610에서, 특정 어드레스에 대한 읽기 명령이 수신된다.
단계 620에서, 어드레스는 디코더 회로에 의해 디코딩되어, 어드레스와 관련된 선택된 메모리 셀의 (3차원 실시예의 레벨과 같은) 물리적 위치를 식별한다. 디코더 회로는 어드레스에 따라, 선택된 메모리 셀의 위치를 표시하는 제어 신호를 발생시킨다.
단계 630에서, 바이어스 회로는 제어 신호에 따라, 선택된 메모리 셀의 위치 또는 레벨에 좌우되는 전압 레벨로 선택된 메모리 셀의 비트라인을 프리차징한다.
단계 640에서, 선택된 메모리 셀 상에서 읽기 작업이 실행되어, 저장된 데이터 값을 결정한다. 단계 650에서, 데이터가 페이지 버퍼로부터 출력된다.
도 7은 선택된 메모리 셀(700) 상의 레벨-의존 읽기 작업을 실행하는데 사용하기 적합한 회로의 개략도다. 본 예에서, 읽기는 레벨-의존적이다. 다른 예에서, 읽기 작업은 3차원 또는 2차원 어레이의 다른 섹터 또는 세그먼트 내의 선택된 메모리 셀의 위치에 좌우될 수 있고, 이 섹터 또는 세그먼트 내의 셀들은 특정 범위 내에 있는 읽기 특성을 갖는다.
선택된 메모리 셀(700)은 어레이의 특정 레벨 내 로컬 비트라인 BL(710)에 의해 형성되는 NAND 스트링의 일부분이다. NAND 스트링은 메모리 셀(702) 및 메모리 셀(704)을 또한 포함한다. 스트링 선택 트랜지스터(712)는 접촉 패드(714) 및 수직 커넥터(716)를 통해 전역 비트라인(720)에 비트라인(710)을 선택적으로 연결한다. 스트링 선택 트랜지스터(712)의 게이트는 스트링 선택 라인 SSL(718)에 연결된다.
블록 선택 트랜지스터(706)는 공통 소스 라인 CSL(708)에 NAND 스트링의 제 2 단부를 선택적으로 연결한다.
전역 비트라인(720)은 전역 비트라인(720)에 대한 페이지 버퍼 회로를 통해 감지 회로(730)에 칼럼 디코더 회로(도시되지 않음)에 의해 연결된다. 신호 BLCLAMP, VBOOST, BLPWR, BLPRECHG, PBEN은, 도 8의 타이밍도를 참조하여 아래에서 설명되는 바와 같이, 프리차지 구간 및 감지 구간을 포함하는 일기 직업의 성능 및 타이밍을 제어하는데 사용되는 제어 로직(박스 750-754에 의해 개략적으로 표현됨) 및 전압 소스에 의해 제공된다. 어레이의, 특정 레벨의 선택된 셀 또는 다른 섹터나 세그먼트의 위치에 기초하여, 아래 설명되는 바와 같이 VBOOST 신호 및 BLCLAMP 신호를 생성하는데 사용하기 위한 셀 위치 정보를 제공하는 데 셀 위치 디코더(760)가 이용된다. 일부 실시예에서, 셀 위치 디코더(760)는 3차원 어레이에 대한 평면 디코딩에 사용되는 것과 동일한 회로다(도 15 참조).
클램프 트랜지스터 M1은 전역 비트라인(720) 및 데이터라인 DLIB 사이에 연결된다. 신호 BLCLAMP는 클램프 트랜지스터 M1의 게이트에 연결된다.
프리차지 트랜지스터 M2는 데이터 라인 DLIB에 연결되는 제 1 단자와, 비트라인 파워 BLPWR 신호에 연결되는 제 2 단자와, 신호 BLPRECHG에 연결되는 게이트를 갖는다. 제어가능한 전압 소스(752)는 실행 중인 제어 시퀀스에 따라 좌우되는 전압 레벨 및 타이밍에서 BLPWR 신호를 인가한다. 제어 회로(753)는 실행 중인 제어 시퀀스에 좌우되는 전압 레벨 및 타이밍에서 BLPRECHG 신호를 인가한다.
신호 VBOOST는 커패시터 C1을 통해 데이터 라인 DLIB에 또한 연결된다. 제어가능한 전압 소스(751)는 실행 중인 제어 시퀀스에 좌우되는 전압 레벨 및 타이밍에서 VBOOST 신호를 인가한다.
이네이블 트랜지스터 M3는 데이터 라인 BLIB와 래치 기반 감지 증폭기 회로(740) 사이에 배열된다. 제어 신호 PBEN은 이네이블 트랜지스터 M3의 게이트에 연결된다. 제어 로직(754)은 실행 중인 제어 시퀀스에 좌우되는 전압 레벨 및 타이밍에서 PBEN 신호를 인가한다.
도 8은 선택된 메모리 셀(700) 상에서 레벨-의존 읽기 작업을 실행하기 위해 도 7에 도시되는 회로를 작동시키기 위한 일례의 타이밍도다. 집적 회로 상의 제어 회로는 도 8에 도시되는 바와 같이, 바이어스 회로, 워드라인, 및 메모리 어레이 내 다른 회로를 제어함으로써, 읽기 작업 중 시퀀스를 야기하도록 배열된다.
읽기 작업을 개시할 때, 제어 신호 BLCLAMP, VBOOST, BLPWR, BLPRECHG, PBEN이 인가되어 읽기 작업의 타이밍을 제어한다.
시간 구간 T0 중에, 선택되지 않은 메모리 셀(704, 702)의 게이트에 연결되는 워드라인 WL0 및 WL2은 선택되지 않은 메모리 셀(704, 702)을 턴-온시키기에 충분한 전압 값 VPASSR로 충전된다. 선택된 메모리 셀(700)의 게이트에 연결되는 워드라인 WL1은 전압 값 VREAD로 충전된다. VREAD는 소거 상태의 경우 선택된 메모리 셀(700)을 턴-온시키기에 충분하고, 프로그래밍 상태의 경우, 선택된 메모리 셀(700)을 턴-온시키기에 불충분하다(1비트 셀의 경우). 도시되는 실시예에서, 전압 값 VREAD는 메모리 셀의 각각의 레벨에 대해 실질적으로 동일하다. 스트링 선택 라인(718)은 스트링 선택 트랜지스터(712)를 턴-온시키기 위해 하이 값으로 충전된다. 접지 선택 라인 GSL은 블록 선택 트랜지스터(706)를 턴-오프시키기 위해 로우 값으로 설정된다.
선택된 로컬 비트라인(710)은 제어가능한 전압 BLCLAMP 및 타이밍 신호 BLPRECHG를 하이 레벨로 설정하고 제어가능한 전압 BLPWR을 접지로 설정함으로써 M1 및 M2를 통해 접지로 방전된다. 공통 소스 라인 CSL은 선택되지 않은 로컬 비트라인(도시되지 않음)을 충전하기 위해 하이 레벨로 충전된다. 선택되지 않은 비트라인은 각자의 바이어스 회로를 통해, 공통 소스 라인 CSL의 레벨로 프리차징된다.
시간 구간 T1 중에, BLPWR 신호는 가령, 2.3 볼트와 같은, 중간 전압 값으로 변경되어, M2를 통해 데이터 라인 DLIB를 충전한다. BLCLAMP 신호는 선택된 메모리 셀(700)의 레벨에 기초하여 전압 값 VBLCLAMP1으로 바이어스된다. BVLCLAMP1의 값에 대해 타이밍도에서 4개의 선으로 표시되는 바와 같이, 선택된 메모리 셀에 좌우되는 서로 다른 판정 기준을 제공하기 위한 용도로 (이와 같은 구조에서 선택된 메모리 셀에 대응하는) 이러한 각각의 어레이 레벨에 대해 서로 다른 바이어스 레벨이 사용된다. 달리 말하자면, 어레이의 서로 다른 레벨의 비트라인은 서로 다른 전압 레벨로 프리차징된다. 이러한 방식으로, 서로 다른 프리차지 비트라인 레벨이 이러한 레벨들에서 셀들 간의 임계 전압 차이를 보상할 수 있다. 프리차징된 비트라인 전압 레벨 BL은 구간 T1 중 트랜지스터 M1의 임계 전압과 VBLCLAMP1 사이의 차이에 의해 주어진다.
시간 구간 T2 중에, BLCLAMP 및 BLPRECHG 신호는 M1 및 M2를 턴-오프시키도록 로우 레벨로 설정되어, 선택된 비트라인(710) 및 데이터 라인 DLIB을 부동시킨다. 접지 선택 라인 GSL은 블록 선택 트랜지스터(706)를 턴-온시키도록 하이 값으로 충전되고, 따라서, NAND 스트링의 제 2 단부를 공통 소스 라인 CSL(708)(하이 레벨로 유지됨)에 연결시킨다. 선택된 비트라인(710)은, BL에 대한 타이밍도 상의 4개의 라인에 의해 표시되는 바와 같이, 선택된 메모리 셀(700)을 흐르는 셀 전류에 기초하여 충전될 것이며, 고임계 전류 HVT 메모리 상태(전류가 차단되기 때문에 평탄함)와 저임계 전압 LVT 메모리 상태(전류가 CSL로부터 DLIB로 흐르기 때문에 증가)에 대한 다이버징 라인(diverging lines)들을 갖는다. 시간 구간 T2의 일부분 중에, 데이터 라인 DLIB에서의 전압 레벨은 선택된 메모리 셀(700)의 레벨에 기초하여 VBOOST 신호에 대해 서로 다른 전압 레벨(VBOOST1)을 인가함으로써 더 높은 전압으로 부스팅될 수 있다. 이는 VBOOST 및 DLIB에 대한 타이밍도 상에서 4개의 라인에 의해 표시되는 바와 같이, 시간 구간 T3 중에 데이터 라인 DLIB 상에서 더 큰 전압 스윙을 제공할 수 있다.
시간 구간 T3의 일부분 중에, 제어 신호 BLCLAMP는 전압 값 VBLCLAMP2로 바이어스된다. VBLCLAMP2는, VBLCLAMP2에 대한 타이밍도 상의 4개의 라인에 의해 표시되는 바와 같이, 선택된 메모리 셀(700)의 레벨에 또한 기초한다. VBLCLAMP2의 전압 값은 시간 구간 T1 중 인가되는 전압 값 VBLCLAMP1의 전압 값보다 클 수 있다. 예를 들어, VBLCLAMP2는 주어진 선택된 메모리 셀에 대해 VBLCLAMP1보다 0.2 볼트 클 수 있다.
시간 구간 T2 이후에, 선택된 비트라인(710)이 VBLCLAMP2의 값 빼기 M1의 임계 전압보다 작은 전압으로 충전될 경우, VBLCLAMP2가 인가될 때 M1이 턴-온된다. 이는 선택된 비트라인(710)을 데이터 라인 DLIB에 연결하고, 도 8의 DLIB 트레이스 상의 영역(800)에서 알 수 있는 바와 같이, 이들 간의 전압 레벨을 등화한다. 대신에, 시간 구간 T2 이후에, 선택된 비트라인(710)은 VBLCLAMP2의 값 빼기 M1의 임계 전압보다 큰 전압으로 충전될 경우, M1은 턴-오프된다. 이는 데이터 라인 DLIB의 전압 레벨을 홀딩한다.
데이터 라인 DLIB 상의 전압 레벨 설정 후, 신호 VBOOST는 감지 증폭기에서 설정된 래치에 대해 적정 DLIB 레벨을 제공하기 위해 로우 값으로 설정된다. 감지 증폭기는 구간 T3의 종료시 또는 종료 직전의 시간 구간에서 DLIB의 전압에 기초하여 데이터를 감지할 수 있다.
시간 T4에서, 모든 신호들은 초기 상태로 복원된다.
따라서, 설명되는 집적 회로에 구성되는 메모리 요소는 한 세트의 데이터 라인 내의 대응 데이터 라인에 각자의 클램프 트랜지스터를 통해 연결되는 복수의 비트라인을 포함하고, 데이터 라인은 대응 감지 회로에 연결되며, 바이어스 회로는 메모리 어레이 내 선택된 메모리 셀의 읽기 작업 중 타이밍 신호에 따라 반응하고, 데이터 라인에 연결된 프리차지 회로와, 선택된 메모리 셀에 좌우되는 상기 클램프 트랜지스터의 제어 단자에 바이어스 전압을 인가하기 위한 바이어스 전압 소스를 포함한다.
본 예의 메모리 어레이는 NAND 어레이를 포함하고, 상기 NAND 어레이는 각자 접지 선택 트랜지스터 및 스트링 선택 트랜지스터, 접지 선택 라인 및 스트링 선택 라인, 및 워드라인을 구비한 복수의 NAND 스트링을 포함하며, 상기 메모리 어레이에 연결된 제어 회로와 바이어스 회로를 포함하고, 상기 바이어스 회로는 선택된 NAND 스트링 상의 선택된 셀의 읽기 작업을 위해, 메모리 셀의 선택된 페이지에 대한 NAND 스트링에 동시에 인가될 수 있는 시퀀스를 야기하고, 상기 시퀀스는,
- 제 1 시간 구간 T0에서, 읽기 작업을 위해 선택된 NAND 스트링에 연결된 워드라인을 표적 레벨로 충전시키고, 접지 선택 트랜지스터가 오프 상태이고 스트링 선택 트랜지스터가 온 상태일 때 프리차지 회로를 통해 낮은 기준 전압으로 비트라인을 방전시키며,
- 제 2 시간 구간 T1에서, 데이터 라인을 읽기 기준 전압으로 프리차징시키고, 선택된 메모리 셀에 좌우되는 클램프 트랜지스터에 제 1 클램프 전압을 인가하며, 따라서, 선택된 NAND 스트링에 대한 데이터 라인 및 비트라인은 선택된 메모리 셀에 좌우되는 레벨로 프리차징되며,
- 제 3 시간 구간 T2에서, 클램프 트랜지스터를 턴-오프시키고 데이터 라인으로부터 프리차지 회로를 단절시키며, 소스 라인에 읽기 바이어스 전압을 인가할 때 접지 선택 트랜지스터를 턴-온시키며,
- 제 4 시간 구간 T3에서, 선택된 메모리 셀에 좌우되는 클램프 트랜지스터에 제 1 클램프 전압보다 높은 제 2 클램프 전압을 인가하고, 선택된 메모리 셀에 저장된 데이터의 값을 표시하기 위해 데이터 라인의 레벨을 감지한다.
여기서 설명되는 실시예에서, 바이어스 회로는 데이터 라인에 연결된 부스트 회로를 포함하며, 상기 부스트 회로는 읽기 작업 중 타이밍 신호에 따라, 부스트 양만큼 데이터 라인 상의 전압을 용량성으로 부스팅한다. 부스트 전압 소스는 부스트 회로에 연결되어, 선택된 메모리 셀에 좌우되는 부스트 양을 설정하게 되고, 상기 시퀀스는 데이터 라인의 레벨을 감지하기 전에 데이터 라인을 부스트시키기 위해 제 4 시간 구간 내에 또는 그 이전에 부스트 전압의 인가를 포함한다.
여기서 설명되는 읽기 작업은 3차원 어레이를 포함하는 메모리 구조와, 3차원 어레이를 포함하지 않는 메모리 구조에 적용될 수 있고, 동적 셀 특성의 관리를 제공할 수 있어서, 서로 다른 WL 전압의 인가 없이, 또는, 이를 허용하는 어레이 구조에서 WL 전압의 변화와 조합하여, 임계 전압 변화를 야기한다.
상술한 바와 같이, 3차원 메모리 어레이에서, 전역 비트라인은 수직 커넥터 및 접촉 패드를 통해 메모리 어레이의 다양한 레벨 내 로컬 비트라인에 연결된다.
다양한 레벨에 이르는 수직 커넥터와 접촉 패드 간의 차이와, 레벨들 간의 다른 차이는, 전역 비트라인 간의 전체 커패시턴스 차이를 야기할 수 있다. 예를 들어, 도 3을 참조하면, 접촉 패드(330) 및 레벨 3 수직 커넥터(300)는 접촉 패드(332) 및 레벨 2 수직 커넥터(302)의 커패시턴스와는 다른 커패시턴스를 갖는다. 이러한 차이는 전역 비트라인의 전체 커패시턴스 변화로 이어지고, 이는 다시 전압 대 전류 크기 측면에서 그리고 속도 측면에서 모두 읽기 마진을 감소시킬 수 있으며, 작업 중 어레이의 다른 특성에 영향을 미칠 수 있다.
도 9는 멀티 레벨의 메모리 셀을 갖는 복수의 블록에 전역 비트라인 GBL1 내지 GBL8의 연결의 예시적인 레이아웃 모습을 도시한다. 도 10, 11, 12, 13은 각각의 블록에 대한 수직 커넥터의 단면도다.
각각의 블록은 메모리 셀의 2차원 어레이를 각각 포함하는 복수의 레벨을 포함한다. 메모리 셀의 각각의 2차원 어레이는 어레이 내 대응 메모리 셀에 연결되는 복수의 로컬 비트라인과 복수의 워드라인을 포함한다. 2차원 어레이는 예를 들어, 상술한 바와 같이 NAND 구조로 구현될 수 있다. 대안으로서, 다른 어레이 구조도 사용될 수 있다.
블록의 블록 크기 및 개수는 실시예마다 다를 것이다. 일부 실시예에서, 각각의 블록의 크기는 가령, 2KB(킬로바이트), 4KB, 8KB, 또는, 16KB, 등일 수 있다.
전역 비트라인 GBL1 내지 GBL8은 수직 커넥터를 통해 블록의 다양한 레벨 내 로컬 비트라인(도시되지 않음)에 연결된다. 이 도면에서, 각각의 블록은 단순화를 위해 4개의 레벨을 포함한다. 수직 커넥터가 위에 놓인 전역 비트라인을 연결하는 레벨은 레벨 인덱스 1, 2, 3, 또는 4로 표시된다. 예를 들어, 전역 비트라인 GBL1은 제 1 레벨의 메모리 블록 N-1 내의 로컬 비트라인에 레벨 1 커넥터를 통해 연결되고, 제 2 레벨의 메모리 블록 N 내의 로컬 비트라인에 레벨 2 커넥터를 통해 연결되며, 제 3 레벨의 메모리 블록 N+1 내의 로컬 비트라인에 레벨 3 커넥터를 통해 연결되고, 제 4 레벨의 메모리 블록 N+2 내의 로컬 비트라인에 레벨 4 커넥터를 통해 연결된다.
본 예에서 각 블록에 대한 수직 커넥터는, 도 3에 도시되는 것과 유사한 스테어 스텝(stair step) 방식으로 각 레벨에 접촉 패드를 배열함으로써 구현될 수 있는, "로컬 비트라인에 대한 스텝 커넥터 구조"(stepped connector structure for to local bit lines)라 표시된 영역 내에 배치된다.
전역 비트라인 GBL1 내지 GBL8 각각을 어레이 간에 다양한 레벨에 연결함으로써, 전역 비트라인 GBL1 내지 GBL8의 커패시턴스 간의 차이가 작을 수 있다.
도시되는 실시예에서, 커넥터는 전역 비트라인 GBL1 내지 GBL8 각각에 대한 대응 로컬 비트라인의 레벨 인덱스의 합이 상수로 동일하도록 배열된다. 대안으로서, 커넥터는 레벨 인덱스의 평균과 같은 다른 통계 함수가 상수로 일정할 수 있도록 배열될 수 있다. 일반적으로, 커넥터는 특정 구현예에 적합하게 전역 비트라인 간의 커패시턴스 변화를 선택하도록 배열될 수 있다.
이러한 방식으로, 전역 비트라인 GBL1 내지 GBL8 간의 커패시턴스 차이는 작을 수 있고 또는 선택된 한도 내에서 제어될 수 있다. 이는 물론, 프로그램 상태와 소거 상태 사이의 폭넓은 읽기 마진을 제공한다.
도 14는 메모리 셀의 복수의 레벨에 각각 연결되는 전역 비트라인을 갖는 3차원 메모리 어레이(1460)를 포함하는 집적 회로(1475)의 단순화된 블록도다. 로우 디코더(1466)가 메모리 어레이(1460)의 로우를 따라 배열되는 복수의 워드라인(1462)에 연결된다. 칼럼 디코더(1466)는 본 예에서 데이터 버스(1467)를 통해 페이지 버퍼(1463)에 연결된다. 평면 디코더(plane decoder)(1464)는 페이지 버퍼(1463)에 연결된다. 전역 비트라인(1464)은 메모리 어레이(1460)의 다양한 레벨 내 칼럼을 따라 배열되는 로컬 비트라인(도시되지 않음)에 연결된다. 어드레스는 버스(1465) 상에서 칼럼 디코더(1466), 로우 디코더(1461), 평면 디코더(1464)에 공급된다. 데이터는 입/출력 포트로부터, 또는, 집적 회로 내부 또는 외부의 다른 데이터 소스로부터 라인(1473)을 통해 공급된다. 도시되는 실시예에서, 다른 회로(1474)는 범용 프로세서, 또는 전용 애플리케이션 회로, 또는, 어레이(1460)에 의해 지원되는 시스템-온-칩 기능을 제공하는 모듈들의 조합과 같이, 집적 회로 상에 포함된다. 데이터는 라인(1473)을 통해 입/출력 포트에, 또는, 집적 회로 내부 또는 외부의 다른 데이터 수신지에 공급된다.
본 예에서 상태 머신(1469)으로 구현되는 컨트롤러는, 어레이(1460)의 각각의 레벨에 대해 서로 다른 읽기 바이어스 조건을 갖는 소거, 프로그램, 레벨-의존 읽기를 포함하는, 여기서 설명되는 다양한 작업을 수행하기 위해 블록(1468)에서 전압 공급원을 통해 제공되거나 발생되는 바이어스 배열 공급 전압의 인가를 제어하기 위해 제어 신호를 제공한다. 조합하여, 컨트롤러(1469) 및 블록(1468)은 도 7에서 블록(750-754)로 표시되는 바이어스 회로 및 로직을 포함할 수 있다. 컨트롤러는 당 분야에 잘 알려진 전용 로직 회로를 이용하여 구현될 수 있다. 대안의 실시예에서, 컨트롤러는 소자의 작동을 제어하기 위해 컴퓨터 프로그램을 실행하는, 동일 집적 회로 상에 구현될 수 있는, 전용 프로세서를 포함한다. 또 다른 실시예에서, 전용 로직 회로 및 전용 프로세서의 조합이 컨트롤러의 구현에 사용될 수 있다.
도 15는 전역 비트라인 GBL1 내지 GBL8이 페이지 버퍼(1511-1518)에 연결되는 방식을 도시하는 개략도로서, 이러한 페이지 버퍼들의 조합은 도 14의 페이지 버퍼(1463)에 대응한다. 페이지 버퍼(1511-1518)는 예를 들어, 도 7의 경우와 유사한 회로를 포함할 수 있다. 셀 위치에 대한 비트라인 바이어싱을 보상하는 바이어싱 회로를 포함하는 실시예에서, 페이지 버퍼는 클램프 트랜지스터, 부스트 커패시터, 래치, 비트라인 파워에 대한 충전 회로를 포함한다.
도 14의 평면 디코더(1464)와 같은 평면 디코더는, 선택된 메모리 셀의 레벨 L(z)에 좌우되는 선택된 전역 비트라인에 바이어스 전압을 인가하기 위해 복수의 전역 비트라인에 연결되는 스위치 회로를 포함한다. 본 예의 스위치 회로는 전압 스위치(1500, 1502, 1504, 1506)를 포함한다. 본 예에서, 하나의 어드레스에 대한 읽기 작업을 개시하면, 평면 디코더(1464)는 어드레스를 디코딩하여, 어드레스와 관련된 선택된 메모리 셀의, 블록 및 레벨을 포함한, 물리적 위치를 식별할 수 있다. 스위치 회로는 메모리 셀의 페이지에 액세스하기 위해 선택된 전역 비트라인으로 동시에 전압 스위치를 통해 바이어스 전압을 인가하도록 구성될 수 있다.
전압 스위치(1500, 1502, 1504, 1506)는 블록(1468)의 전압 공급원(도 14 참조)을 통해 발생되거나 제공되는 서로 다른 전압 신호 Vsource1, Vsource2, Vsource3, Vsource4를 수신한다. 전압 스위치(1500, 1502, 1504, 1506)는 상술한 바와 같이, 레벨-의존 제어 신호 BLCLAMP로 제어 전압 Vsource1, Vsource2, Vsource3, Vsource4 중 하나를 출력한다. 레벨-의존 제어 신호 BLCLAMP는 전역 비트라인 GBL1 내지 GBL8에 연결된 페이지 버퍼 회로 내의 클램프 트랜지스터(도시되지 않음)에 제공된다. 상술한 바와 같이, 레벨-의존 제어 신호 BLCLAMP는 여기서 설명되는 레벨-의존 읽기 작업 중 선택된 메모리 셀의 로컬 비트라인 및 전역 비트라인을 프리차징한다.
도 15에서, 각각의 페이지 버퍼(1511-1518)는 서로 다른 전역 비트라인에 연결되어, 폭넓고, 병렬 방식의, 읽기 작업을 가능하게 한다.
도시되는 예에서, 전역 비트라인 GBL1 및 GBL8은 각 블록의 동일 레벨 내 서로 다른 세트의 비트라인에 연결된다. 따라서, 전압 스위치(1500)의 출력은 전역 비트라인 GBL1에 연결된 페이지 버퍼 1(1511)과, 전역 비트라인 GBL8에 연결된 페이지 버퍼 8(1515) 모두에 제공된다.
도 16은 메모리 셀의 복수의 레벨에 각각 연결되는 전역 비트라인을 갖는 3차원 NAND 플래시 메모리 어레이 구조의 다른 예의 사시도로서, 레벨-의존 바이어스가 여기서 설명되는 바와 같이 인가될 수 있다. 도시되는 예에서 메모리 셀의 4개의 레벨이 도시되며, 이는 많은 레벨들을 포함할 수 있는 메모리 셀들의 블록을 나타낸다.
추가적인 구조를 보여주기 위해 도면에서 절연 물질을 제거하였다. 예를 들어, 리지-형상 스택 내 반도체 스트립들 사이에서 절연층이 제거되었고, 반도체 스트립의 리지-형상 스택 사이에서 절연층이 제거되었다.
절연층 상에 다층 어레이가 형성되고, 다층 어레이는 복수의 리지-형상 스택과 공형인, 그리고, 워드라인 WLn, WLn-1,...WL1으로 작용하는, 복수의 전도 라인(1625-1,...1625n-1, 1625n)을 포함한다. 복수의 리지-형상 스택은 로컬 비트라인으로 작용하는 반도체 스트립을 포함한다. 동일 레벨의 반도체 스트립은 스테어 스텝(stari step) 방식으로 배열되는 접촉 패드를 갖는 연장부에 의해 함께 전기적으로 연결된다.
전체 구조의 후방으로부터 전방으로 나타나는 1부터 N까지의, 도시되는 워드라인 순번은 짝수 메모리 페이지에 적용된다. 홀수 메모리 페이지의 경우, 워드라인 순번은 전체 구조의 후방으로부터 전방으로 나타나는 N부터 1까지의 내림차순이다.
도시되는 바와 같이, 블록의 제 1 단부 상의 연장부(1602, 1603, 1604, 1605)는 서로 다른 전역 비트라인 GBL1 내지 GBL4에 전기적으로 연결된다. 마찬가지로, 연장부(1652, 1653, 1654, 1655)는 서로 다른 전역 비트라인 GBL1 내지 GBL4에 전기적으로 연결된다.
반도체 스트립의 임의의 주어진 스택은 연장부(1602, 1603, 1604, 1605) 또는 연장부(1652, 1653, 1654, 1655)에 연결되며, 둘 모두에 연결되지는 않는다. 반도체 스트립의 스택은 비트라인 단부- 소스라인 단부 배향 또는 소스라인 단부 - 비트라인 단부 배향의 2가지 대향 배향 중 하나를 갖는다.
연장부(1652, 1653, 1654, 1655)에 의해 일 단부에서 종료되는 반도체 스트립의 스택은 SSL 게이트 구조(1619), 접지 선택 라인 GSL(1626), 워드라인 WL(1625-1) 내지 워드라인 WL(1625-N), 접지 선택 라인 GSL(1627)을 통과하고, 소스라인(1628)에 의해 다른 단부에서 종료된다. 반도체 스트립의 이러한 스택들은 연장부(1602, 1603, 1604, 1605)에 도달하지 않는다.
연장부(1602, 1603, 1604, 1605)에 의해 일 단부에서 종료되는 반도체 스트립의 스택은 SSL 게이트 구조(1609), 접지 선택 라인 GSL(1627), 워드라인 WL(1625-N) 내지 워드라인 WL(1625-1), 접지 선택 라인 GSL(1626)을 통과하고, 소스라인(1628)에 의해 다른 단부에서 종료된다. 반도체 스트립의 이러한 스택들은 연장부(1652, 1653, 1654, 1655)에 도달하지 않는다.
차지 저장 구조는 워드라인(1625-1) 내지 워드라인(1625-n)을 반도체 스트립으로부터 분리한다. 접지 선택 라인 GSL(1626) 및 GSL(1627)은 워드라인과 유사하게, 복수의 리지-형상 스택과 공형이다.
전역 비트라인 GBL1 내지 GBL4는 금속층 ML1, ML2, ML3에 형성된다. 도면의 다른 부분에 의해 가려졌으나, 도시되는 예에서, 각각의 전역 비트라인 GBL1 내지 GBL4은 메모리 셀의 블록의 서로 다른 2개의 레벨에 연결된다. 예를 들어, 도면에서, 전역 비트라인 GBL1은 제 4 레벨의 로컬 비트라인으로 작용하는 한 세트의 반도체 스트립에 연결되는 연장부(1605)에 연결되고, 제 1 레벨의 로컬 비트라인으로 작용하는 한 세트의 반도체 스트립에 연결되는 연장부(1652)에 연결된다. 이는 아래에서 도 17과 관련하여 더 설명된다.
도 17은 도 16에 도시된 구조로 배열되는 메모리 셀을 갖는 복수의 멀티레벨 블록에 대한 전역 비트라인 GBL1 내지 GBL8의 연결의 예시적인 레이아웃 모습이다.
전역 비트라인 GBL1 내지 GBL8은 수직 커넥터를 통해 블록의 다양한 레벨에 있는 로컬 비트라인(도시되지 않음)에 연결된다. 이 도면에서, 각각의 블록은 단순화를 위해 4개의 레벨을 포함한다. 수직 커넥터가 위에 놓인 전역 비트라인에 연결되는 레벨은 레벨 인덱스 1, 2, 3, 4로 표시된다.
예를 들어, 전역 비트라인 GBL1은 레벨 1 커넥터를 통해 메모리 블록 M의 제 1 레벨 내의 한 세트의 로컬 비트라인에 연결되고, 레벨 2 커넥터를 통해 메모리 블록 M의 제 2 레벨 내의 한 세트의 로컬 비트라인에 연결되며, 레벨 3 커넥터를 통해 메모리 블록 M+1의 제 3 레벨 내의 한 세트의 로컬 비트라인에 연결된다.
각각의 블록에 대한 수직 커넥터는, 도 17에 도시되는 것과 유사한 스테어 스텝 방식으로 각각의 레벨 내에 접촉 패드를 배열함으로써 구현될 수 있는, "로컬 비트라인에 대한 스텝 커넥터 구조"라 표시되는 영역 내에 있다.
도 16 및 도 17의 예에서, 전역 비트라인 GBL1 내지 GBL8은 제 3 금속층에서 패턴처리되고, 스트링 선택 라인 SSL1 내지 SSL8은 제 1 및 제 2 금속층에서 패턴처리된다. 스트링 선택 신호들은, 아래의 스트링과 평행한 제 1 금속 세그먼트와, 워드라인과 평행한 제 2 금속 세그먼트를 통해, 블록의 교번 단부 상의 스트링 선택 트랜지스터에 연결된다. 블록 M 내 워드라인과 평행한 세그먼트는 도면에서 SSL1 내지 SSL8로 표시된다. 금속층 간의 수직 연결은 "Xed" 박스로 표시된다. 각 블록의 상부 및 하부 상의 짝수 및 홀수 접지 선택 라인 GSL1 및 GSL2와 워드라인 WLx는 본 예에서, 제 1 금속층 아래의, 폴리실리콘층과 같은, 패턴처리된 전도층에서 구현될 수 있다.

Claims (12)

  1. 집적 회로 소자에 있어서,
    메모리 어레이와,
    선택된 비트라인에 서로 다른 바이어스 조건을 적용함으로써 어레이 내 메모리 셀의 메모리 상태에 대응하는 임계 전압의 변화를 보상하는 바이어스 회로
    를 포함하는 집적 회로 소자.
  2. 제 1 항에 있어서,
    상기 메모리 어레이는 대응 감지 회로에 연결되는 한 세트의 데이터 라인 내 대응 데이터 라인에 각자의 클램프 트랜지스터를 통해 연결되는 복수의 비트라인을 포함하고,
    상기 바이어스 회로는 상기 메모리 어레이 내 선택된 메모리 셀의 읽기 작업 중 타이밍 신호에 따라 반응하며, 상기 바이어스 회로는 데이터 라인에 연결되는 프리차지 회로와, 선택된 메모리 셀에 좌우되는 상기 클램프 트랜지스터의 제어 단자에 바이어스 전압을 인가하기 위한 바이어스 전압 소스를 포함하는
    집적 회로 소자.
  3. 제 2 항에 있어서,
    상기 메모리 어레이는 NAND 어레이를 포함하고, 상기 NAND 어레이는 각각 접지 선택 트랜지스터 및 스트링 선택 트랜지스터와, 접지 선택 라인 및 스트링 선택 라인과, 워드라인을 갖는 복수의 NAND 스트링을 포함하며, 상기 메모리 어레이 및 바이어스 회로에 연결되는 제어 회로가 구성되고, 상기 제어 회로는 선택된 NAND 스트링 상의 선택된 셀의 읽기 작업을 위해, 시퀀스를 야기하며, 상기 시퀀스는,
    - 제 1 시간 구간 T0에서, 읽기 작업을 위해 선택된 NAND 스트링에 연결된 워드라인을 표적 레벨로 충전시키고, 접지 선택 트랜지스터가 오프 상태이고 스트링 선택 트랜지스터가 온 상태일 때 프리차지 회로를 통해 낮은 기준 전압으로 비트라인을 방전시키며,
    - 제 2 시간 구간 T1에서, 데이터 라인을 읽기 기준 전압으로 프리차징시키고, 선택된 메모리 셀에 좌우되는 클램프 트랜지스터에 제 1 클램프 전압을 인가하여, 선택된 NAND 스트링에 대한 데이터 라인 및 어드레싱 라인은 선택된 메모리 셀에 좌우되는 레벨로 프리차징되며,
    - 제 3 시간 구간 T2에서, 클램프 트랜지스터를 턴-오프시키고 데이터 라인으로부터 프리차지 회로를 단절시키며, 소스 라인에 읽기 바이어스 전압을 인가할 때 접지 선택 트랜지스터를 턴-온시키며,
    - 제 4 시간 구간 T3에서, 선택된 메모리 셀에 좌우되는 클램프 트랜지스터에 제 1 클램프 전압보다 높은 제 2 클램프 전압을 인가하고, 선택된 메모리 셀에 저장된 데이터의 값을 표시하기 위해 데이터 라인의 레벨을 감지하는
    집적 회로 소자.
  4. 제 3 항에 있어서,
    상기 바이어스 회로는 데이터 라인에 연결되는 부스트 회로와 상기 부스트 회로에 연결되는 부스트 전압 소스를 포함하고, 상기 부스트 회로는 읽기 작업 중 타이밍 신호에 따라, 부스트 양만큼 데이터 라인 상의 전압을 용량성으로 부스트하고, 상기 부스트 전압 소스는 선택된 메모리 셀에 좌우되는 부스트 양을 설정하며, 상기 시퀀스는 데이터 라인의 레벨을 감지하기 전에 데이터 라인을 부스트시키기 위해 제 2 시간 구간 내에 또는 전에, 부스트 전압을 인가하는
    집적 회로 소자.
  5. 제 1 항에 있어서,
    어레이 내 메모리 셀에 인가되는 워드라인 전압은, 서로 다른 바이어스 조건 중 동일한
    집적 회로 소자.
  6. 집적 회로에 있어서,
    복수의 블록으로서, 상기 복수의 블록의 블록들은 복수의 레벨 L(z)을 포함하고, 상기 복수의 레벨의 레벨 L(z)은 메모리 셀의 2차원 어레이를 각각 포함하며, 각각의 2차원 어레이는 어레이 내 대응 메모리 셀에 연결되는 복수의 로컬 비트라인을 포함하는, 상기 복수의 블록과,
    복수의 전역 비트라인으로서, 상기 복수의 전역 비트라인의 전역 비트라인들은 복수의 커넥터를 포함하고, 복수의 커넥터의 커넥터들은 복수의 블록 내 대응 로컬 비트라인에 연결되며, 복수의 블록 중 일 블록 내 대응 로컬 비트라인은 복수의 블록 중 다른 블록 내 대응 로컬 비트라인과는 다른 레벨 L(z) 상에 놓이는, 상기 복수의 전역 비트라인과,
    상기 복수의 전역 비트라인에 연결되는 스위치 회로로서, 상기 스위치 회로는 선택된 메모리 셀의 레벨 L(z)에 좌우되는 대응 전역 비트라인에 각자의 바이어스 전압을 인가하도록 구성되는, 상기 스위치 회로
    를 포함하는 집적 회로.
  7. 제 6 항에 있어서, 상기 복수의 블록 각각에 N개의 레벨 L(z)이 존재하고, 레벨 인덱스 z 는 1에서 N까지이며, 상기 복수의 전역 비트라인의 각각의 전역 비트라인 상에 커넥터가 배열되어, 대응 로컬 비트라인의 레벨 L(z)에 대한 레벨 인덱스의 통계 함수가 상수로 일정한
    집적 회로.
  8. 제 6 항에 있어서,
    선택된 메모리 셀의 레벨 L(z)에 기초하여, 선택된 메모리 셀의 메모리 상태에 대응하는 임계 전압의 변화를 보상하는 스위치 회로에 연결되는 바이어스 회로를 포함하는
    집적 회로.
  9. 제 6 항에 있어서,
    상기 복수의 전역 비트라인과 상기 스위치 회로에 연결되는 버퍼를 포함하는
    집적 회로.
  10. 집적 회로에 있어서,
    복수의 레벨의 메모리 셀을 포함하는 메모리 어레이로서, 복수의 레벨의 레벨들은 로컬 비트라인과, 로컬 비트라인에 연결되는 메모리 셀을 포함하는, 상기 메모리 어레이와
    상기 어레이 내 대응 세트의 로컬 비트라인에 연결되는 전역 비트라인과,
    상기 복수의 레벨 내 메모리 셀을 선택하기 위한 디코딩 회로와,
    전역 비트라인에 연결되어, 선택된 바이어스 전압을 제공하는 바이어스 회로로서, 상기 바이어스 회로는 제어 신호에 따라, 선택된 메모리 셀의 레벨에 대응하는 전역 비트라인에 대한 바이어스 전압을 선택하는, 상기 바이어스 회로
    를 포함하는 집적 회로.
  11. 제 10 항에 있어서,
    전역 비트라인들 중 주어진 하나의 전역 비트라인에 연결되는 한 세트의 로컬 비트라인은, 메모리 어레이의 2개 이상의 레벨 내 로컬 비트라인을 포함하는
    집적 회로.
  12. 제 10 항에 있어서,
    상기 전역 비트라인은 한 세트의 데이터 라인 중 대응 데이터 라인에 각자의 크램프 트랜지스터를 통해 연결되고, 상기 데이터 라인은 대응 감지 회로에 연결되며, 바이어스 회로는 메모리 어레이 내 선택된 메모리 셀의 읽기 작업 중 타이밍 신호에 따라 작동하고, 상기 바이어스 회로는 데이터 라인에 연결되는 프리차지 회로와, 선택된 메모리 셀의 레벨에 좌우되는 상기 클램프 트랜지스터의 제어 단자에 바이어스 전압을 인가하기 위한 바이어스 전압 소스를 포함하는
    집적 회로.
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