KR20090106869A - 3차원 메모리 장치 및 그것의 구동 방법 - Google Patents

3차원 메모리 장치 및 그것의 구동 방법 Download PDF

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KR20090106869A
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장재훈
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Abstract

본 발명에 따른 복수의 층들을 갖는 3차원 메모리 장치의 구동 방법은, 상기 복수의 층들 중 어느 하나를 선택하는 단계, 상기 선택된 층의 웰을 제 1 웰 전압으로 바이어싱하는 단계, 및 상기 선택된 층의 선택된 워드라인으로 워드라인 전압을 전압을 인가하는 단계를 포함하되, 상기 비선택된 층들의 웰들은 제 2 웰전압으로 바이어싱하되, 상기 제 2 웰전압은 상기 제 1 웰전압보다 큰 것을 특징으로 한다.
Figure P1020080032261
3차원 메모리 장치, 웰전압, 프로그램

Description

3차원 메모리 장치 및 그것의 구동 방법{TREE DIMENTIONAL MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 3차원 메모리 장치 및 그것의 구동 방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어, 고밀도 메모리에 대한 요구가 계속되어 오고 있다. 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 3차원 어레이 구조(Three-Dimentional Array Structure)를 갖는 메모리 장치(이하, "3차원 메모리 장치"라 칭함)를 제공하는 것이다.
3차원 메모리 장치는 복수의 반도체 물질층들에 각각 형성되는 메모리 셀 어레이들을 포함한다. 반도체 물질층들은 잘 알려진 실리콘 기판과 실리콘 기판 상에 순차적으로 적층된 기판들을 포함할 것이다. 적층된 기판들은, 예를 들면, 에피택시얼 공정 기술을 이용하여 형성될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적 은 프로그램 디스터번스를 줄이는 3차원 메모리 장치를 제공하는데 있다.
본 발명에 따른 복수의 층들을 갖는 3차원 메모리 장치의 구동 방법은: 상기 복수의 층들 중 어느 하나를 선택하는 단계; 상기 선택된 층의 웰을 제 1 웰 전압으로 바이어싱하는 단계; 및 상기 선택된 층의 선택된 워드라인으로 워드라인 전압을 인가하는 단계를 포함하되, 상기 비선택된 층들의 웰들은 제 2 웰전압으로 바이어싱하되, 상기 제 2 웰전압은 상기 제 1 웰전압보다 큰 것을 특징으로 한다.
실시예에 있어서, 상기 3차원 메모리 장치의 각 층들은 워드라인을 공유하는 것을 특징으로 한다.
실시예에 있어서, 상기 구동 방법은 읽기 동작시 이용되는 것을 특징으로 한다.
실시예에 있어서, 상기 구동 방법은 프로그램 동작시 이용되는 것을 특징으로 한다.
실시예에 있어서, 상기 제 1 웰전압은 0V이고, 상기 제 2 웰전압은 0V보다 크고 1V보다 작은 것을 특징으로 한다.
본 발명에 따른 3차원 메모리 장치는: 제 1 층에 형성된 제 1 메모리 어레이; 제 2 층에 형성된 제 2 메모리 어레이; 및 상기 제 1 및 제 2 층들의 웰들로 웰전압을 독립적으로 인가하는 웰 드라이버를 포함한다.
실시예에 있어서, 상기 제 1 메모리 어레이 및 상기 제 2 메모리 어레이는 워드라인을 공유하는 것을 특징으로 한다.
실시예에 있어서, 상기 웰 드라이버는 프로그램 동작시 상기 제 1 층의 웰 및 상기 제 2 층의 웰로 서로 다른 전압을 인가하는 것을 특징으로 한다.
실시예에 있어서, 상기 웰 드라이버는 프로그램 동작시 프로그램될 층의 웰로는 0V 전압을 인가하고, 프로그램되지 않을 층의 웰로는 0V보다 크고 1V보다 작은 전압을 인가하는 것을 특징으로 한다.
실시예에 있어서, 상기 웰 드라이버는 읽기 동작시 상기 제 1 층의 웰 및 상기 제 2 층의 웰로 서로 다른 전압을 인가하는 것을 특징으로 한다.
실시예에 있어서, 상기 웰 드라이버는 소거 동작시 상기 제 1 층의 웰 및 상기 제 2 층 웰로 동일한 전압을 인가하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 3차원 메모리 장치는 프로그램 동작시 각 층의 웰들로 서로 다른 웰전압이 인가되어 프로그램 디스터번스를 줄일 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 3차원 메모리 장치는 프로그램 동작시 각 층별로 웰전압을 서로 다르게 인가한다. 특히, 프로그램되지 않을 층의 웰에는 프로그램될 층보다 소정의 전압 레벨만큼 큰 전압이 인가된다. 이로써, 본 발명에 따른 3차원 메모리 장치의 프로그램 방법은 프로그램 동작시 프로그램 디스터번스를 줄일 수 있게 된다.
도 1은 본 발명에 따른 3차원 메모리 장치(100)에 대한 실시예를 보여주는 도면이다. 도 1을 참조하면, 3차원 메모리 장치(100)는 제 1 메모리 어레이(110), 제 2 메모리 어레이(120), 로우 디코더(130), 웰 드라이버(140), 및 페이지 버퍼(150)를 포함한다. 본 발명의 웰 드라이버(140)는 프로그램 동작시 각 층의 웰들(101,102)로 서로 다른 웰전압이 인가되도록 구현된다.
제 1 메모리 어레이(110)는 제 1 층(lst Layer)에 형성된 메모리 셀 어레이이고, 제 2 메모리 어레이(120)는 제 2 층(2nd Layer)에 형성된 메모리 셀 어레이이다. 여기서 제 1 및 제 2 메모리 어레이들(110,120)은 플래시 메모리 어레이, 읽기 전용 메모리(Read Only Memory) 어레이, 스태틱 랜덤 억세스 메모리(Static Random Access Memory) 어레이, 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon: SONOS) 메모리 어레이, 혹은 그와 같은 것이다. 아래에서는 설명의 편의를 위하여 메모리 어레이를 도 1에 도시된 바와 같이 낸드 플래시 어레이라고 한정하여 설명하도록 하겠다.
제 1 및 제 2 메모리 어레이들(110,120)은 정보를 저장하기 위한 저장 영역이다. 도 1을 다시 참조하면, 제 1 메모리 셀 어레이(110)는, 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 포함한다. 제 1 메모리 어레이(110)는 복수의 메모리 블록들로 구성될 것이다. 도 1에는 단지 하나의 메모리 블록만이 도시되어 있다. 제 1 메모리 어레이(110)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함하고 있다. 도 1에 도시된 바와 같이 각 스트링에는 m개의 메모리 셀을 갖고 있다.
스트링들 각각은 복수의 전하 저장층들(도시되지 않음)을 포함한다. 복수의 전하 저장층들은 각 스트링내에 배열되어 있는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 사이에 직렬 연결된다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열된다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 전하 저장층들의 제어 게이트들에 각각 연결된다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 전하 저장층들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 또한 제 2 메모리 어레이(120)도 제 1 메모리 어레이(110)와 구조적으로 동일하다.
도 1을 다시 참조하면, 3차원 메모리 장치(100)는 하나의 비트라인에 연결된 복수의 낸드 스트링들을 포함한다. 낸드 스트링들 각각 스트링 선택 라인들(SSL1,SSL2) 및 접지 선택 라인들(GSL1,GSL2)을 갖는다. 또한 낸드 스트링들은 공통 소스 라인(CSL)을 공유하고 있다. 제 1 메모리 어레이(110) 및 제 2 메모리 어레이(120)는 워드라인들(WL0~WLm-1)을 공유하고 있다. 또한, 제 1 메모리 어레이(110)의 웰(101) 및 제 2 메모리 어레이(120)의 웰(102)은 콘택들(112,122)로 연결되어 있다.
로우 디코더(130)는 프로그램 혹은 읽기 동작시 입력된 어드레스에 따라 워드라인을 선택한다. 프로그램 동작시 선택된 워드라인으로 프로그램 전압(Vpgm)이, 비선택된 워드라인들로 패스 전압(Vpass)이 제공된다. 여기서 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 워드라인 전압 발생기(도시되지 않음)로부터 제공된다.
웰 드라이버(140)는 제 1 메모리 어레이(110)의 웰(101) 및 제 2 메모리 어레이(120)의 웰(102)에 웰전압을 인가한다. 웰 드라이버(140)는 각 웰들(101,102) 각각에 독립적으로 웰전압이 인가되도록 구현된다. 예를 들어, 제 1 메모리 어레이(110)에 프로그램 동작을 수행하고자 할 때, 웰 드라이버(140)는 제 1 메모리 어레이(110)의 웰(101)로 0V 전압을 인가하고, 제 2 메모리 어레이(120)의 웰(102)로 0V 보다 크고 1V 보다 작은 전압을 인가한다.
페이지 버퍼(150)는 프로그램 동작시 메모리 어레이들(110,120)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 어레이들(110,120)로부터 읽혀진 데이터를 임시로 저장한다. 페이지 버퍼회로(150)는 복수의 비트라인들(BL0~BLn-1)을 통해 메모리 어레이들(110,120)와 연결된다. 페이지 버퍼(150) 내에는 각각의 비트라인과 대응되는 복수의 래치들(도시되지 않음)이 구비된다. 각각의 래치들에는 프로그램될 데이터 혹은 읽혀진 데이터가 저장된다.
페이지 버퍼(150)는 프로그램 동작시 각각의 래치들에 저장되어 있는 데이터 값에 따라 비트라인으로 접지 전압(0V) 혹은 전원 전압(Vcc)을 인가한다. 예를 들어, '0'의 데이터가 저장되어 있는 래치와 연결된 비트라인(즉, 프로그램될 메모리 셀과 연결된 비트라인)에게는 접지 전압(0V)이 인가된다. 그리고, '1'의 데이터가 저장되어 있는 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지된 메모리 셀과 연결된 비트라인)에게는 전원 전압(Vcc)이 인가된다.
도 1에 도시된 3차원 메모리 장치는 두 개의 층들로 구성되어 있다. 그러나 본 발명의 3차원 메모리 장치가 반드시 두 개의 층들로 구성된다고 한정할 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 3차원 메모리 장치는 3 이상의 복수의 층들로 구성될 수 있다.
본 발명의 3차원 메모리 장치(100)는 각 층의 웰들로 웰전압을 독립적으로 인가할 수 있는 콘택 구조를 포함하고 있다. 여기서 콘택 주조에 대한 자세한 설명은 도 4에서 하도록 하겠다.
도 2는 도 1에 도시된 3차원 메모리 장치(100)에서 프로그램 디스터번스가 줄어드는 이유를 설명하기 위한 도면이다. 도 3은 프로그램 동작시 인가되는 전압들의 바이어싱 조건들을 보여주는 표이다. 도 2 및 도 3을 참조하면, 본 발명에서 프로그램 동작시 프로그램 디스터번스가 줄어드는 이유는 아래와 같다.
우선 설명의 편의를 위하여 워드라인(WLm-2)에 연결된 제 1 메모리 어레이(110)의 메모리 셀들을 프로그램한다고 가정하겠다. 선택된 워드라인(WLm-2)에는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인들(WL0~WLm-3,WLm-1)에는 패스 전압(Vpass)이 인가되고, 선택된 비트라인(Select BL)에는 0V가 인가되고, 비선택된 비트라인(Unselect BL)에는 전원전압(Vcc)이 인가되고, 제 1 스트링 선택 라인(SSL1)에는 전원전압(Vcc)이 인가되고, 제 2 스트링 선택 라인(SSL2)에는 0V가 인가되고, 제 1 접지 선택 라인(GSL1) 및 제 2 접지 선택 라인(GSL2)에는 0V가 인가되고, 공통 소스 라인(CSL)에는 1.5V 가 인가되고, 제 1 층의 웰(101)에는 콘택(122)을 통해 제 1 웰전압(Vppw1=0V)이 인가되고, 제 2 층의 웰(102)에는 콘 택(112)을 통해 제 2 웰전압(Vppw2)이 인가된다. 여기서 제 2 웰전압(Vppw2)는 제 1 웰전압(Vppw1=0V)보다 큰 전압이다.
종래의 3차원 메모리 장치에서는 워드라인(WLm-2)에 연결된 제 1 메모리 어레이(110)의 메모리 셀들을 프로그램하고자 할 때, 공유된 워드라인(WLm-2)에 프로그램 전압(Vpgm)이 인가되고 제 2 층의 웰(102)에 0V가 인가되었다. 이에 워드라인(WLm-2)에 연결된 제 2 메모리 어레이(120)의 메모리 셀들이 프로그램될 가능성이 컸다. 일반적으로 프로그램 동작시 원치않게 프로그램되는 것을 프로그램 디스터번스라고 한다.
반면에 본 발명의 3차원 메모리 장치에서는 워드라인(WLm-2)에 연결된 제 1 메모리 어레이(110)의 메모리 셀들을 프로그램하고자 할 때, 공유된 워드라인(WLm-2)에 프로그램 전압(Vpgm)이 인가되고 제 2 층의 웰(102)에 제 2 웰전압(Vppw2)이 인가된다. 여기서, 웰전압(Vppw2)은 0V보다 큰 전압이다. 따라서, 워드라인(WLm-2)에 연결된 제 2 메모리 어레이(120)의 메모리 셀들이 프로그램될 가능성은 종래의 것보다 상대적으로 줄어들게 된다. 이로써, 본 발명의 3차원 메모리 장치에서는 프로그램 디스터번스가 줄어들게 된다.
도 4는 본 발명에 따른 3차원 메모리 장치(100)의 단면도를 보여주는 도면이다. 도 4을 참조하면, 3차원 메모리 장치(100)는 웰들(101,102)로 독립적인 웰전압이 인가되도록 하기 위한 콘택들(112,122)을 포함하고 있다. 본 발명의 3차원 메모리 장치(100)의 제 1 층 및 제 2층은 층간 절연막으로 분리되어 있다.
비트라인 콘택홀(104)은 불순물 주입 영역(103) 위에 형성된다. 여기서 불순 물 주입 영역(103)은 도 4에 도시된 바와 같이 N-으로 도핑되어 있다. 한편, 기판 즉 웰들(101,102)은 PP+ 으로 도핑되어 있다. 따라서, 불순물 주입 영역(103)과 웰들(101,102) 사이에는 P-N 정션이 형성된다. 이러한 문제로 인하여, 도 4에 도시된 3차원 메모리 장치의 웰전압(Vppw2)은 P-N 정션이 파괴되지 않도록 0V 보다 크고 1V 보다 작은 전압이 되어야 한다.
웰콘택홀들(106,108) 각각은 불순물 주입 영역들(105,107) 위에 형성된다. 여기서 불순물 주입 영역들(105,107)은 P+으로 도핑되어 있다. 웰콘택들(112,122)는 도시되지 않았지만 비트라인들 사이에 일정한 간격으로 배치된다.
상술된 바와 같이 본 발명의 3차원 메모리 장치(100)는 각 층의 웰들(101,102)로 독립적으로 전압이 인가되는 구조를 갖는다.
도 5은 본 발명에 따른 3차원 메모리 장치의 프로그램 방법을 보여주는 도면이다. 도 1 내지 도 5을 참조하면, 3차원 메모리 장치의 프로그램 방법은 아래와 같다.
3차원 메모리 장치(100)는 프로그램 동작시 외부로부터 입력된 어드레스에 따라 프로그램될 층을 선택하게 된다(S110). 아래에서는 설명의 편의를 위하여 도 1에 도시된 제 1 층(1st Layer)의 워드라인(WLm-2)에 연결된 메모리 셀들을 프로그램한다고 가정하겠다. 로우 디코더(130)는 입력된 어드레스에 따라 워드라인(WLm-2)를 선택한다. 한편 페이지 버퍼(140)에는 제 1 메모리 어레이(110)로 로딩될 데이터가 저장되어 있다. 이러한 데이터는 각 비트라인들(BL0,...,BLn-1)을 통하여 제 1 메모리 어레이(110)로 로딩될 것이다.
제 1 메모리 어레이(110)에 프로그램 동작이 수행되도록 하기 위하여, 제 1 스트링 선택 라인(SSL1)에는 전원전압(Vcc)이 인가되고, 제 1 접지 선택 라인(GSL1)에는 OV가 인가된다. 한편 제 2 메모리 어레이(120)에는 프로그램 동작이 수행되지 않도록 하기 위하여, 제 2 스트링 선택 라인(SSL2)에는 0V가 인가되고, 제 2 접지 선택 라인(GSL2)에는 OV가 인가된다. 또한, 공통 접지 라인(CSL)에는 1.5V가 인가된다.
웰 드라이버(140)는 선택된 제 1 층의 웰(101)로 제 1 웰전압(Vppw1)을 인가하고, 비선택된 제 2 층의 웰(102)로 제 2 웰전압(Vppw2)을 인가한다(S120). 여기서 제 1 웰전압(Vppw1)은 0V이고, 제 2 웰전압(Vppw2)은 제 1 웰전압(Vppw1)보다 크고 1V보다 작은 전압이다. 특히 제 2 웰전압(Vppw2)은 도 4에 도시된 바와 같이 P-N 정션(101-103,102-103)을 파괴시키지 않는 범위 내의 전압이다.
이후, 로우 디코더(130)에 의해 선택된 워드라인(WLm-2)에는 프로그램 전압(Vpgm)이 인가된다(S130). 한편, 비선택된 워드라인들(WL0~WLm-3,WLm-1)에는 패스 전압(Vpass)이 인가된다. 이로써, 프로그램 동작이 완료된다.
상술된 바와 같이 본 발명의 3차원 메모리 장치(100)에서는 프로그램 동작시 웰들(101,102)로 서로 다른 웰전압이 인가된다. 또한, 본 발명의 3차원 메모리 장치(100)에서는 읽기 동작시 웰들(101,102)로 서로 다른 웰전압이 인가된다. 이로써, 본 발명에 따른 3차원 메모리 장치(100)는 읽기 동작시 리드 디스터번스도 줄일 수 있다. 반면에, 본 발명의 3차원 메모리 장치(100)에서는 소거 동작시 웰들(101,102)로 동일한 웰전압이 인가된다.
도 6은 본 발명에 따른 3차원 메모리 장치가 포함된 메모리 시스템을 보여주는 도면이다. 도 16을 참조하면, 메모리 시스템(10)은 버스(11)에 전기적으로 연결된 중앙처리장치(12), 에스램(14), 메모리 제어기(16) 및 3차원 메모리 장치(18)를 포함한다. 여기서 3차원 메모리 장치(18)는 도 1에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 3차원 메모리 장치(18)에는 중앙처리장치(12)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(16)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(10)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 3차원 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 3차원 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 3차원 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 3차원 메모리 장치에 대한 실시예를 보여주는 도면이다.
도 2는 도 1에 도시된 3차원 메모리 장치에서 프로그램 디스터번스가 줄어드는 것을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 3차원 메모리 장치의 프로그램 동작시 인가되는 전압들을 보여주는 표이다.
도 4는 본 발명에 따른 3차원 메모리 장치의 단면도를 보여주는 도면이다.
도 5은 본 발명에 따른 3차원 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 6은 본 발명에 따른 3차원 메모리 장치가 포함된 메모리 시스템을 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
100: 3차원 메모리 장치
110: 제 1 메모리 어레이 120: 제 2 메모리 어레이
101: 제 1 웰 102: 제 2 웰
112: 제 1 웰콘택 122: 제 2 웰콘택
130: 로우 디코더 140: 웰 드라이버
150: 페이지 버퍼 103: N형 불순물 주입 영역
105,107: P형 불순물 주입 영역 106,108: 웰콘택홀

Claims (11)

  1. 복수의 층들을 갖는 3차원 메모리 장치의 구동 방법에 있어서:
    상기 복수의 층들 중 어느 하나를 선택하는 단계;
    상기 선택된 층의 웰을 제 1 웰 전압으로 바이어싱하는 단계; 및
    상기 선택된 층의 선택된 워드라인으로 워드라인 전압을 인가하는 단계를 포함하되,
    상기 비선택된 층들의 웰들은 제 2 웰전압으로 바이어싱하되,
    상기 제 2 웰전압은 상기 제 1 웰전압보다 큰 것을 특징으로 하는 구동 방법.
  2. 제 1 항에 있어서,
    상기 3차원 메모리 장치의 각 층들은 워드라인을 공유하는 것을 특징으로 하는 구동 방법.
  3. 제 1 항에 있어서,
    상기 구동 방법은 읽기 동작시 이용되는 것을 특징으로 하는 구동 방법.
  4. 제 1 항에 있어서,
    상기 구동 방법은 프로그램 동작시 이용되는 것을 특징으로 하는 구동 방법.
  5. 제 4 항에 있어서,
    상기 제 1 웰전압은 0V이고, 상기 제 2 웰전압은 0V보다 크고 1V보다 작은 것을 특징으로 하는 구동 방법.
  6. 제 1 층에 형성된 제 1 메모리 어레이;
    제 2 층에 형성된 제 2 메모리 어레이; 및
    상기 제 1 및 제 2 층들의 웰들로 웰전압을 독립적으로 인가하는 웰 드라이버를 포함하는 3차원 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 메모리 어레이 및 상기 제 2 메모리 어레이는 워드라인을 공유하는 것을 특징으로 하는 3차원 메모리 장치.
  8. 제 6 항에 있어서,
    상기 웰 드라이버는 프로그램 동작시 상기 제 1 층의 웰 및 상기 제 2 층의 웰로 서로 다른 전압을 인가하는 것을 특징으로 하는 3차원 메모리 장치.
  9. 제 8 항에 있어서,
    상기 웰 드라이버는 프로그램 동작시 프로그램될 층의 웰로는 0V 전압을 인 가하고, 프로그램되지 않을 층의 웰로는 0V보다 크고 1V보다 작은 전압을 인가하는 것을 특징으로 하는 3차원 메모리 장치.
  10. 제 6 항에 있어서,
    상기 웰 드라이버는 읽기 동작시 상기 제 1 층의 웰 및 상기 제 2 층의 웰로 서로 다른 전압을 인가하는 것을 특징으로 하는 3차원 메모리 장치.
  11. 제 6 항에 있어서,
    상기 웰 드라이버는 소거 동작시 상기 제 1 층의 웰 및 상기 제 2 층 웰로 동일한 전압을 인가하는 것을 특징으로 하는 3차원 메모리 장치.
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